KR920001655A - 바이폴라 트랜지스터용 자기정렬된 콜렉터 구조 및 이를 주입하는 방법 - Google Patents

바이폴라 트랜지스터용 자기정렬된 콜렉터 구조 및 이를 주입하는 방법 Download PDF

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Abstract

내용 없음

Description

바이폴라 트랜지스터용 자기정렬된 콜렉터 구조 및 이를 주입하는 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 본 발명의 한 실시예에 따른 바이폴라 트랜지스터에 대한 단면도.
제2a도내지제2ℓ도 제1도에 도시된 바이폴라 트랜지스터에 제조공정을 예시하는 도면.
제3도 본 발명의 한 실시예에 따라 제조된 트랜지스터에 대한 진성 베이스 프로필을 예시하는 도면.

Claims (27)

  1. 에미터, 베이스 및 콜렉터를 지니는 반도체 구조를 형성하는 방법에 있어서, (a)제1표면을 지니는 반도체에서, 제1도전을 형태의 베이스 영역을 제2도전을 형태의 콜렉터 영역상에 형성하여 베이스-콜렉터 접합부분을 형성하는 단계, (b)상기 제1표면에 확장하는 에미터 접점을 상기 베이스 영역상에 형성하는 단계, 및 (c)상기 에미터 접점 하부에 있는 제2도전율의 도우펀트 범위가 상기 베이스-콜렉터 접합 부분 이하일 정도로 선택된 주입 에너지를 사용하여 상기 제2도전을 형태의 도우펀트를 주입하는 콜렉터 주입을 이행하는 단계를 사용하는 방법.
  2. 제1항에 있어서, 상기 콜렉터 영역보다 높은 도우펀트 농도를 지니는 콜렉터 매몰층을 상기 콜렉터 영역하부에 형성시키는 단계가 먼저 이행되며, 상기 에미터 접점에 인접한 영역의 도우펀트 범위가 상기 매몰층에 존재하는 방법.
  3. 제1항에 있어서, 상기 에미터 접점은, (a)상기 주표면상에 폴리 실리콘층을 데포지트하는 단계, (b)상기 폴리 실리콘 층상에 질화물층을 데포지트하는 단계, (c)상기 에미터 접점을 형성하여 상기 질화물 접점 및 상기 에미터 접점이 상기 콜렉터 주입을 마스크하도록 상기 질화물층 및 상기 폴리 실리콘층을 에칭하는 단계에 의하여 형성되는 방법.
  4. 제3항에 있어서, 상기 에칭하는 단계는 상기 베이스 영역과 접촉해서 상기 콜렉터 주입을 또한 마스크하는 폴리 실리콘 베이스 접점을 또한 형성하는 방법.
  5. 제3항에 있어서, (a)상기 폴리 실리콘층의 일부분을 상기 제2도전을 형태의 도우펀트로 주입시키는 단계, (b)에미터 영역을 형성하도록 상기 에미터 접점으로 부터 상기 제1표면을 통해 상기 제2도전을 형태의 도우펀트중 일부를 확산시키는 단계를 부가적으로 포함하는 방법.
  6. 제3항에 있어서, 상기 베이스 영역을 형성하는 단계는 (a)상기 폴리 실리콘층의 적어도 일부분을 상기 제1도전을 형태의 도우펀트로 주입시키는 단계, (b)상기 베이스 영역을 형성하도록 상기 제1표면을 통해 상기 제1도전을 형태의 도우펀트 중 적어도 일부를 확산시키는 단계를 포함하는 방법.
  7. 제1항에 있어서, 상기 콜렉터 주입은 마스크 되지 않은 주입인 방법.
  8. 제1항에 있어서, 상기 콜렉터 영역은 상기 도전을 형태의 데포지트된 에피택셜층에 형성되며, 상기 에미터접점하부에 있는 도우펀트의 범위는 상기 에피택셜층에 존재하는 방법.
  9. 제3항에 있어서, 링크 베이스 주입 단계를 부가적으로 포함하며, 상기 링크 베이스 주입단계는 상기 콜렉터 주입의 범위보다 적은 범위를 지니는 제1도전을 형태의 도우펀트를 주입하는 단계를 포함하는 방법.
  10. 제1항에 있어서, 상기 콜렉터 주입의 주입 에너지는 대락 300KaV이상인 방법.
  11. 제1항에 있어서, 상기 콜렉터 주입의 주입 에너지는 대략 650내지 750KeV까지의 범위인 방법.
  12. 제3항에 있어서, 상기 콜렉터 주입의 주입 에너지는 상기 폴리 실리콘 두께보다 더 깊은 범위를 제공하도록 선택되는 방법.
  13. 제3항에 있어서, 상기 콜렉터 주입의 주입 에너지는 대략 0.5㎛보다 더 깊은 범위를 제공하도록 선택되는 방법.
  14. 제1항에 있어서, 상기 콜렉터 주입의 선량은 대락 1012내지 1013까지의 범위인 방법.
  15. 제 1항에 있어서, 상기 콜렉터 주입의 선량은 대략 1012/㎠인 방법.
  16. 제1항에 있어서, 상기 콜렉터 주입의 상기 구조의 콜렉터-에미터 전류 이득이 1인 주파수를 증가시키는 방법.
  17. 제1항에 있어서, 상기 에미터 접점 및 그 에미터 접점 하부 사이에 있는 콜렉터 영역은 대락 1017/㎠인 최고값의 농도를 지니는 방법.
  18. 제1항에 있어서, 에피택셜층에 내재하는 콜렉터 영역은 대략 5×1016이하인 최고값의 도우펀트 농도를 지니는 방법.
  19. 바이폴라 트랜지스터를 형성하는 방법에 있어서, (a)n-형 매몰층을 p-형 반도체 기관 내에 주입시키는 단계, (b)상기 기판상에 n-형 에피택셜층을 형성하는 단계, (c)상기 매몰층과 접속해서 콜렉터 싱크 영역을 형성하도록 상기 기판내에 n-형 도우펀트를 주입시키는 단계, (d)상기 에피택셜층상에 폴리 실리콘층을 형성하는 단계 (e)상기 폴리 실리콘층 내에 p-도우펀트를 주입시크는 단계, (f)상기 트랜지스터의 베이스 영역을 형성하도록 상기 폴리 실리콘 층으로부터상기 에피택셜층 내로 상기 p-형 도우펀트를 확산시키는 단계, (g)상기 트랜지스터의 선택된 에미터 접점, 콜렉터 접점 및 베이스 접점 여역으로 n-형 도우펀트 및 p-형 도우펀트를 선택적으로 주입하는 단계, (h)상기 폴리 실리콘 층상에 질화물층을 형성하는 단계, (i)상기 에미터, 베이스 및 콜렉터 접점을 형성하도록 상기 질화물층 및 상기 폴리 실리콘층을 에칭하는 단계, (j)상기 트랜지스터의 표면에 걸쳐서 대략 650내지 750KeV까지의 주입 에너지 및 대략 1012의 선량을 사용하여 인을 주입하는 단계, (k)상기 트랜지스터의 링크 베이스 영역을 형성하도록 상기 트랜지스터의 표면에 걸쳐서 p-형 도우펀트를 주입하는 단계, (l)상기 트랜지스터용 접점 구조물을 한정하도록 상기 트랜지스터상에 산화물 영역 및 실리사이드 영역을 선택적으로 형성하는 단계를 포함하는 방법.
  20. 제1표면을 지니는 반도체 재료에서, (a)제1도전을 형태의 콜렉터 영역, (b)상기 콜렉터 영역상에 상기 제표면을 따라 형성된 제2도전을 형태의 베이스 영역, (c)상기 부표면상에 형성된 에미터 접점을 포함하며, 상기 콜렉터 영역은 상기 에미터 접점하부에 있는 제1영역을 이루는 제1도우펀트 프로필 및 상기 에미터 접점에 인접한 제2영역을 이루는 제2도우펀트 프로필을 포함하는 반도체 구조.
  21. 제20항에 있어서, 상기 제2영역은 상기 제1영역이하인 최고값인 도우펀트 농도를 지니는 반도체 구조.
  22. 제20항에 있어서, 상기 제1영역은 대락 1017/㎠인 최고값의 도우펀트 농도를 지니며 상기 제2영역은 대략 5×1016/㎠이하인 최고값의 도우펀트 농도를 지니는 반도체 구조.
  23. 제20항에 있어서, 실질적으로 제3도 및 제4도에 도시된 바와 같이 상개 제1 및 제2영역을 통해 도우펀트프로필을 지니는 반도체 구조.
  24. 제20항에 있어서, 상기 콜렉터 영역 하부에 콜렉터 메몰층을 부가적으로 포함하는 반도체 구조.
  25. 제20항에 있어서, 상기 콜렉터 영역 중 적어도 일부분이 에피택셜 실리콘 내에 형성되는 반도체 구조.
  26. 제25항에 있어서, 상기 에피택셜 실리콘은 대략 1015/㎠이하인 도우펀트 농도를 지니는 반도체 구조
  27. 제25항에 있어서, 상기 에피택셜 실리콘은 대략 1014/㎠이하인 도우펀트 농도를 지니는 반도체 구조.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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