KR100752538B1 - 바이폴라 트랜지스터 - Google Patents

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Abstract

좁은 밴드 갭 반도체 재료의 베이스 및 컬렉터 영역을 가지며, 소수 캐리어 배타 베이스 컨택트를 갖는 바이폴라 트랜지스터는 1017cm-3보다 큰 베이스 도핑 레벨을 갖는다. 상기 트랜지스터는 종래의 좁은 밴드 갭 바이폴라 트랜지스터보다 큰 동적 범위, 큰 AC 전압과 전력 이득 밴드폭의 곱, 및 낮은 베이스 액세스 저항을 갖는다.
소수 캐리어, 베이스 컨택트, 베이스 도핑 레벨, 배타 헤테로 구조

Description

바이폴라 트랜지스터{Bipolar transistor}
본 발명은 베이스로부터 소수 캐리어들의 배타 및 추출을 구현하는 종류의 바이폴라 트랜지스터들에 관한 것이다.
인듐안티모나이드(InSb)와 같은 좁은 밴드 갭 반도체들은 높은 전자 이동도, 높은 전자 포화 속도 및 낮은 전자 유효 질량을 특징으로 한다. 이들 특성들은 예컨대 고속 트랜지스터들과 같은 고속 디바이스 응용에 있어 관심이 높다. 좁은 밴드 갭 반도체들로 제조된 바이폴라 트랜지스터들은 고주파수에서 동작될 수도 있고, 저 컬렉터 및 베이스 전압들로 동작될 수 있기 때문에 종래의 트랜지스터들보다 적은 전력을 소비할 수도 있다.
그러나, 실내 온도에서, 좁은 밴드 갭 반도체는 높은 진성 캐리어 농도를 갖는다(즉, 도너 또는 억셉터를 이온화함으로써 생성된 단일 캐리어 유형에 대립하는 것으로서 열적 여기에 의해 제공된 전자 홀 쌍들). 결과적으로, 그러한 반도체들로부터 제조된 바이폴라 트랜지스터는 높은 누설 전류 및 높은 출력 컨덕턴스를 겪게 된다. 이것은 낮은 동적 범위 및 제한된 전압 이득을 초래한다.
좁은 밴드 갭 바이폴라 트랜지스터에서의 낮은 동적 범위는 미국 특허 제 5382814 호에 개시되어 있는 바와 같이 트랜지스터의 베이스 영역에서 컨택트들을 배타하고 추출하는 것을 이용하여 저지될 수도 있다. 상기 특허는 배경 도핑 레벨(이온화된 도펀트 원자들의 수)이 진성 캐리어 농도보다 낮다는 사실에 기인하여, 실내 온도에서 진성인 베이스 영역을 갖는 InSb 바이폴라 트랜지스터를 개시하고 있다. 동작하에서는, 소수 캐리어들이 에미터 및 컬렉터 영역들과의 접합부에서 트랜지스터의 베이스로부터 추출된다. 소수 캐리어들은 베이스 컨택트와 베이스 간의 넓은 밴드 갭 In0.85Al0.15Sb 영역에 의해 트랜지스터의 베이스 컨택트로부터의 베이스로의 인입으로부터 배타된다. 그러므로 베이스내의 캐리어 농도는 누설 전류를 감소시키고 동적 범위를 다소 증대시켜 진성 캐리어 농도 아래로 잘 감소된다. 그러나, 이 바이폴라 트랜지스터의 동적 범위 및 고주파 기능은 여전히 비교적 양호하지 못하며, 디바이스들은 어떤 실제 디바이스에 필요한 주위 온도에 근접하는 온도에서 적절하게 동작하지 못한다고 알려져 있다. 상기 특허에 개시되어 있는 바이폴라 트랜지스터는, 베이스 영역이 낮은 도핑으로 되기 때문에 높은 베이스 액세스 저항을 갖고 있어 좋지 않은 전력 이득을 초래한다는 또다른 단점을 갖고 있다.
본 발명의 목적은 대안적인 형태의 바이폴라 트랜지스터를 제공하는데 있다.
본 발명은, 베이스 영역으로부터 소수 캐리어들을 추출하도록 배열된 에미터 및 컬렉터 영역들과, 베이스 컨택트를 통해 상기 베이스 영역으로의 소수 캐리어들의 인입을 저지하기 위한 구조를 갖는 바이폴라 트랜지스터로서, 상기 베이스 영역 및 상기 컬렉터 영역이 0.5eV 이하의 밴드 갭을 가지며, 상기 베이스 영역은 1017cm-3보다 큰 도핑 레벨을 갖는, 상기 바이폴라 트랜지스터를 제공한다.
본 발명은 본 발명의 트랜지스터가 종래의 좁은 밴드 갭 바이폴라 트랜지스터들보다 큰 동적 범위, 큰 AC 전압과 전력 이득 밴드폭의 곱, 및 낮은 베이스 액세스 저항을 갖는 이점들을 제공한다.
본 발명의 트랜지스터들은 베이스 영역의 밴드 갭보다 큰 밴드 갭을 갖는 에미터 영역을 갖는 것이 바람직하다. 이는, 본 발명의 트랜지스터들이 베이스의 도핑 레벨이 에미터의 도핑 레벨과 비교해서 큰 경우에 유용한 전류 이득을 제공하는 것을 보증한다.
베이스 컨택트를 통한 베이스로의 소수 캐리어들의 인입을 저지하기 위한 구조는 캐리어들이 베이스에 인입하는 것을 막는 배리어를 갖는, 배타 헤테로 구조(excluding heterostructure)일 수도 있다. 대안적으로는, 그것은 베이스로의 소수 캐리어의 인입을 또한 막는 "고저(high-low)" 도핑 접합을 제공하는, 베이스 영역내의 주입된 영역일 수도 있다. 이 대안은 보다 간단한 제조를 가능하게 하고, 필요한 경우에 베이스와 에미터 영역들 간의 패시베이션 층으로서 넓은 갭 에미터를 사용할 수 있게 한다. 패시베이션 층을 포함하는 것은 베이스내에서의 재결합을 감소시킴으로써 성능을 향상시킨다. 재결합은 종래 기술의 바이폴라 트랜지스터들에서 누설을 증가시키고 전류 이득을 감소시키는 원인이 되는 것으로 알려져 있으므로, 재결합을 감소시키는 것이 유익하다.
본 발명을 보다 완전히 이해할 수 있도록, 그 실시예들에 대해 단지 예로서 첨부 도면을 참조하여 하기에서 기술하기로 한다.
도 1은 본 발명의 트랜지스터의 종단면도.
도 2는 도 1의 트랜지스터의 평면도.
도 3은 종래의 좁은 밴드 갭 바이폴라 트랜지스터의 종단면도.
도 4는 도 3의 트랜지스터의 평면도.
도 5 내지 도 7은 베이스 전압의 함수로서 도 1 및 도 3의 트랜지스터들의 전류, 전압 및 전력 이득을 도시하는 도면.
도 8 및 도 9는 본 발명의 대안적 트랜지스터들의 종단면도.
도 1 내지 도 9에서 빗금친 영역은 빗금쳐 있지 않은 영역들에 대한 경우보다 높은 밴드 갭을 갖는 반도체 재료의 영역들을 나타낸다.
도 1을 참조하면, 전체적으로 10으로 표시된 좁은 밴드 갭 바이폴라 트랜지스터의 형태로 된 본 발명의 디바이스가 도시되어 있다. 바이폴라 트랜지스터(10)는 연이어 배치된 층들을 포함하고, 제 1 층(14)은 500㎛ 두께의 인듐안티모나이드(InSb) 또는 GaAs 기판(12)과 접촉해 있는 서브컬렉터 층(14)이다. 각각 연이어 있는 층들(16 내지 22, 및 26 내지 30)이 접촉해 있고 그에 인접한 2 개의 각 층들과 접합부들을 형성한다. 층들을 상세히 설명하면 다음과 같다:
서브컬렉터층(14) : 2×1018cm-3의 도핑 밀도를 갖는 n+ InSb의 1㎛ 두께의 층,
컬렉터 층(16) : 2×1015cm-3의 도핑 밀도를 갖는 n- InSb의 0.5㎛ 두께의 층,
베이스 층(18) : 2×1018cm-3의 도핑 밀도를 갖는 p+ InSb의 0.12㎛ 두께의 층,
에미터 층(26) : 4×1017cm-3의 도핑 밀도를 갖는 n - In0.95Al0.05Sb의 30nm 두께의 층,
에미터 캡 층(28) : 2×1018cm-3의 도핑 밀도를 갖는 n + In0.95Al0.05Sb의 30nm 두께의 층,
에미터 컨택트 층(30) : 2×1018cm-3의 도핑 밀도를 갖는 n+ InSb의 0.1㎛ 두께의 층,
배타 베이스 층(20) : 5×1018cm-3의 도핑 밀도를 갖는 p + In0.85Al0.15Sb의 20nm 두께의 층,
베이스 캡 층(22) : 5×1018cm-3의 도핑 밀도를 갖는 p+ InSb의 0.1㎛ 두께의 층.
바이폴라 트랜지스터(10)는 또한 200nm 두께의 골드 층과 10nm 두께의 크로뮴 층으로 각기 이루어지는 금속 베이스, 에미터 및 컬렉터 컨택트들(24, 32, 34) 을 포함한다.
결합에서, 층들(26, 28, 30) 및 에미터 컨택트(32)는 에미터 메사(emmiter mesa)(36)를 구성한다. p + In0.85Al0.15Sb(**) 층(20), p+ InSb 층(22) 및 금속 베이스 컨택트 층(24)은 배타 베이스 컨택트(25)를 구성한다. 에미터 메사(36), 배타 베이스 컨택트(25) 및 금속 컬렉터 컨택트(34) 각각은 1㎛의 간격으로 횡방향으로 이격되어 있고 1㎛의 폭(b)을 갖는다.
도 2를 참조하면, 금속 베이스, 에미터 및 컬렉터 컨택트들(24, 32, 34)의 횡방향 위치들을 나타내는 바이폴라 트랜지스터(10)의 평면도가 도시되어 있다. 트랜지스터(10)는 10㎛의 길이(I)를 갖는다.
트랜지스터(10)는 반도체 장치 제조의 당업자들에게는 친숙한 표준 방법들에 의해 제조된다. 층들(14, 16, 18, 26, 28, 30 및 32)이 MBE(molecular beam epitaxy)에 의해 기판(12)의 전체 표면 위에 최초로 성장된다. 층들(26, 28, 30)은 에미터 메사(36)의 부분을 생성하도록 베이스 층(18) 아래로 에칭된다. 층(18)은 서브 컬렉터 층(14) 아래로 에칭되므로 베이스 층(18) 및 컬렉터 층(16)은 서브 컬렉터 층(14)으로부터 직립(upstanding)해 있다. 그 다음, 배타 베이스 층(20) 및 베이스 캡 층(22)이 MBE에 의해 재성장된다. 금속 베이스, 에미터 및 컬렉터 컨택트들(24, 32, 34)이 전자 빔 기상법 또는 스퍼터링법(electron beam evaporation or sputtering)에 의해 연이어 증착된다.
이제 도 3을 참조하면, 전체적으로 50으로 표시된 종래의 좁은 밴드 갭 바이폴라 트랜지스터의 종단면도가 도시되어 있다. 트랜지스터(50)의 평면도가 도 4에 도시되어 있다. 트랜지스터(50)는 연이어 배치된 층들을 포함하고, 제 1 층(54)은 비도핑된 InSb 기판(도시되지 않음)과 접촉되는 1㎛ 두께의 n+ InSb 컬렉터 층이다. 트랜지스터층(50)은 0.12㎛ 두께의 p- InSb 베이스 층(58) 및 0.1㎛ 두께의 n+ InSb 에미터 층(56)을 더 포함한다. 20nm 두께의 p + In0.85Al0.15Sb(**) 층(60), p+ InSb 층(62) 및 금속 베이스 컨택트 층(64)을 포함하는 배타 베이스 컨택트 구조(65)는 트랜지스터(10)에서처럼 에미터(56)를 포위한다. 에미터(56) 및 배타 베이스 컨택트 구조(65)는 각각 금속 컨택트 층들(72, 64)를 갖는다. 도핑 레벨들은 컬렉터 층(54) 및 에미터 층(56)에서 2×1018cm-3이고, 베이스 층(58)에서는 5×1015cm-3이고, 층들(60, 62)에서는 3×1018cm-3이다. 금속 컨택트 층(72) 및 에미터 층(56)은 함께 에미터 메사(76)를 형성한다. 도 3 및 도 4에서 횡방향 간격들(t)은 모두 1㎛로 동일하다. 도 4를 참조하면, 트랜지스터(50)의 전체 길이(g)는 10㎛이고 에미터 메사(76)의 길이(h)는 6㎛이다.
도 5를 참조하면, 실내 온도에서 각각 트랜지스터(10) 및 트랜지스터(50)에 대해 데시벨(dB)의 전류 이득 대 볼트의 베이스 전압의 그래프(80, 81)가 도시되어 있다. 그래프들(80, 81)은 본 발명의 트랜지스터(10)가 종래의 트랜지스터(50)보다 0.15V 내지 0.35V(즉, 디바이스가 온 상태인 동안) 범위의 베이스 전압에 대해 보다 큰 전류 이득을 갖는다는 것을 나타낸다.
도 6은 트랜지스터(10) 및 트랜지스터(50) 각각의 전압 이득 특성들의 그래프(82, 83)를 도시하고 있다. 0.1V 및 0.3V 간의 베이스 전압의 경우(즉, 디바이스가 온 상태인 동안), 트랜지스터(10)의 전압 이득은 종래의 트랜지스터(50)보다 큰 크기의 차수이다.
도 7은 트랜지스터(10, 50) 각각에 대한 베이스 전압 대 데시벨(dB)의 전력 이득을 도시한 그래프(84, 85)이다. 트랜지스터(10)는 유효 범위 -0.1V 내지 0.4V 내의 베이스 전압에 대해 트랜지스터(50)보다 훨씬 큰 전력 이득을 갖는다.
트랜지스터(10)의 에미터 층(26) 및 에미터 캡 층(28)은 에미터 캡 층(32), 베이스 층(18), 컬렉터 층(16) 및 서브컬렉터 층(14)보다 약 50% 큰 밴드 갭을 갖는다. 본 발명의 트랜지스터들은, 베이스 및 에미터 도핑 레벨들이 동일한 경우 이 특징이 전류 이득을 유지하는 역할을 할지라도, 층들(26, 28)과 다른 층들 간의 밴드 갭에 차이가 없이 만족스럽게 동작한다.
이제 도 8을 참조하면, 전체적으로 100으로 표시되어 있는, 본 발명의 대안적 트랜지스터가 도시되어 있다. 트랜지스터(10)와 동일한 부분들은 접두사 100과 함께 유사하게 나타내어져 있다. 트랜지스터(100)는 트랜지스터(10)와 동일한 구조 및 치수를 갖지만, 다만 트랜지스터(100)는 배타 헤테로 구조 대신에 베이스 층(118)내에 배타 p++ 주입(121)을 갖는다. 트랜지스터(100)는 에미터 메사가 에칭에 의해 규정된 이후에 배타 헤테로 구조를 재성장시킬 필요가 없으므로 트랜지스터(10)보다 간단하게 제조한다. p++ 주입(121)은 표면 근처에서 1019cm-3의 도핑 레벨을 제공하도록 5×1013cm-2의 적당한 도즈(dose)와 약 25keV의 에너지로 마그네슘을 주입함으로써 생성된다.
도 9를 참조하면, 200으로 표시된 본 발명의 또 다른 트랜지스터가 도시되어 있다. 트랜지스터(100)와 동일한 부분들은 접두어 200과 함께 유사하게 나타내어져 있다. 트랜지스터(200)는, 에미터 메사를 형성하는 경우에 층(226)이 에칭되지 않는 것을 제외하면 트랜지스터(100)와 동일한 치수 및 구조를 갖는다. 그러므로, 층(226)은 베이스 표면에서 재결합을 감소시키는 패시베이션 층(그것의 보다 넓은 밴드 갭에 기인)으로서 작용하며, 전류 이득을 증가시키고 누설을 감소시킴으로써 트랜지스터 성능을 향상시킨다. 층(226)은 베이스 주입에 의해 도입되는 훨씬 더 높은 도핑에 의해 p형으로 유형 변환되고, 층(226)이 컨택트의 배타 성질들을 향상시키도록 또한 작용하는 베이스 컨택트에 포함된다. 그러므로, 층(226)은 트랜지스터의 성능에 유리한 다중 기능을 하도록 작용한다.

Claims (5)

  1. 베이스 영역으로부터 소수 캐리어들을 추출하도록 배열된 에미터 및 컬렉터 영역들과, 베이스 컨택트를 통해 상기 베이스 영역으로의 소수 캐리어들의 인입을 저지하기 위한 구조를 갖는 바이폴라 트랜지스터로서, 상기 베이스 영역이 0.5eV 이하의 밴드 갭을 가지며, 상기 베이스 영역이 1017 ~ 2×1018 cm-3인 도핑 레벨을 갖는, 바이폴라 트랜지스터.
  2. 제 1 항에 있어서,
    상기 베이스 영역은 상기 에미터 영역보다 큰 도핑 레벨을 갖고, 상기 에미터 영역은 상기 베이스 영역보다 넓은 밴드 갭을 갖는, 바이폴라 트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 베이스 컨택트를 통한 상기 베이스로의 소수 캐리어들의 인입을 저지하기 위한 상기 구조는 배타 헤테로 구조(excluding heterostructure)인, 바이폴라 트랜지스터.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 베이스 컨택트를 통한 상기 베이스로의 소수 캐리어들의 인입을 저지하기 위한 상기 구조는 상기 베이스 컨택트의 도핑 레벨을 상기 베이스 자체보다 높게 하는, 상기 베이스 영역내의 주입된 영역(implanted region)인, 바이폴라 트랜지스터.
  5. 제 4 항에 있어서,
    상기 트랜지스터는, 상기 에미터에 대해 외부적으로 넓은 갭 에미터 영역을 이용하고, 상기 베이스 컨택트 주입을 이용하여 그 도핑 유형을 상기 베이스의 도핑 유형으로 변환한, 상기 베이스 및 에미터 영역들 간에 포함된 패시베이션 층을 포함하는, 바이폴라 트랜지스터.
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