KR100234550B1 - 증가된 항복 전압을 지닌 트랜지스터 디바이스 및 제조방법 - Google Patents

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Abstract

바이폴라 수평형 디바이스는 높은 BVCEO를 지니는 것으로 소개된다.
디바이스는 단일의 폴리 실리콘 공정에 따라 형성된다.
한 실시예에서는 실리사이드는 디바이스의 N - 베이스폭 영역을 보호하는 N +도핑 폴리실리콘의 표면으로부터 배제된다.
다른 실시예에서 실리사이드 n-베이스 폭 영역을 보호하는 폴리 실리콘의 표면으로부터 배제되고 폴리실리콘은 진성의 폴리실리콘으로서 유지된다.
결과적인 디바이스는 약 20V의 BVCEO를 지닌다. 본 디바이스는 수직형 퓨즈 또는 수평형 퓨즈 디바이스를 프로그램하기에 충분한 컬렉터대에미터 반전 바이아스 전압을 견뎌야만 하는 프로그래머블 논리회로 (programmable logic circuit)에서 전압 클램핑 디바이스 (Voltage Clamping device)로서 유용하다.

Description

증가된 항복전압을 지닌 트렌지스터 디바이스 및 제조방법
제1a도는 베이스(base)위의 폴리실리콘 (polysilicon)이 n형인, 본발명의 제1실시예에 따른 바이폴라 구조의 단면도.
제1b도는 베이스위의 폴리실리콘이 진성 (intrinsic)인, 본발명의 제2실시예에 따른 바이폴라 구조의 단면도.
제2a도 내지 2l도는 본발명의 제1실시예에 따른 바이폴라 디바이스의 제조를 도시한다.
제3c 내지 3l도는 제2c내지 2l도에 해당하지만, 본발명의 제2실시예에 따른 바이폴라 디바이스의 제조를 도시한다.
제4a도는 제1 디바이스에 대한 전압대 전류에 관한 그래프.
제4b도는 베이스를 덮는 n+폴리실리콘이 실리사이드화 되지 않은, 본 발명에 따른 디바이스에 대한 전압 대 전류에 관한 그래프.
제4c도는 베이스위에 있는 진성의 실리사이드화 되지않은 폴리실리콘을 지닌 본발명에 따른 디바이스에 대한, 전압대 전류에 관한 그래프.
제5도 및 제6도는 본발명에 따른 디바이스에 대한, 컬렉터 전류 대 전류이득에 관한 그래프.
본 발명은 반도체 디바이스 및 이것의 제조 분야에 관한 것이다. 특히 본 발명의 한 실시예에서, 본 발명은 높은 항복전압(high breakdown voltage)을 지니는 바이폴라 디바이스(Bipolar devices)를 제공한다.
본 발명과 같은 바이폴라 디바이스는 통상적으로 PMOS(P-channel metal-oxide semiconductor)와 같은 다른 다이바이스들과 조합된다. 한실시예에서, PMOS 디바이스는 NMOS(n-channel metal-oxide swmiconductors)디바이스와 함께 조합되어 CMOS(complementary metal-oxide semiconductor)를 만든다. 바이폴라 및 CMOS 디바이스는 함께 조합되어 "BiCMOS" 디바이스를 만든다. BiCMOS 디바이스는 바이폴라 디바이스의 고속성뿐만 아니라, 높은 부품밀도(packing density)의 장점 및 CMOS 디바이스의 낮은 전력손실을 제공한다. BiCMOS 디바이스 및 이것의 제조공정은 미국특허공보 4,764,480(Vora)에 기재되어 있으며, 이것은 본 발명의 양수인에게 이전되어 모든 목적을 위하여 본원에 참고로써 포함된다.
바이폴라 디바이스의 한 형태는 수평형 PNP 바이폴라 디바이스이다. 그러한 바이폴라 수평형 디바이스의 통상적인 용도는 PLA 회로 (programmable logic array)에서의 전압 클램핑(clamping)디바이스이다.
PLA 회로는 회로의 부품내에서 수직형 퓨즈(Vertical fuse) 또는 수평형 퓨즈(lateral fuse)를 프로그램할 수 있을 정도로 충분히 높은 역 바이어스 전압(reverse bias voltage)을 제공함으로써 프로그램된다.
그러나, 프로그램도중에는 전압 클램핑 디바이스가 역 바이아스 전압에 의해 영향을 받지 않을 필요가 있다. 따라서 PLA 회로내의 전압 클램핑 디바이스는 컬렉터 대 에미터 역 바이아스 전압을 견뎌내야 하며, 이것은 수직형 퓨즈 또는 수평형 퓨즈 디바이스를 프로그램 할 정도로 충분한 것이다. 이러한 이유로 바이폴라 수평형 디바이스는 PLA 회로를 프로그램하는데 사용된 역 바이아스 전압보다도 큰 BVCEO값을 지니는 것이 유리하다.
[발명의 개요]
본 발명은 선행의 디바이스에서 야기되었던 특정한 문제점들의 인식을 포함한다.
선행의 단일 폴리실리콘 공정(single polysilicon processes)은 바이폴라 수평형(lateral) 디바이스의 BVCEO가 약 5.8V에서 클램프되는 바이폴라 수평형 트랜지스터를 결과시켰다. 그러나, 이러한 값은 표준의 수직형 바이폴라 디바이스의 BVCEO값과 같거나 또는 근사한 값이다.
따라서 예를 들면 약 5.8볼트보다 큰 BVCEO와 같이, 증가된 BVCEO값을 지니는 바이폴라 수평형 디바이스를 만드는 것이 바람직스럽다.
본 발명의 한 실시예에 따르면 바이폴라 수평형 PNP 디바이스가 제공되며, 이것은 예를 들면 약 5.8볼트보다 크거나, 바람직스럽게는 약 8볼트보다 크거나 같은 BVCEO를 지닌다. 제2의 실시예에서는 바이폴라 수평형 디바이스가 제공되며, 이것은 예를들면 약 20볼트보다 크거나 같은 BVCEO를 지닌다. 그러한 높은 BVCEO바이폴라 수평형 디바이스를 제공함으로써 PLA 회로를 프로그래밍하는데 사용된 역 바이아스 전압에 의해 영향받지 않는 전압 클램핑 성능을 얻는 것이 가능해진다.
본원에 소개된 바이폴라 디바이스는 향상된 BiCMOS 디바이스를 만들도록 CMOS 디바이스와 조합으로 제작될 수 있다. 본 발명은 향상된 성능, 감소된 크기, 및 또는 보다 신속하고 경제적으로 제작될 수 있는 디바이스를 제공한다.
본 발명은 한 실시예에서 컬렉터, 에미터 및 베이스 영역을 만드는 반도체의 도핑영역(doping region)을 포함한다. 폴리실리콘(poly silicon)은 기판(substrate)의 표면에서 컬렉터, 에미터 및 베이스 영역에 근접하게 위치된다. 컬렉터 및 에미터 영역에 근접한 폴리실리콘은 제1도전형(first conductivity type)의 도펀트로 도핑되며, 베이스에 근접한 폴리실리콘은 제2도전형 도펀트로 도핑된다. 금속 실리사이드(metal Silicide)가 컬렉터 및 에미터에 근접한 폴리실리콘상에 형성되며, 반면에 베이스에 근접한 폴리실리콘은 금속 실리사이드가 없다.
본 발명의 디바이스는 최소한 약 8V의 BVCEO를 지니며, 바람직스럽게는 최소한 약 10V이다. 다른 실시예에서 베이스 영역에 근접한 폴리실리콘이 충분한 진성상태(intrinsic state)에서 제공된다는 점을 제외하면 디바이스는 충분히 같은 방법으로 형성된다. 이러한 실시예에서 디바이스가 바람직스럽게는 최소한 약 20V의 BVCEO를 지닌다.
본 발명의 다른 특성 및 장점에 관한 이해는 본 명세서의 다른 부분과 첨부된 도면을 참조함으로써 이루어진다.
I. 개 요
제 1a도는 본 발명의 한 실시예에 따른 바이폴라 디바이스를 횡단면에서 도시한 것이다. 디바이스는 바이폴라 트랜지스터(2) (이것은 제1도의 실시예에서 수평형 PNP트랜지스터임)를 포함한다. 디바이스는 기판(10)상에서 제작되며 이것은 단결정체(Single-crystal body, 10a)및 에피탁시알 단층 (epitaxial layer, 11)을 포함한다. 제1도에 도시된 실시예에서 기판은 약 1×1013내지 1×1016/㎤사이의 도펀트농도(dopant concentration)를 지닌 P-기판이며, 이것은 약 2×1014내지 3×1015/㎤사이의 범위인 것이 바람직스럽다. 감소 압력으로 도핑된 n형 에피탁시알 실리콘(11)은 단 결정체(10a)의 상부에서 성장한다. 디바이스는 에피탁시알 단층(11)내에서 만들어진다.
트랜지스터(2)에는 두껍게 도핑된 매몰층(buried layer)(16)및 싱크(sink, 17)가 제공되며, 이것은 베이스 접촉부(20)와 베이스(21)사이에서 낮은 저항 연결 영역을 함께 제공한다. 바람직한 실시예에서 매몰층(16)및 싱크(17)는 약 1×1017내지 1×1020/㎤ 사이의 농도로 도핑되며, 약 5×1018내지 1×1020/㎤ 사이의 범위인 것이 바람직스럽다. 베이스영역(21)은 약 1×1016의 도펀트 농도를 지니는 것이 바람직스럽다.
에피탁시알 층(11)내에 형성된 P-도핑 영역(74, 76)은 수평형 PNP 디바이스의 에미터 및 컬렉터로서 작용한다.
얇게 도핑된 n-형 확산 영역(27a)이 에미터(74)와 컬렉터(76)사이에 형성되며, 이것은 공정도중에 n+도핑된 폴리실리콘 영역(27)으로부터의 하향확산(down - diffusion)의 결과이다.
공지의 P+채널 정지부(19)가 얇게 도핑된 기판의 표면 반전(surface inversion)을 방지하도록 트랜지스터와 근접한 디바이스 사이에 제공되며, 이것은 근접 디바이스와 함께 매몰층(16)을 회로 단락시킬 수 있는 것이다. 트랜지스터(2)와 근접 디바이스 사이에는 보통 SiO2인 산화물 분리영역(22a, 22b, 22d)이 디바이스 분리용으로 제공된다. 본 구조의 평면도를 보면 이 산화물 분리영역들은 서로 연결되어 활성의 디바이스 부위둘레에 환상의 밴드(band)를 형성한다.
디바이스의 표면을 따라, 폴리크리스탈린 실리콘(polycrystalline silicon, 즉 polysilicon)영역이, 레지스터(resister, 24), 레지스터(24)의 말단 접촉부분의 기능을 지닌 에미터 접촉부(26), 베이스(27a')를 덮는 폴리실리콘 영역(27), 컬렉터 접촉부(26')및 베이스 접촉부(20)를 형성한다. 측벽 산화물(44)은 폴리실리콘(27)의 측벽상에 제공되며 이것은 베이스를 덮는다.
폴리실리콘 레지스터(24), 에미터 접촉부(26), 폴리실리콘 근접 베이스(27), 컬렉터 접촉부(26')및 베이스 접촉부(20)가 다음에 설명되는 바와같이 도핑되고 에칭(etching)되는 증착폴리실리콘의 단일층으로 부터 형성된다.
고융점금속 실리사이드 접촉부(refractory metal silicide contacts 46a, 46b)는 컬렉터 접촉부(26)의 측벽 표면 및 상부 표면상에 형성된다.
실리사이드 (46c)는 컬렉터(74)에 근접한 에피탁시알 영역의 표면상에 형성되어 측벽 산화물(44)로 연장된다. 컬렉터 접촉부의 실리사이드 층(46a, 46b, 46c)들은 연속적인 것이 바람직스럽다.
마찬가지로, 고융점 금속 실리사이드 접촉부(46f, 46e)는 에미터 접촉부(26')의 상부 표면 및 측변 표면상에 형성된다. 실리사이드(46d)은 에미터(76)에 근접한 에피탁시알 영역의 표면상에 형성된다.
에미터 접촉 실리사이드(46d, 46e, 46l)는 연속적인 것이 바람직스럽다.
실리사이드(46g, 46h)는 각기 베이스 접촉부(20)의 상부 표면과 측벽표면상에 형성된다. 실리사이드(46i)도 P+도핑된 폴리실리콘(24')의 상부표면상에 형성되며, 이것은 에미터 접촉부(20)의 반대쪽에 있는 레지스터(24)의 말단 접촉부를 형성한다. 여기에 도시된 고융점 금속 접촉부는 근접한 폴리 접촉부(adjacent poly contacts)의 저항을 감소시키며 따라서 디바이스의 속도를 증가시킨다.
본 구조는 디바이스를 금속층(58)으로 부터 절연시키도록 두터운(0.8 내지 1.3 및 바람직스럽게는 약 1.3㎛)산화물 층(56)을 포함하며 이것은 상호연결 목적으로 사용된다. 도시된 접촉부(58)와 유사한 금속 접촉부가 예를 들면 베이스 (베이스접촉부)(27)를 덮는 폴리실리콘에 연결되도록 제공될 수도 있지만 도시된 단면도에는 나타나 있지 않다.
제 1b도는 본발명의 제 2 실시예에 따른 바이폴라 디바이스를 횡단면으로 도시한다. 제 1b도는 제 1a도와 유사하며, 단지 베이스(27')를 덮는 폴리실리콘이 n+형이기보다는 진성(intrinsic)이며 결과적으로 제 1a도의 영역 (27a)에 해당하는 영역이 없다는 점만이 예외적이다. 이는 진성 폴리실리콘(27')으로부터의 하향 확산이 없기 때문이다.
II . 바이폴라 디바이스의 제조공정
제 2a도 내지 2n도는 제 1a도에 도시한 바이폴라 디바이스의 제조 공정을 도시한 것이다. 특히, 제 2a도는 본 제조과정의 제1단계에서의 디바이스 횡단면을 설명한다.
이러한 단계에 도달하도록, 매몰층(16)의 형성을 위해 단결정체(10a)가 비소, 안티몬등과 같은 것으로 마스킹(masking)되었다. 영역(16)의 형성을 위해 사용된 주입 에너지는, 영역(16)의 도펀트 농도가 약 5×1017내지 2×1020사이이고, 바람직스럽게는 약 1×1019내지 1×1020/㎤이도록, 약 50내지 100KeV 사이이고 바람직스럽게는 약 70 내지 80 KeV 이다.
n+영역(16)의 형성 이후에, 디바이스는 P+채널 정지부(19)의 형성을 위해 마스킹된다. 영역(19)의 형성에 사용된 주입에너지는, P+매몰층의 도펀트 농도가 약 1×1017내지 1×1018/㎤ 사이이도록 약 10 내지 200KeV 이며, 50 내지 150KeV 사이인 것이 바람직스럽다. P +영역은 보론(boron)으로 도핑되는 것이 바람직스럽다.
이후에 매몰층/채널 정지 마스크는 제거되며, 공지 기술을 사용하여 감압하에서 약 1.1㎛의 두께를 지닌 n-형 에피탁시알 실리콘층(11)이 단결정체(10a)의 표면에 걸쳐 성장한다. 산화물 및 질화물의 샌드위치화된 층이 증착된 이후에, 포토레지스트 마스크(photoresist mask)가 피일드 산화물 영역(field oxide region 22a, 22b, 22d)을 한정하도록 표면위에 형성된다. 산화물 영역은 개량된 SWAMI (Sidewall masked isolation)공정을 사용하여 형성된다.
SWAMI 공정은 1982년 4월에 공지된 Chin 등의 IEEE Transactions on Electron Devices 에 설명되어 있다. 일부 실시예에서는 본원에 참고로써 포함된 문헌에 설명된 바와같이 본 공정이 수정된다.
이후에, 약 250Å의 두께를 지니는 성장 스크리인 산화물층은 기판의 표면상에 형성되며, 싱크영역(17)만에 노출되면서 마스크가 형성된다.
싱크 주입은 약 100 내지 190KeV 의 주입에너지를 사용하며, 인(phosphorus)을 도펀트로 사용하여, 선량(dose)이 약 1×1014내지 1×1016사이가 된다.
싱크영역(17)에서의 결과적인 도펀트 농도는 약 1×1019내지 1×1020/㎤사이이다.
이후에 싱크는 어니일링되고 질소내에서 종래의 열적 사이클로 가열됨으로써 드라이브 인(drive in)된다.
제 2b도는 공정의 다음 단계를 도시한다. 두께가 약 1, 000내지 4, 000Å 사이이고 약 3, 200Å인 것이 바람직스러운 진성 폴리실리콘(64)의 층은 기판의 표면에 걸쳐 증착되며, 캡산화물 층(66)은 폴리실리콘 층(64)의 열적산화에 의해 형성된다.
집적회로가 수평형 PNP 디바이스 및 수평형 NPN 디바이스 양측을 포함하는 일부 실시예에서, 베이스 주입공정은 베이스 주입을 받지 않는 디바이스들을 마스킹(masking)하는 동안 수행된다. 베이스 주입단계가 수행될 때, 디바이스는 레지스터의 얇게 도핑된 영역 및 일부 바이폴라 트랜지스터의 최소한 베이스 영역을 노출시키도록 포토레지스트(photoresist)로써 마스킹된다.
다음에, 베이스 주입이 수행되고 베이스는 어니일링된다. 바람직한 실시예에서 베이스 주입은 약 30 내지 100KeV 사이의 에너지를 사용하며, 약 30 내지 50사이의 주입에너지가 바람직스럽다. 이러한 주입의 선량(dose)은 약 3×1013및 3×1013이 바람직스럽다.
바람직스러운 실시예에서 어니일링은 구조를 950℃로 45분간 가열하여 주행되며, 그 결과로서 약 1, 000 내지 2, 000Å의 두께를 지니고, 도펀트 농도가 약 1×1018내지 1×1019/㎤ 사이, 바람직스럽게는 도펀트 농도가 약 5×1018/㎤인 베이스 영역(21)이 초래된다.
이후에 (도시되지 않음)마스크가, 형성되며, 이것은 결국 레지스터의 일부분 및 컬렉터와 에미터폴리 접촉부(emitter poly contact)가 될 영역(70a, 70b, 70c)(제2도)을 노출시킨다.
이 영역들은 약 1×1019와 1×1020/㎤ 사이의 농도로써 P+로 도핑되는 것이 바람직스러우며, 보론(boron)을 사용하고, 도펀트 농도는 6×1019/㎤가 선호된다. P+마스크가 제거되고, 다른 마스크(69)가 영역(68a, 68b)을 노출시키도록 디바이스의 표면상에 형성되며, 이것은 결국 바이폴라 베이스 접촉부 및 베이스 영역을 덮는 폴리실리콘으로서 사용된다.
영역(68)은 비소(arsenic)주입을 사용하여 약 100KeV의 에너지로써 약5×1019와 1×1020/㎤ 사이의 농도로 도핑된다.
제 2d도에 도시된 바와같이, 약 1, 000과 1, 200Å사이의 두께를 지니는 질화물(67)의 층이 도핑되며, 이것은 그 밑에 위치한 폴리실리콘의 에치 언더커팅(etch undercutting)을 방지할 목적이다. 폴리실리콘층(64)은 이후에 약 15분간 900℃로 어니일링된다.
다음에, (도시되지 아니한)마스크가 질화물의 표면상에 형성되어, 바이폴라 트랜지스터의 컬렉터 접촉부 (20, 26, 26')베이스(27)위에 있는 폴리 및 레지스터(24)를 보호한다. 클로라인 화학(chlorine chemistry)으로 드라이 에치(dry etch)시키는 것이 제 2e도에 도시한 구조를 야기시킨다.
도시된 바와같이 상기의 애칭은 바이폴라 트랜지스터내의 캐패시던스를 감소시키도록 약 1, 000Å 내지 2, 000Å으로 최초의 에피탁시얼 표면아래에 에칭된다.
에치 마스크는 제거된다. 제 2f도에 도시된 바와같이 캡산화물(cap oxide)을 성장시키는 산화단계이후에, BF2와 같은 도펀트를 사용하는 P-형 LDD는 마스크에 의해 노출된 바이폴라 트랜지스터의 바이폴라 트랜지스터 베이스 영역의 표면에 걸쳐 수행된다. 자기-정합(self-aligned)되고 두껍게 도핑된 영역(74, 76)은 바이폴라 트랜지스터의 베이스 접촉부내에 형성된다. 영역(74, 76)내의 결과적인 정미도펀트 농도는 약 5×1017내지 1×1019/㎤ 사이 이다. 주입 에너지는 약 40 내지 60KeV인 것이 바람직스럽다.
제 2g 도를 참조하면, 질화물은 디바이스의 표면으로부터 스트립(Strip)되고, 저온 산화물(low Temperature Oxide, LTO)증착이 수행된다.
도시되지않은 실리사이드 익스클루젼 마스크(silicide exclusion mask), 는 실리사이드 형성이 필요치 않은 곳 (예를 들면 레지스터의 중앙부분(78)및 베이스(27)위에 있는 폴리실리콘의 상부 표면 위와같은 곳)인 폴리실리콘 영역상의 디바이스위에 형성된다. 이후에 본 기술분야의 통상의 지식을 가진 이들에게 알려진 수단을 사용하여 산화물이 에치백(etch back)됨으로써, 산화물(85)을 베이스(27)를 덮는 폴리실리콘의 상부 표면상에 두고, 또한 스페이서 산화물(spacer oxide, 43, 44)을 에이터, 컬렉터 및 베이스 접촉부(20, 26, 26')의 노출된 측면 및 베이스(27)위에 위치한 폴리실리콘상에 두게된다.
제 2h도에 도시된 바와같이 이 베이스(27)위에 있는 폴리실리콘상의 상부표면 산화물(85)과 측벽 산화물(44) 및, 최소한 레지스터 산화물(78)를 보호하도록 다른 마스크(77) (제 2h도)가 디바이스 위에 형성된다.
제 2h도에 도시된 바와같이 디바이스는 약1분동안 BOE로 에칭시키며, 산화물은 컬렉터 폴리 접촉부 및 에미터의 측벽으로 부터 제거된다.
제 2i도를 참조하면, 마스크가 형성되어 두터운 P+(Bf2)주입(82)이 바이폴라 트랜지스터(74, 76)의 도시된 영역, 즉 컬렉터 에미터 영역내에서 수행된다. 이러한 주입의 목적은 이들 영역의 저항을 더욱 낮추는 것이다. 주입은 약 40내지 60KeV 사이의 에너지를 사용한다.
다음에 제 2j도에 도시된 바와같이, 티타늄, 몰리브데늄, 탄탈륨, 텅스텐 등과 같은 고융점 금속(refractory metal , 84)이 디바이스의 표면을 따라 증착된다. 본분야의 통상의 지식을 가진이들에게 공지된 수단을 사용하여, 단층은 약 750℃로 약 10초간 가열된다. 가열방법은 급속열어니일링(rapid thermal anneal, RTA)이 사용된다.
이러한 가열은 증착된 금속(84)이 폴리실리콘과 접촉한 영역에서 금속실리사이드의 형성을 초래한다.
잔류하는 반응되지 않은 금속은 이후에 디바이스로 부터 에치어웨이(etch away)되며, 이것은 예를 들면 H2O2또는 NH3OH 를 사용하여 이루어지고, 제 2도에 도시된 구조를 남긴다. 여기에 도시된 바와같이, 바이폴라 폴리실리콘, 컬렉터 및 에미터 접촉부(26, 26')는 수평의 상부표면 및 수직의 측벽에 걸쳐 실리사이드(46a, 46b, 46e)로 덮어진다. 부가적으로, 실리사이드 접촉부는 수직의 측벽으로부터 단결정 베이스(46c, 46)의 수평 상부표면을 따라 베이스 위에있는 폴리실리콘(27)의 측벽 산화물(44)까지 완전히 연장된다.
베이스 접촉부(20)상의 실리사이드(46g, 46h)는 베이스 접촉부의 수직측벽을 지나 접촉부의 수평 상부 표면을 완전히 걸치면서 연장되며, 피일드 산화물 영역(22b) 상에서 끝나게 된다. 본원에 소개된 접촉에 대한 개요는 측벽 폴리실리콘 접촉부의 실리사이드화 (silicide)를 통해서 감소된 저항을 제공하며, 따라서 트랜지스터의 전류구동성능을 증가시키고 폴리실리콘-실리콘 접촉저항을 제거한다. 국부적인 상호연결의 측벽의 실리사이드화는 약2의 인수(factor)로 상호연결의 저항성을 향상시키는 것으로 믿어지며, 따라서 회로 성능을 향상시킨다.
제 2l도는 제조의 다음단계를 도시하며, 여기서 산화물 단층(56)은 접촉부 홀(contact hole, 86)을 형성하도록 증착되어 마스킹된다.
금속은 디바이스의 표면상에 증착되고, 마스킹되며, 선택된 영역으로부터 에치(etch)되어 제 1도에 도시한 디바이스를 제공한다.
제 2l도로부터 볼 수 있는 바와같이, 본원에 소개된 발명에 따라 제공된 바이폴라 디바이스는, 디바이스의 n-베이스 폭의 영역(21)을 보호하는 N+도핑된 폴리실리콘의 상부표면으로부터 배제된 실리사이드 단층을 지닌다. 제조하는 동안, 특히 열적 사이클동안, 일정량의 비소가 아래에 위치한 n-도핑 영역(16)과 베이스 영역(27)위에 있는 폴리실리콘 사이의 인터페이스(interface)를 거쳐 n-형 영역(27a)으로 확산된다.
여기에 설명된 바처럼 실리사이드 단층을 배제시킴으로써 발생하는 비소확산은 깊은 곳으로 전해지지 않거나 또는, 실리사이드 단층이 있을 때처럼 영역(27a)에서의 비소 농도가 크지 않게 된다. 비소확산에서의 결과적인 감소는 보다 높은 BVceo이다. 본 발명에 따라 생산된 디바이스는 8내지 10V의 BVceo를 낳는다. 본원의 디바이스는 베이스폭이 1.5마이크론인 경우 약 10의 피크전류 이득(peak current gain)을 지닌다.
이러한 디바이스는, 프로그래머블 수평형 퓨즈 디바이스(programmable lateral fuse device)를 사용하는 에미터-연결논리 (emitter-coupled logic, ECL)PAL 응용에 적절하다.
제 3c도 내지 3l도는 일반적으로 제 2c도 내지 2l도에 해당하지만 본 발명의 제2실시예를 나타낸다. 본 발명의 제2실시예에 따르면, 베이스 영역내에 있는 폴리실리콘 영역 27'는 어떠한 도핑(doping)도 방지 하도록 마스크됨으로써, 진성 폴리실리콘 영역(intrinsic polysilicon region)을 유지시킨다. 따라서, 제 3c도를 2c도와 비교하면, 제2실시예에서 마스크(69)는 베이스 (27)에 근접한 폴리실리콘이 될 폴리실리콘(68a)의 영역을 노출시키지 않도록 구성된다. 따라서, 비소로써 주입할때 영역(68a)은 진성 폴리실리콘으로서 유지되며, 반면에 영역(68b)은 n+로 도핑된다. 영역(68 a)은 남아있는 단계를 통해 진성 폴리실리콘으로서 유지되며, 상기의 남아있는 단계를 질화물(67)단층의 형성(제 3d도), 폴리실리콘의 마스킹 및 에칭(제 3e도), P-형 LDD(제 38도), 측벽 산화물의 형성, 불필요한 측벽산화물을 스트립(strip)시키도록 하는 에칭(제 3도), 두터운 P+주입(82)(제 3i도), 고융점 금속(84)의 증착(제 3j도), 금속 실리사이드를 형성하도록 하는 가열(제 3k도) 및 산화물 단층(56)의 증착(제 3l도)등을 포함한다.
폴리실리콘 영역(27')을 진성 상태에 유지시킴으로써, 비소는 폴리실리콘 영역(27')과 근접한 도핑된 에피탁시얼 영역(21)사이의 인터페이스에 걸쳐 거의 전혀 확산되지 아니하고, 따라서 제 1a도의 영역(27a)에 해당하는 구조는 없게 된다. 결과적으로, 코너부분 항복 현상보다는 플로어(floor)항복으로서 항복이 발생한다.
n+ 주입 및 실리사이드가 디바이스(27)의 활성 베이스 영역을 덮는 폴리실리콘으로 부터 제거될때, 디바이스는 통상적으로 표준의 수직형 NPN BVcbo값과 동등한 약 20V의 BVceo를 산출한다. 이러한 것은 진성 폴리실리콘-단 결정 실리콘 인터페이스를 따라 홀(hole)들의 보다 많은 재조합(reconbination)때문에, 베이스폭이 2.0 마이크론을 지니는 디바이스상에서 전류 이득에서의 차후의 감소를 통해 수행된다.
이러한 디바이스의 피크 전류 이득(peak current gain)은, 프로그래머블 수직형 퓨즈 디바이스를 사용하는 TTL(transistor transistor logic) PAL 회로에 적합한 단위값(unity)에 근접한다.
III. 디바이스 성능
바이폴라 디바이스는 본 발명에 소개된 바에 따라 구성되었으며, 결과적인 전류가 측정되는 동안 -20볼트로부터 +20볼트에 이르는 전압을 받게된다. 시험된 디바이스는 약 1.5내지 2 마이크론의 베이스폭을 지녔다. 제 4a도는 선행의 방법에 따라 형성된 디바이스내의 측정전류를 묘사하여, 여기서 베이스를 덮는 폴리실리콘은 실리사이드화되어 n+형이다. 제 4b도는 베이스영역에 근접한 폴리실리콘 상에서 실리사이드 없이 형성된 디바이스내의 측정전류를 나타내지만, 폴리실리콘은 제 1a도에 나타난 것처럼 n 도프된 것이다.
제 4c도는, 베이스 영역을 덮는 폴리실리콘상에 실리사이드가 없고 또한 베이스 영역을 덮는 폴리실리콘이 진성인 디바이스내의 측정 전류를 나타내며, 1b도에 해당한다. 제 5도는 디바이스용의 컬렉터 전류의 함수로서 전류이득(지정 HFE)의 플롯(Plot)이며, 여기서 베이스영역에 근접한 폴리실리콘은 도핑되어 실리사이드화 되지않는다. (제 1a도와 유사)일반적으로 제 5도에 나타난 전류 이득은 이전에 유용한 디바이스로부터 얻어진 전류이득과 유사하며, 여기서 베이스 영역을 덮는 폴리실리콘은 실리사이드화 된다. 제 6도는, 제 1b도에서 처럼 베이스 영역을 덮는 폴리실리콘내에 실리사이드나 도핑을 지니지 아니하는 디바이스에 대한, 제 5도에 해당하는 일반적인 플롯이다.
일반적으로 이야기해서, 비록 선행의 디바이스가 비록 약 6볼트의 BVceo를 제공하였을지라도, 베이스영역을 덮는 폴리실리콘 상에 실리사이드가 없을때 해당값은 약 7내지 10볼트이고, 베이스 영역을 덮는 폴리실리콘이 진성일때 해당값은 약 20볼트이다. 선행 디바이스에서의 전류 이득이 약 10이고 디바이스내에서 약 10을 유지하며, 실리사이드는 디바이스로부터 베이스 영역을 덮는 폴리실리콘내에서 배제된다.
베이스 영역을 덮는 폴리실리콘이 진성일때 전류 이득은 약 1이다. 이러한 결과는 표1에 개략되어 있다.
Figure kpo00002
상기의 설명은 예시적인 것이며 제한적인 것이 아님이 이해되어야 한다. 본 발명의 많은 변형들이 본 발명을 재고함으로써 본 분야의 통상의 지식을 가진 이들에게 자명할 것이다.
단지 예시적인 것으로서, 본원에 소개된 디바이스의 특정영역이 P-형 또는 n-형으로 설명되었지만, 본분야의 통상의 지식을 가진 이들은 n- 및 P-형 도펀트의 역할이 용이하게 반전될 수 있음을 알 수 있다.
또한 본 발명이 몇개의 예에서 특정의 도펀트 농도로써 설명된 반면에, 광범위한 도펀트 농도가 본 발명의 범위를 이탈하지 아니하고 디바이스의 여러 특성상 사용될 수 있음도 자명하다. 또한 본 발명이 바이폴라 디바이스와 연관되어 예시된 반면에, 본 발명의 많은 점들은 PMOS, NMOS 및/또는 CMOS 디바이스를 지닌 통상의 기판상에서 바이폴라 디바이스가 제조될 때 적용될 수 있다. 따라서 본 발명의 범위는 상기의 설명을 참조하여 결정되어서는 아니되며, 대신에 첨부된 청구범위의 등가범위를 참고하여 결정되어야만 한다.

Claims (11)

  1. 수평형 바이폴라 디바이스를 제조하는 방법에 있어서, 컬렉터 영역을 형성하도록 기판의 제1 부분을 도핑하는 단계; 에미터 영역을 형성하도록 상기 기판의 제2 부분을 도핑하는 단계; 상기 컬렉터 영역 및 상기 에미터 영역사이에 베이스 영역을 형성하도록 상기 기판의 제3 부분을 도핑하는 단계; 상기 기판의 제1 부분과 접촉하는 제1 폴리실리콘 영역, 상기 제1 폴리실리콘 영역으로부터 측면으로 이격된 제2 폴리실리콘 영역 및 상기 기판의 제2 부분과 접촉하며 상기 기판의 제3 부분과 접촉하는 제3 폴리실리콘 영역을 형성하도록 최소한 상기 기판의 제1 부분, 제2 부분 및 제3 부분의 기판 표면상에 폴리실리콘을 배치하는 단계로서, 상기 제1, 제2 및 제3 폴리실리콘 영역이 실질적으로 동시에 단일 폴리실리콘 데포지션 단계에서 데포지트되는 폴리실리콘의 배치단계; 제1 도전 형태의 도펀트로 상기 제1 및 제2 폴리실리콘 영역내의 폴리실리콘을 도핑하는 단계; 상기 제1 및 제2 폴리실리콘 영역상에 금속 실리사이드 층을 형성하는 단계; 및 금속 실리사이드 층이 실질적으로 없게 상기 제3 폴리실리콘 영역을 유지하는 단계를 포함하는 수평형 바이폴라 디바이스의 제조 방법.
  2. 제1항에 있어서, 상기 제1 도전 형태와는 다른 제2 도전 형태의 도펀트로 상기 제3 폴리실리콘 영역내의 폴리실리콘을 도핑하는 단계를 부가적으로 포함하는 수평형 바이폴라 디바이스의 제조 방법.
  3. 제1항에 있어서, 상기 컬렉터 및 에미터 영역의 도핑은 수평형 PNP 디바이스를 형성하기 위한 p-도핑인 수평형 바이폴라 디바이스의 제조 방법.
  4. 제1항에 있어서, 상기 디바이스는 최소한 대략 8V의 BVceo를 지니는 수평형 바이폴라 디바이스의 제조 방법.
  5. 제1항에 있어서, 상기 디바이스는 최소한 대략 10Vdml BVceo를 지니는 수평형 바이폴라 디바이스의 제조 방법.
  6. 제1항에 있어서, 상기 제3 폴리실리콘 영역의 표면상에 산화물 층을 형성하는 단계를 부가적으로 포함하는 수평형 바이폴라 디바이스의 제조 방법.
  7. 제1항에 있어서, 상기 제3 폴리실리콘 영역내의 폴리실리콘을 실질적으로 진성인 상태로 유지하는 단계를 부가적으로 포함하는 수평형 바이폴라 디바이스의 제조 방법.
  8. 제7항에 있어서, 상기 디바이스는 최소한 대략 20V의 BVceo를 지니는 수평형 바이폴라 디바이스의 제조 방법.
  9. 기판상에 수평형 PNP 바이폴라 디바이스를 제조하는 방법에 있어서, 베이스 영역을 형성하도록 상기 기판의 제1 부분을 n도핑하는 단계; 컬렉터 영역을 형성하도록 상기 n 도핑된 영역에 인접하여 상기 기판의 제2 부분을 p도핑하는 단계; 상기 베이스 영역이 상기 컬렉터 영역 및 에미터 영역사이에 있도록 배치된 에미터 영역을 형성하기 위해 상기 n 도핑된 영역에 인접하여 상기 기판의 제3 부분을 p 도핑하는 단계; 상기 기판의 제1 부분과 접촉하는 제1 폴리실리콘 영역, 상기 제1 폴리실리콘 영역으로 부터 측면으로 이격된 제2 폴리실리콘 영역 및 상기 기판의 제2 부분과 접촉하며 상기 기판의 제3 부분과 접촉하는 제3 폴리실리콘 영역을 형성하도록 최소한 상기 기판의 제1, 제2 및 제3 부분의 기판 표면상에 폴리실리폰을 배치하는 단계로서, 상기 제1, 제2 및 제3 폴리실리콘 영역이 단일 폴리실리콘 데포지션 단계에서 실질적으로 동시에 데포지트되는 폴리실리콘의 배치 단계; 상기 제3 및 제2 폴리실리콘 영역내의 폴리실리콘을 p + 도핑하는 단계; 상기 제 1 폴리실리콘 영역의 표면상에 산화물 층을 형성하는 단계; 상기 제3 및 제2 폴리실리콘 영역상에 금속 실리사이드 층을 형성하는 단계; 및 금속 실리사이드 층이 실질적으로 없게 상기 제1 폴리실리콘 영역을 유지하는 단계를 포함하며, 상기 디바이스가 최소한 대략 10V의 BVceo를 지니는 기판상에서의 수평형 PNP 바이폴라 디바이스의 제조 방법.
  10. 제9항에 있어서, 상기 제3 폴리실리콘 영역내의 폴리실리콘을 n+도핑하는 단계를 부가적으로 포함하는 기판상에서의 수평형 PNP 바이폴라 디바이스의 제조 방법.
  11. 제9항에 있어서, 상기 제3 폴리실리콘 영역내의 폴리실리콘을 실질적으로 진성인 상태로 유지하는 단계를 부가적으로 포함하며, 상기 디바이스가 최소한 대략 20V 의 BVceo를 지니는 기판상에서의 수평형 PNP 바이폴라 디바이스의 제조 방법.
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