KR100691036B1 - 횡형 바이폴라 트랜지스터를 구비하는 집적 회로 및 그 제조 방법 - Google Patents

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Abstract

집적 회로용 횡형 바이폴라 트랜지스터(lateral bipolar transistor)는 높은 초기 전압(Early voltage)을 희생시키지 않으면서 높은 전류 이득(current gain)과 높은 주파수 능력을 유지하게 한다. 보다 구체적으로, 횡형 바이폴라 트랜지스터는 바이폴라 디바이스와 CMOS 디바이스를 모두 구비하는 집적 회로 위에 형성되는데, 횡형 바이폴라 트랜지스터는 BiCMOS 방법에 따라서 형성되고, 종형 바이폴라 디바이스(vertical bipolar device)와 동일한 영역 내에 제공되는 경우에 종형 바이폴라 디바이스의 형성에 비해서 추가적인 단계를 필요로 하지 않는다. 특히, P 웰 구조물(18)이 LPNP의 콜렉터 영역에 제공되어 있는 집적 회로를 제공하면, 초기 전압과 전류 이득을 곱한 값이 상당히 증가한다는 것을 확인하였다.

Description

횡형 바이폴라 트랜지스터를 구비하는 집적 회로 및 그 제조 방법{LATERAL BIPOLAR TRANSISTOR AND METHOD OF MAKING SAME}
발명의 배경
1. 발명의 분야
본 발명은 집적 회로용 횡형 바이폴라 트랜지스터(lateral bipolar transistor)와 이러한 횡형 바이폴라 트랜지스터의 제조 방법에 관한 것으로, 보다 구체적으로는 횡형 바이폴라 트랜지스터를 이용하는 바이폴라 상보형 MOS 트랜지스터(bipolar and complementary MOS transistor)(BiCMOS) 회로와 그 제조 방법에 관한 것이다.
2. 관련분야의 설명
고속 아날로그 회로를 포함하는 BiCMOS 회로는 컴퓨터와 통신 애플리케이션에서 수요가 높다. 종래의 BiCMOS 회로는 바이폴라 트랜지스터와 MOS 트랜지스터 양자 모두를 공통 기판 상의 단일 회로에 갖고 있다. MOS 트랜지스터는 전형적으로 디지털 회로에 사용되고, 바이폴라 트랜지스터는 전형적으로 아날로그 회로에 사용되며, BiCMOS 회로는 이러한 트랜지스터들을 공통 모노리식(monolithic) 반도체 구조물에 결합시켜 집적한 것이다. 따라서 BiCMOS 회로의 제조에 있어서, MOS 트랜지스터와 바이폴라 트랜지스터의 형성은 공통 프로세스 기법에 통합되도록 호환성이 있어야 한다. 또한 제조 단가, 시간 및 복잡성을 제어하기 위하여, BiCMOS 처리 분야에는 전체 프로세스 단계의 개수를 제한하고 감소시키는 새로운 디자인 접근법에 대한 지속적인 필요성이 있다.
횡형 바이폴라 타입의 트랜지스터는 우수한 선형성(linearity)을 제공하고 일반적으로 대량 생산용으로 적용될 수 있기 때문에 BiCMOS 디바이스에 사용된다. 횡형 바이폴라 트랜지스터는 일반적으로 예를 들면, PNP 또는 NPN 등과 같이 교번적인 도전성을 갖는 3개의 개별적인 반도체 영역을 포함하는데, 이 영역들은 기판의 공통 표면 영역을 따라 연장되어 제각기 횡형 PNP(LPNP) 또는 횡형 NPN(LNPN)을 형성한다. BiCMOS 프로세스에서 종형 바이폴라 디바이스(vertical bipolar device)를 형성하는 데 필요한 처리 시퀀스에 비해, 부가적인 프로세스 단계를 요구하지 않으면서 동일 영역 내에 종형 바이폴라 디바이스(즉, 종형 NPN 디바이스)용으로 별도로 정의된 BiCMOS 회로를 위한 횡형 바이폴라 트랜지스터(예를 들면, LPNP 등)의 형성을 수용할 수 있는 처리 시퀀스가 요구된다. 또한, BiCMOS 디바이스의 LPNP 내에서 에미터(emitters)와 콜렉터(collectors) 사이의 횡방향 간격(spacing)을 감소시키는 것도 바람직하다. LPNP에서 에미터와 콜렉터 사이의 더 좁은 공간이 도통되면, 디바이스에서의 이득과 주파수 응답성이 증가한다.
또한, 바이폴라 트랜지스터를 일반적으로 이용하는 아날로그 회로의 경우, 전류 이득(current gain)의 크기, 최대 작동 주파수 및 초기 전압(Early voltage) 특성은 일반적으로 회로의 고속 능력의 지표를 제공한다. 또한, 트랜지스터의 베타(β)값(즉, 전류 이득)과 초기 전압을 곱한 값의 큰 값은 회로의 고성능 능력의 지표를 제공한다. 알려진 바와 같이, 트랜지스터의 베타(β)값은 트랜지스터의 콜렉터-에미터 전압(VCE)이 일정하게 유지되는 동안에 결정되는 입력 전류(IB)에 대한 출력 전류(IC)의 비이다. 트랜지스터 회로의 전류 이득은 공통 에미터 트랜지스터 회로용 트랜지스터의 베타(β)값에 동일하게 대응한다.
또한, 초기 효과(early effect) 현상은 잘 알려져 있으며, 이 현상은 바이폴라 트랜지스터의 출력 특성 곡선(즉, 콜렉터 전류 대 서로 다른 베이스 전류에 대한 콜렉터 전압의 측정 데이터에 대한 도표)이 콜렉터 전류가 제로인 지점에 외삽(extrapolate)되면, 곡선이 공통 부(negative)의 전압에서 모두 교차한다는 실험적 관측에 기초한 것이다. 이 전압이 초기 전압이며, 전형적으로는 VA로 표시한다. 아날로그 회로에서는 콜렉터 전류가 급격히 변동하는 것을 방지하기 위해서 높은 초기(High Early) 전압이 바람직하다.
그러나, 횡형 바이폴라 트랜지스터를 구비하는 아날로그 회로의 고속 성능을 개선하는 데 있어서, 종래 기술에서는 한편으로는 초기 전압과 다른 한편으로는 전류 이득 또는 작동 주파수 사이에 존재하는 상충(tradeoff)이 문제가 된다. 즉, 종래 기술의 바이폴라 트랜지스터 설계에서의 전류 이득 또는 초기 전압의 개선점(증가점)은 그 개선을 상쇄시킬 만큼 다른 특성이 감소하여 회로의 전반적인 실질적 성능은 그다지 향상되지 않는 경향이 있었다. 예를 들어, 하나의 특성이 증가하면 다른 특성이 그 양을 상쇄시킬 만큼 감소하기 때문에, 성능 능력의 척도인 전류 이득(또는 베타값)에 초기 전압을 곱한 값은 실질적으로 동일한 값으로 유지될 것이다. 따라서, 횡형 바이폴라 트랜지스터 아키텍처에 있어서, 어떠한 개선점이 다른 트랜지스터 특성에서 발생한 상쇄형 감소로 인해 실질적으로 상쇄되지 않게 하면서, 초기 전압 또는 전류 이득(또는 작동 주파수)의 증가가 이루어질 수 있게 할 필요성도 존재한다. 이러한 방식에 의하면 설계 레벨에서 회로 성능의 상당한 실질적인 개선을 제공할 수 있다.
어떠한 경우에도, 종래 기술은 일반적으로 횡형 바이폴라 트랜지스터를 이용하는 종래의 반도체 장치 및 보다 구체적으로는 종래의 BiCMOS 기법과 연관된 상술된 하나 이상의 필요성 및 문제점을 만족스럽게 처리하지 못했다.
예를 들면, 미국 특허 제 5,187,109 호에는 바이폴라 트랜지스터와 MOS 트랜지스터를 포함하는 BiCMOS 집적 회로를 제조하는 프로세스가 개시되어 있다. 에미터와 콜렉터는 매립형 N 영역이 되는 원격 베이스 컨택트(remote base contact)와 동일한 활성 영역 내에 위치한다. 에미터는 P+ 다결정 실리콘층으로부터의 확산에 의해 형성되고, P+ 다결정질 층은 또한 MOS 트랜지스터의 게이트로서 작용한다. 베이스 영역은 에미터를 형성하기 위해 사용되는 P+ 다결정질 층에 의해 피복된 절연체 바로 아래에 위치한다. PMOS의 P+ S/D는 콜렉터이고, 베이스에 대해 자기 정렬(self-aligned)되어 있다. E-C 캐패시턴스를 최소화하기 위해 콜렉터에 자기 정렬되어 있는 에미터 필드 플레이트(field plate)를 사용한다. 이 디바이스는 음극(cathode)으로의 매립형 N 접속부에 의해 절연되어 있다. 다결정질 층을 이용하여 딥(deep) 매립형 N 영역을 접속시키고, CMOS 스페이서(spacer)를 이용하여 양극(anode)으로의 단락을 방지한다. 그러나 미국 특허 공개 제 5,187,109 호는 비례 방식으로 다른 특성을 희생시키지 않으면서 전류 이득이나 초기 전압을 증대할 수 있는 횡형 바이폴라 트랜지스터 아키텍처는 제시하지 않고 있다.
Sun 등에 의한 1992년 12월호 "IEEE Transactions on Electron Devices"(vol.39, no. 12, pp. 2733-2739)와, 본 발명과 공동으로 허여된 미국 특허 공개 제 5,824,560 호는 폴리실리콘 전극의 표면 상에, 또한, 기판에 제공된 인접하는 P+ 표면 영역 상에 배치된 금속 실리사이드 컨택트를 게이트 횡형 PNP(gated lateral PNP)에 제공하는 BiCMOS 프로세스 기법에 대해 개시하고 있는데, 여기에서는 후속하는 금속 실리사이드 프로세싱을 실행하기 전에 종래의 횡방향 절연 부분 또는 산화물 스페이서를 폴리실리콘 전극의 측면에 형성하고, 산화물 스페이서를 횡방향으로 개재하여 폴리실리콘 전극을 P+ 표면 영역으로부터 횡방향으로 이격시키며, 그에 따라 인접한 폴리실리콘 전극들 사이의 간격을 증가시킨다. 따라서 Sun 등에 의해 개시된 출판물과 미국 특허 공개 제 5,824,560 호에 기재된 디바이스에서의 이득과 주파수 응답은 최적값이 아니라는 것을 예상할 수 있다. 추가하여, 미국 특허 공개 제 5,197,109 호에서와 마찬가지로 Sun 등에 의한 출판물과 미국 특허 공개 제 5,824,560 호는 비례식으로 다른 특성을 희생시키지 않으면서 전류 이득과 초기 전압을 양호하게 개선시킬 수 있는 횡형 바이폴라 트랜지스터 아키텍처는 역시 제시하지 않고 있다.
결과적으로, 본 기술 분야에서는 추가적인 프로세스 단계를 필요로 하지 않으면서 고성능, 고속 BiCMOS 회로 기법을 지원하는 횡형 바이폴라 트랜지스터 아키텍처와, 이러한 횡형 트랜지스터 아키텍처의 형성을 BiCMOS 프로세스에 포함시키는 방법에 대한 요구가 존재하고 있다.
발명의 요약
본 발명에 따르면, 높은 초기 전압을 희생시키지 않으면서 높은 전류 이득과 높은 주파수 성능을 유지하는 횡형 바이폴라 트랜지스터가 제공된다. 보다 구체적으로, 횡형 바이폴라 트랜지스터는 바이폴라 디바이스 및 CMOS 디바이스를 모두 구비하는 집적 회로에 형성되는데, 이 횡형 바이폴라 트랜지스터는 종형 바이폴라 트랜지스터와 동일 영역에 제공될 경우에 종형 바이폴라 트랜지스터의 형성 공정에 대해 추가적인 단계 없이도 BiCMOS 방법에 따라서 형성될 수 있다.
이러한 장점 및 이점과 그 외의 장점 및 이점을 획득하기 위하여, 본 발명에 따른 횡형 바이폴라 트랜지스터는 일반적으로 다음과 같은 특징을 갖는다. 활성 베이스 영역은 반대되는 도전 타입을 갖는 기판 위에 형성된다. 활성 베이스 영역은 기판 위에 제공된 동일한 도전 타입을 갖는 개재형 매립 영역(intervening buried region) 위에 형성되는 것이 바람직하다. 활성 베이스 영역은, 횡형 바이폴라 트랜지스터의 활성 베이스용으로 적절한 도전성을 갖는 불순물로 도핑된 단결정 반도체 재료의 에피택셜(epitaxial)층으로 형성되는 것이 유리하다. 횡형 바이폴라 트랜지스터 애플리케이션용으로 특유의 아키텍처를 갖는 콜렉터 영역은 에미터 영역과 함께 동일 활성 베이스 영역 내에 형성된다.
개재형 활성 베이스 영역에 횡방향으로 결합되어 LPNP를 제공하는 활성 베이스 영역의 도전 타입과 반대되는 도전 타입을 갖도록 적절히 도핑된 콜렉터 웰(collector well) 영역을 형성함으로써 횡형 바이폴라 트랜지스터의 콜렉터를 제공한다. 콜렉터 웰은 일반적으로 매립 영역에 도달할 때까지 대략 활성 베이스 영역의 전체 두께에 걸쳐 연장되는 깊이를 갖도록 형성되지만, 반드시 이렇게 형성되어야 하는 것은 아니다. 에미터는 콜렉터 웰 영역 사이에서 또한 횡방향으로 이격된 위치에서 활성 베이스 영역의 표면에 형성된 에미터 웰 영역을 포함하도록 형성된다. 콜렉터와 에미터는 제각기의 콜렉터 웰 영역 및 에미터 웰 영역 위의 활성 베이스 영역의 표면에 배치된 동일한 도전 타입을 갖는 도전층을 더 포함한다. 도핑된 도전층, 바람직하게는 도핑된 폴리실리콘은 콜렉터와 에미터를 위한 컨택트층으로서 작용하고, 그 위에는 금속 실리사이드 등과 같은 추가적인 전기적 컨택트층이 형성될 수 있다. 도핑된 폴리실리콘 타입의 도전층은 도펀트 소스로서 유리하게 이용할 수 있는데, 도펀트는 활성 베이스 영역 내로 확산되어 콜렉터 웰 영역들 사이의 위치에서 횡방향으로 에미터 웰 영역을 형성할 뿐만 아니라 콜렉터 웰 영역 내에 고도로 도핑된 얕은 표면 웰 영역(shallow surface well region)을 형성하여 폴리실리콘 도전층과의 저 저항 컨택트를 제공한다.
본 발명은 LPNP 또는 NPN 중 어느 하나를 형성하는 데에 동일하게 적용될 수 있지만, 특히 본 발명을 LPNP의 제조에 적용하는 경우에 상당한 성능 향상이 관찰되었다. 다시 말해, 본 발명의 일 실시예에 따른 집적 회로는 고유하게 적절히 도핑된 콜렉터 웰 영역 구조물을 LPNP의 콜렉터의 P 웰 영역으로서 사용하고, 결과적인 회로는 상당히 증가한 성능 능력을 부여받게 된다. 특히 전류 이득과 초기 전압을 곱한 값은 P 웰 영역의 존재로 인하여 상당히 증가한다. 본 발명의 P 웰 영역의 존재로 인하여 생기는 또 다른 장점은 에미터와 콜렉터 사이의 간격, 즉 베이스 폭이 효과적으로 좁아져서 전류 이득과 주파수 응답을 증가시키는 데 도움을 준다는 점이다. 추가하여, 에미터와 콜렉터의 도핑된 폴리실리콘 부분들 사이의 횡방향 간격은, 종래의 LOCOS 영역 또는 산화물 스페이서 대신에 본 발명에서는 폴리실리콘 부분들 위에 형성된 실리사이드 보호층에 의해 규정되는데, 이는 횡방향 간격을 더 감소시키고, 그에 따라 베이스 폭을 더 감소시킨다. 본 발명에 따른 LPNP의 베타 값은 대략 100보다 크고, 일반적으로는 대략 100 내지 150이며, 이보다 더 클 수도 있다. 어떠한 경우에도, 콜렉터 내에 고유의 P 웰 영역을 도입하는 LPNP에서는 전류 이득과 초기 전압을 곱한 값의 상당한 증가가 나타난다. 초기 전압과 전류 이득을 곱한 값의 증가는, 본 발명에 따라서 콜렉터에 제공되는 P 웰 구조가 존재하지 않는다는 것을 제외하고는 본 발명과 동일한 구조를 갖는 경우에서의 이러한 값보다 대략 계수 6배만큼 높은 것으로 관측되었다.
본 발명에 따른 횡형 바이폴라 트랜지스터 아키텍처를 이용하면, 본 발명에서는 바이폴라 트랜지스터 회로에서의 전류 이득과 초기 전압의 변동값 사이에서 발생될 것으로 예상되는 상쇄성 상충 관계에 관한 종래의 지식이 적용되지 않는다. 예를 들어, 이것은 전류 이득에서의 막대한 증가에도 불구하고 실질적으로는 초기 전압의 비교적 작은 감소만이 발생되기 때문에, 본 발명의 횡형 바이폴라 트랜지스터에 의해 획득된 전류 이득의 증가는 초기 전압의 손실에 의해 실질적으로 상쇄되지 않는다는 것을 의미한다. 결과적으로, 본 발명의 횡형 바이폴라 트랜지스터에서 획득되는 전류 이득과 초기 전압을 곱하여 획득된 높은 값은 선형 회로(linear circuits)의 구성을 용이하게 한다. 또한 본 발명의 횡형 바이폴라 트랜지스터에서 전류 이득, 초기 전압 및 주파수 응답은 모두 비교적 높은 값이 되어 고속 성능을 제공할 수 있다.
본 발명에 의해 구현된 또 다른 중요한 발견은 활성 베이스 영역으로서 사용되는 에피택셜층의 두께가 회로의 주파수 응답에 상당한 영향을 갖는다는 것이다. 이러한 관계가 확인되면서, 에피택셜층 두께의 정함수로서 더 우수한 응답이 된다는 것이 밝혀졌다. 상술된 본 발명의 설계 규칙을 감안하여 횡형 PNP를 제조하면 본 발명에 따른 횡형 PNP는 최대 1㎓의 주파수에서 이득을 갖게 된다.
중요한 점은, BiCMOS 프로세스 공정 도중에, 요구되는 프로세스 단계의 수를 증가시키지 않으면서 종래의 종형 PNP 디바이스를 위해 별도로 규정된 활성 영역 내에 본 발명의 횡형 바이폴라 트랜지스터를 형성할 수 있다는 것이다.
본 발명의 상술된 목적, 특징 및 이점과, 그 외의 목적, 특징 및 이점은 도면을 참조하여 이하의 상세한 설명을 판독함으로써 더 잘 이해할 수 있을 것이다.
도 1 내지 도 10은 본 발명의 일 실시예에 따른 횡형 바이폴라 트랜지스터의 제조에 통합되는 BiCMOS 제조 시퀀스 중 수 개의 서로 다른 공정 단계에 있는 반도체 구조물의 대표적인 부분에 대한 확대 단면도이다. 그 중에서 도 6 내지 도 8은 동일한 BiCMOS 프로세스 흐름 도중에 기판의 다른 영역 위에 형성된 CMOS 디바이스를 도시하는 도면이고, 도 10은 본 발명에 따라서 실질적으로 완성된 LPNP 디바이스를 도시하는 도면이다.
도면들은 단지 예시적인 목적으로 제공된 것일 뿐이며, 이 도면 내에 도시된 피처는 실제 축적대로 도시된 것이 아님을 이해해야 한다.
발명의 상세한 설명
도 1을 참조하면, 본 발명의 횡형 바이폴라 PNP의 제조는 다음과 같은 프로세스 시퀀스를 포함하는 BiCMOS 프로세싱 기법에 따라서 실행될 수 있다.
약하게 도핑된 P형 단결정 반도체 기판(10) 위에 마스크(도시하지 않음)를 공급하고, 기판의 영역에 높은 도즈(dose)의 비소(약 5×1015/㎠)나 P 또는 Sb 등과 같은 다른 N형 불순물 주입에 노출시킴으로써 기판(10)의 노출 영역에 높은 N형 농도를 갖는 매립형 N 영역(11)을 형성한다. 예를 들면, 단결정 기판(10)은 실리콘이나 GaAs 웨이퍼, 또는 SOI 등일 수 있다. 기판 및 그 위에 형성된 상부층의 횡방향 또는 수평 방향은 참조 부호 32로 표시된 방향으로 나타내었다. 이 주입 단계는 제조될 LPNP를 위한 매립형 N 영역뿐만 아니라 기판의 다른 곳에 위치될 PMOS 디바이스와 NPN 디바이스를 위한 매립형 N 영역을 형성하는 데 이용되는데, 이러한 내용은 도 6 및 도 7과 관련된 이하의 설명으로부터 명확해질 것이다. 기판(10)에서 마스크를 제거한 다음, 기판을 산소 분위기에서 어닐링(annealing)한다.
제 2 마스크(도시하지 않음)를 웨이퍼(10) 위에 공급하고, 웨이퍼의 다른 영역을 중간 도즈의 보론(약 4×1013/㎠)의 주입에 대해 노출시켜서 노출된 영역 내에 종래의 중간 P형 농도를 갖는 매립형 P 영역(27)을 형성한다. 매립형 P 영역(27)은 완성된 LPNP를 인접한 디바이스로부터 절연시키는 절연 구조물의 일부를 형성할 것이다. 또한, 이 단계에서는 기판 상의 다른 곳에 위치하는 NMOS 디바이스를 위한 P형 매립 영역이 형성되는데, 그에 대한 것은 도 6 및 도 7과 관련된 이하의 설명으로부터 명확해질 것이다. 표준 HF 에칭을 이용하여 기판(10)의 표면에서 제 2 마스크와 산화물층을 제거한다.
다음에, 대략 1㎛(1000㎚)의 실질적으로 균일한 두께를 갖는 모노실리콘으로 이루어진 약하게 도핑된(약 1016/㎤) N 에피택셜층(즉, 에피층(epi-layer))(12)을 기판(10)의 노출된 표면 위에 성장시킨다. 결과적인 중간 구조물을 도 1에 도시하였다. 이 결과적인 중간 구조물은 실질적으로 후속 프로세싱에 이용 가능한 상부 표면(102)을 갖는 기판 조립체(101)로서 효과적으로 작용한다. 에피층(12)의 두께는 완성된 LPNP의 주파수 응답에 영향을 주기 때문에 중요한 것으로 확인되었는데, 우수한 응답은 에피층의 두께 증가에 대해 직접적인 함수 관계를 갖는 것으로 밝혀졌다. 따라서 에피층(12)의 두께는 약 1000㎚ 이상인 것이 바람직하다.
LPNP의 활성 영역을 규정하는 필드 산화물과 LPNP 주위의 절연 산화물을 제공하기 위하여, 다음에 이하의 단계를 실행한다. N형 에피택셜층(12) 위에 약 15㎚의 두께를 갖는 얇은 패드(thin pad) 산화물층(33)을 성장시키고, LPCVD(low pressure chemical vapor deposition)를 이용하여 실리콘 질화물층(34)을 170㎚의 두께로 증착한다. 다음에 제 3 마스크(35)를 도포하여 실행될 필드 산화로부터 보호되어야 하는 향후의 활성 영역을 규정한다. 보호되는 활성 영역은 디바이스 아래에 저 저항 경로를 제공하기 위해 사용되는 매립형 N 영역(11)의 위치이다. 어떠한 경우에도 제 3 마스크의 개구부(opening)에 의해 노출되는 질화물 영역은 반응성 이온 에칭(RIE)으로 처리되는데, 이 RIE는 노출된 질화물과 아래에 놓인 산화물층을 그 두께의 대략 절반이 제거될 때까지 에칭을 수행한다. 결과적인 중간 구조물은 도 2에 도시되어 있다.
패드 산화물(33)과 질화물(34)의 하부 패턴을 남겨놓고 제 3 마스크(35)를 제거한다. 잔류하는 패터닝(patterning)된 질화물층에 의해 피복되지 않은 모든 영역 상에서 1050℃의 증기로 산화시켜서 550㎚ 두께의 필드 산화물을 열적으로 성장시킴으로써 LOCOS 영역(22)(LPNP의 콜렉터와 에미터가 형성되는 활성 영역을 규정함)을 제공하고 매립형 P 영역(27) 위에 필드 산화물 영역(26)을 제공한다. 습식 에천트(etchants)를 이용함으로써, 활성 영역에서 산화 공정 도중에 질화물층 위에 형성된 표면 산화물층인 질화물층(34)과 패드 산화물층(33)을 제거한다. 결과적인 중간 구조물은 도 3에 도시되어 있다.
다음에 900℃로 30분 동안(건조 조건) 희생 산화(sacrificial oxidation) 공정을 수행하여 활성 영역 내에 두께가 약 25㎚인 얇은 필드 산화물층(도시하지 않음)을 형성한다.
다음에 추가적인 마스크(도시하지 않음)를 공급하여 최종적으로 LPNP를 위한 컨택트가 요구되는 위치를 규정하고, 활성 영역의 나머지 부분을 보호한다. 다음에 매립형 N 영역(11) 위에 위치하는 N형 에피택셜층(12)의 노출된 활성 영역 내에 인을 주입하여 에피층(12) 내에 딥 N형 도핑 영역(23)을 형성한다. N형 영역(23)은 매립형 N 영역(11)에 대해 낮은 저항을 갖는 영역을 형성한다. 다음에 딥 N형 영역(23)을 형성하는 데 이용된 마스크를 제거하고, 질소 분위기에서 1000℃로 어닐링을 수행하여 주입된 인이 매립형 N 영역(11) 내부로 확산되게 하고, 딥 N 영역(23)이 매립형 N 영역(11)에 접속되게 한다.
다음에 매립형 P 영역(27) 위에 위치하는 필드 산화물(26)의 노출된 영역과, LOCOS(22)에 의해 규정된 활성 영역 내에서 콜렉터 영역이 요구되는 위치가 노출되도록 패터닝된 주입 마스크(implant mask)(36)를 공급한다. 도 4에 도시한 바와 같이, 마스크(36)에 의해 규정된 n-에피층(12)(및 필드 산화물(26))의 노출 영역 내에, 제각기 180KeV, 90KeV 및 25KeV의 에너지를 이용하는 3단계 보론 주입 공정을 수행한다. 첫 번째 주입 에너지로 불순물을 주입하는 단계는 보론 도즈량을 6×1012atoms/㎠가 되게 하여 약 180KeV로 실행된다. 두 번째 주입 에너지로 불순물을 주입하는 단계는 보론 도즈량을 1×1012atoms/㎠가 되게 하여 약 90KeV로 실행된다. 3 단계 주입을 완료한 후에, 주입 마스크(36)를 제거하고, 습식 에칭을 이용하여 희생 산화물층을 제거한다. 이 주입 공정을 이용하여 기판의 다른 곳에 위치하는 NMOS 트랜지스터를 위한 P 웰을 동시에 형성한다.
도 5에 도시한 바와 같이, 180KeV로 주입하면 매립형 P 영역(27) 위의 P형 웰 영역(28)과, (N형 에피택셜층(12) 내에서) 인접한 N형 영역들을 서로 격리시키는 P 웰 영역(18)이 형성된다. P-웰 영역(18)은 에피층(12)의 두께에 걸쳐 연장되어 매립형 영역(11)에 도달되는 위치까지의 깊이를 갖는다. n-에피층(12)의 일부(12')는 P 웰 영역(28)과 딥 N 영역(23) 사이에 위치한다. 매립형 P 웰 영역(28)은 인접한 LPNP 디바이스들을 격리시키는 역할을 하는 한편, 매립형 N 영역은 NPN 디바이스와 횡형 PNP용으로 사용된다.
90KeV로 주입하는 공정은 드레인이 기판 상의 다른 곳에 형성되는 NMOS 트랜지스터의 소스에 대해 단락되는 것을 방지하기 때문에 이 공정은 펀치-스루(punch-through) 방지용으로 사용된다. 25KeV로 주입하는 공정은 기판 위의 다른 곳에 위치한 NMOS 트랜지스터의 임계 전압(threshold voltage), 즉 트랜지스터를 턴-온(turn-on)하는 데 필요한 게이트 전압을 설정하는 데 이용된다. 세 가지의 주입을 모두 실행한 후에, 도 5에 도시한 바와 같은 P 웰 영역(18)은 최고 도펀트 농도가 대략 1×1017atoms/㎤가 되도록 보론으로 도핑된다. P 웰 영역(18)은 n-에피층(12)의 개재 영역(intervening region)(120)에 횡방향으로 결합되어 횡형 PNP 구조를 형성한다.
적절한 도핑 농도를 갖고 콜렉터 영역 내에 제공되는 P 웰 영역(18)은 초기 전압과 전류 이득을 곱한 값을 상당히 증가시킨다. 콜렉터 영역 내에 제공된 P 웰 영역이 존재하지 않는다는 것을 제외하고는 본 발명과 동일한 장치에 비해서, 본 발명에 따라서 형성된 LPNP에서의 이러한 증가는 대략 계수 6배만큼 큰 것으로 관측되었다. 도 6 및 도 7에 도시한 바와 같은 BiCMOS 프로세스 시퀀스에서의 이러한 단계에서, LPNP 활성 영역(1)이 마스킹되어 있는 동안에 종래의 CMOS 프로세스 공정을 이용하여 동일한 기판(10) 위의 다른 활성 영역(2, 3) 내에 CMOS 디바이스를 형성한다. 도 6에 도시한 바와 같이, 상술한 3 단계 주입 공정 동안에 NMOS P-웰(51)을 형성한 다음, 게이트 산화물 위에 NMOS 폴리게이트(poly gate)(50)를 증착하고 패터닝하고, 그 후에 종래의 NMOS 프로세싱을 이용하여 NMOS N-LDD(52)를 활성 영역(2)에 형성한 다음, 마스크(37)를 도포하여 주입에 의해 강하게 도핑된 N형 외부 소스/드레인(source/drain : S/D) 영역(57)이 형성되는 활성 영역(2)의 해당 영역을 노출시킨다. 또한 마스크(37)는 LPNP의 딥 N 영역(23)만을 노출시킨다. 비소 주입은 NMOS 트랜지스터의 외부 S/D 영역(57)을 형성하는 마스크(37)의 노출된 영역을 통해 이루어진다. 마스크(37)를 통한 비소 주입은, 매립형 N 영역(11)으로의 저 저항 경로를 제공하고 또 콜렉터 직렬 저항을 감소시키기 위해서, 딥 N형 영역(23) 위에 위치하는 외부의 고도로 도핑된 (N+) 베이스 활성 영역(24)을 형성한다. 다음에 마스크(37)를 제거하고 어닐링을 수행한다. 또한 도 6은 종래의 공정에 의해 형성된 2㏀/square의 폴리실리콘 저항(resistor)(59)을 나타내었는데, 이 저항(59)은 전형적으로 측벽 산화물(sidewall oxide)이 CMOS 게이트 위에서 성장하기 전에 NMOS와 CMOS 게이트를 위해 증착된 동일한 폴리실리콘층에서 RIE에 의해 규정된다.
도 7에 도시한 바와 같이, NMOS 프로세싱과 통합된 종래의 PMOS 프로세싱에 의해 PMOS N-웰(53), 게이트 산화물 위의 PMOS 폴리게이트(54) 및 PMOS P-LDD(55)를 형성한 후에, 그리고 LPNP 활성 영역이 마스킹되어 있는 동안에, 마스크(38)를 도포하여 고도로 도핑된 P형 외부 S/D 영역이 형성되는 활성 영역(3)의 해당 영역을 노출시킨다. 다음에 보론을 이용한 P 주입을 실행하여 P+ S/D 영역을 형성하여, PMOS 게이트가 도핑된 P+가 되게 한다. 다음에 마스크(38)를 제거하고 어닐링을 수행한다. LPNP 활성 영역(1)이 마스킹되어 있는 동안에 CMOS 디바이스를 형성한 후에, 프로세스 흐름은 LPNP 제조로 되돌아가서 진행된다.
특히 LPNP 디바이스의 제조로 되돌아가서 도 8을 참조하면, LPCVD를 이용하여 TEOS로부터 형성되는 약 20㎚ 두께의 실리콘 이산화물층(15a)과, LPCVD를 이용하여 형성되는 약 30㎚ 두께의 실리콘 질화물층(15b)을 N 에피택셜층(12)의 표면을 포함하는 기판 조립체의 표면 상에서 순차적으로 성장시켜 질화물/산화물 스택(stack)(15)(예를 들면 Si3N4/SiO2층 스택 등), 즉 유전체층(15)을 형성한다. 다음에 LPNP와 CMOS 디바이스의 영역(23,24)을 덮는 마스크(39)를 도포한다. 마스크(39)를 패터닝하여 원하는 콜렉터와 에미터 영역 위의 위치에서 질화물/산화물 스택(15)을 노출시킨다. 결과적인 구조물은 도 8에 도시되어 있다. 다음에 RIE 에칭을 이용하여 하부 실리콘 이산화물층(15a)에서 정지하게 함으로써 노출된 실리콘 질화물층(15b)을 제거한다. 다음에 실리콘 이산화물층(15a)의 노출된 부분을 습식 에칭으로 제거하여 활성 베이스 영역(12)의 노출 표면 부분(40, 41)을 제공하는데, 이 부분은 제각기 완성된 LPNP 내에서 콜렉터 영역과 에미터 영역의 위치에 대응된다. 다음에 마스크(39)를 제거한다. 이하의 설명은 주로 LPNP 디바이스의 제조를 완료하기 위해 사용되는 프로세싱 단계를 중점적으로 다루고 있으며, CMOS 디바이스는 별도로 지시되지 않는 한, 일반적으로 적어도 산화물/질화물 스택(15)에 의해서 최종 LPNP 제조 단계 동안에 보호될 것이다.
다음으로 제조 공정 도중의 LPNP 디바이스를 도시하는 도 9를 참조하면, 약 300㎚의 두께를 갖는 폴리실리콘층(16, 17)이 LPCVD 방법에 의해서 기판 조립체 상에 블랭킷(blanket) 방식으로 증착되어 있다. 폴리실리콘층(16, 17)은 바로 직전의 단계에서 산화물/질화물 스택(15) 내의 개구부가 형성되어 있는 노출된 표면 영역(40, 41)에서 활성 베이스 영역(에피층(12)) 및 P-웰 영역(18)과 직접 접촉한다. 다음에 증착된 폴리실리콘층(16, 17)은 P 웰 영역(18)의 모노실리콘(monosilicon) 재료의 도핑 농도를 증가시키지 않도록 충분히 낮은 에너지로 주입함으로써 보론으로 고도로 도핑되는 것에 의해 P+가 된다. 다음에 LPCVD에 의해서 반응제로서 TEOS를 사용하여 두께가 약 200㎚인 일시적인 실리콘 이산화물층(도시하지 않음)을 폴리실리콘층(16, 17) 위에 성장시킨다. 기판 위의 다른 곳에 NPN 에미터 폴리를 규정하고 에칭한 후에 이 일시적인 실리콘 이산화물을 제거한다. 다음에 보론 도펀트를 활성화시키고, 보론 도펀트를 폴리실리콘층(16, 17) 내에 분산시키며, 폴리실리콘층(16, 17)으로부터 스택(15)을 통해 노출되는 n-에피층(12)까지 하방으로 보론 도펀트를 확산시키기 위해서, 웨이퍼(10)를 산소 분위기의 노(furnace) 내에서 850℃로 가열함으로써 어닐링하고 그 후에 1050℃에서 10초 동안 급속 열 프로세싱(rapid thermal processing : RTP)을 수행한다. 확산에 의해서 폴리실리콘층 부분(17) 바로 아래의 노출된 영역에 있는 에피층(12) 내에 P+ 에미터 영역(13)이 형성되고, 그와 동시에 폴리실리콘층 부분(16) 바로 아래의 노출된 영역에 있는 P형 웰 영역(18) 내에 고도로 도핑된 (P+) 얕은 표면 영역(shallow surface regions)(14)이 형성된다.
레지스트 마스크(도시하지 않음)를 이용하여 P+ 폴리실리콘을 패터닝함으로써 LPNP의 콜렉터와 에미터에서 이용될 폴리실리콘층 패턴(16, 17)의 횡방향 경계부를 규정한다. 기판 위에서 마스킹되지 않고 남아있는 모든 폴리실리콘층 부분은 제거될 것이다.
그러나 폴리실리콘층을 에칭하기 전에, 산화물 스페이서는 레지스트 마스크가 NPN, CMOS 또는 폴리 라인(poly lines) 등과 같은 하부 구조 주위의 윤곽을 따라 굴곡되어야 하는 모든 곳에서 생성되는 경향이 있으므로 높은 토포그래피 단계(topography step)에서도 산화물 스페이서가 남아있을 수 있다. 따라서 먼저 습식 산화물 에칭을 실시하여 폴리실리콘층(16, 17)에서 산화물 스페이서를 제거하는 한편, 레지스트 마스크를 이용하여 기판 위의 다른 곳에 형성되어 있는 CMOS 디바이스와 NPN 디바이스를 보호한다. 이 단계는 폴리실리콘층(16, 17)의 횡방향에서 산화물 스페이서가 생성되는 것을 방지하고 제거한다.
다음에 반응성 이온 에칭을 실시하여 폴리실리콘층의 노출되어 있는(마스킹되지 않은) 모든 부분을 에칭하고, 잔류하는 질화물층(15b) 상에서 이 에칭 공정을 중지한다. 높은 토포그래피 단계이기 때문에, 폴리실리콘 스페이서가 제거되도록 하기 위해서는 약 100%의 오버에칭(overetch)이 필요하다. 콜렉터 웰(18)과 에미터 웰(13) 위에 폴리실리콘 영역(16, 17)이 잔류되도록 에칭한 후에, 레지스트 마스크를 제거한다. 결과적인 구조물은 도 9에 도시되어 있다.
폴리실리콘(16, 17)을 패터닝하기 위해 사용되는 레지스트 마스크는, 도 9에 도시한 바와 같이 질화물/산화물 스택(15)의 하부에 있는 횡방향 측면 부분에 대한 이방성 에칭(anisotropic etching)을 완료한 후에 유지되어 있는 폴리실리콘의 측면 부분(16', 17') 사이에 부분적인 횡방향 중첩부(lateral overlap)(103)를 형성하도록 적절하게 규정된다. 이와 같은 방식으로, 완성된 디바이스에서 패터닝된 폴리실리콘층 부분의 횡방향 측면 상에 산화물 스페이서를 보유하는 횡형 바이폴라 PNP 트랜지스터에 비해서, 본 발명에 따른 장치에 있어서 콜렉터(18)와 에미터(13) 사이의 횡방향 간격(104), 즉 베이스 폭(base width)은 실질적으로 감소한다. 남아있는 P+ 폴리실리콘이 베이스 컨택트 개구부 상에서 중첩되기 때문에, 에미터-베이스 접합부는 필드 플레이트가 된다.
프로세스 흐름의 다음 단계에서, 다른 레지스트 마스크를 사용하여 실리사이드화해야 할 영역을 규정한다. 다시 말해, 금속 실리사이드 형성 공정을 사용하여 LPNP 베이스, 콜렉터 및 에미터에 대한 저 저항 컨택트를 제공하는 것이 바람직하다. 레지스트 마스크는 콜렉터(14, 16, 18)와 에미터(13, 17) 사이의 영역에 도포되어야 하고, 콜렉터 영역을 부분적으로 중첩하도록 배치되어야 한다. 이러한 레지스트 마스크는 에미터 P+폴리(17)의 어느 한 쪽 측면에서 산화물/질화물 스택(15)이 에칭되는 것을 방지하여 LPNP의 활성 베이스 영역(12)에서의 실리사이드 형성을 차단하는 역할을 한다. 이것에 의해 콜렉터와 에미터 사이에서 단락이 발생되는 것이 방지된다. 반응성 이온 에칭을 실행하여 형성 중인 LPNP의 마스킹된 활성 영역 외부에 위치하는 마스킹되지 않은 잔류 질화물(15b)을 이방성으로 에칭해서 제거하고, 스택(15) 아래의 실리콘 이산화물층(15a)에서 이 에칭 공정을 중지한다. 레지스트 마스크(42)를 제거한 후에, 희석된 HF로 습식 에칭을 사용하여 실리콘 이산화물(15a)의 노출된 부분과, P+폴리(17) 상의 자연 산화물을 제거한다. 실리사이드화되지 않아야 하는 모든 영역은, 질화물 에칭 후에 잔류하는 질화물층(15b)에 의해 이러한 에칭으로부터 보호된다. 다음에 Ti/TiN층을 스퍼터링하고, 후속하여 약 700℃에서 급속 열 프로세싱(RTP)을 사용하여 폴리실리콘 영역(16, 17) 위에 TiSi2(19, 20, 25)와 (CMOS 게이트와 이들의 S/D 영역 위에) N+ 베이스 컨택트 영역(24)을 형성한다. 고도로 도핑된 N형 영역(24)의 상부에 형성된 실리사이드(25)는 딥 N형 영역(23)과 함께 LPNP 디바이스를 위한 베이스 단자(base terminal)(21)를 제공한다.
이 단계에서 유용한 그 외의 금속 실리사이드는, 예를 들면 텅스텐 실리사이드 또는 코발트 디실리사이드가 있다. 산화물로 피복되어 있는 영역 위에서 티타늄은 산화물과 반응하지 않는다. 이와 같이 반응하지 않은 티타늄은 습식 에칭(즉 NH4OH, H2O2를 이용함)에 의해 제거되고, 반응한 Ti/TiN층은 그대로 유지된다. 이러한 방식으로 폴리실리콘의 모든 노출된 영역과 모노실리콘 영역에 소위 살리사이드(salicide : self-aligned silicide)를 형성한다. 이와 다르게, Ti/TiN 스택 대신에 티타늄 단일층을 사용할 수 있다. 백금 스퍼터링과 다른 RTP 온도와 습식 에천트를 사용하여 유사한 살리사이드를 획득할 수 있다. TiSi2 형성에 있어서, 약 830℃에서 제 2 RTP 단계를 광범위하게 사용하여 TiSi2가 C49 상에서 C54 상으로 상전이되게 하여 단지 25%의 면 저항(sheet resistance)만을 갖게 할 수 있다. 콜렉터(14, 16, 18)와 에미터(13, 17) 사이의 횡방향 간격(104)이 LOCOS 대신에 실리사이드 보호층에 의해 규정된다는 점에서, 본 발명의 프로세싱 기법을 이용함으로써 이러한 간격을 감소시킬 수 있다.
프로세스 흐름의 이 시점에서, 본 발명의 "프론트-엔드(front-end)" 프로세싱이 막 완료되고, LPNP 바이폴라 트랜지스터는 이미 실질적으로 완료되어 있다. 기판 위의 LPNP 및 다른 IC 디바이스에 금속 상호접속부를 형성하는 "백-엔드(back-end)" 프로세싱에 있어서, 표준 금속화 공정 또는 그 외의 적절한 금속화 공정을 실행하여 BiCMOS 디바이스 위에 필요한 만큼의 복수의 금속화 계층을 제공할 수 있다. 금속화를 수행하기 전에, 평평한 상부 표면을 제공하는 하나 이상의 유전체층으로 LPNP와 CMOS 디바이스를 코팅한다. 예를 들면, PECVD를 이용하여 금속 실리사이드 형성 이후에 고굴절률 유리로 된 막을 증착하고, 수소 사일스퀴옥세인(hydrogensilesquioxane)과 같은 유동성 산화물(flowable oxide : FOX)층을 스피닝(spinning)한 다음, PECVD TEOS층으로 캡핑(capping)한다. 도전성 상호접속부는 이러한 디바이스를 위한 표준 금속화 공정 또는 그 외의 적합한 금속화 공정을 이용하여 LPNP의 실리사이드화 폴리실리콘 영역(16, 17)과 베이스 컨택트(25)가 전기적 통신을 이루도록 형성된다. 금속화 디바이스는 표준 기법을 이용하여 패시베이션(passivation)될 수 있다. 인 도핑형 유리(phosphorus-doped glass)와 실리콘 질화물의 스택을 제 4 금속층 위에서 저온으로 증착함으로써 패시베이션을 수행할 수 있다. 당업자라면 실리사이드화 공정 후에 백-엔드 프로세싱을 위해 다른 적합한 기법을 수행할 수 있다는 것을 쉽게 이해할 수 있을 것이다.
또한 본 발명의 실제적인 구현에 있어서, 횡형 바이폴라 트랜지스터는 콜렉터 영역이 외부 고리 형상의 구조 내부에 형성되고, 활성 베이스 영역이 콜렉터 영역 내측의 중간 고리 형상의 구조 내부에 형성되며, 에미터 영역이 활성 베이스 영역의 중간 고리 내측에 위치한 영역 내부에 형성되어 있는 동심형 구조(concentric configuration)로 형성된다. 예를 들면, 이들 고리 형상은 동심형 사각형이나 동심형의 둥근 모서리 사각형 등을 형성할 수 있다. 특허 청구 범위로서, 본 발명의 LPNP 디바이스의 콜렉터는 작동 시에 순방향으로 바이어싱(forward biased)될 수 없다. 역방향 바이어싱(reverse bias) 하에서, 에미터의 전위는 표면에서 핫 캐리어(hot carrier)의 반발 작용을 발생시킬 것이다. 핫 캐리어는 순방향 작동 하에서 인터페이스 상태를 만들고, 전류 이득을 감소시키며, l/f 노이즈를 증가시키기 때문에, 이는 LPNP의 신뢰도에 있어서 중요하다. 전형적으로, 본 발명에 따라 형성된 LPNP는 공통 에미터 트랜지스터로서 작동하는데, 이는 애플리케이션에 따라서 필수적으로 요구되는 것은 아니다.
본 발명의 LPNP에 제공된 P 웰 아키텍처는 전류 이득과 초기 전압을 곱한 값을 대략 계수 6배 또는 그 이상으로 실질적으로 증가시키는 데 관련되는 것으로 확인되었다. 본 발명에 따른 LPNP에 대한 베타값은 대략 100보다 크고, 일반적으로는 약 100∼150의 범위를 갖는다. 또한 P 웰 영역은 에미터와 콜렉터 사이의 간격, 즉 베이스 폭을 효과적으로 감소시켜서 전류 이득과 주파수 응답이 증가될 수 있게 한다. 추가하여, 종래의 LOCOS 영역이나 산화물 스페이서 대신에 본 발명에서는 폴리실리콘 부분 위에 형성된 실리사이드 보호층을 이용하여 에미터와 콜렉터의 도핑된 폴리실리콘 부분 사이의 횡방향 간격을 규정함으로써 횡방향 간격, 즉 베이스 폭을 더욱 감소시킨다. 본 발명에 따른 횡형 PNP는 최대 1㎓에 달하는 주파수에서 이득을 갖는다. 본 발명에 따른 횡형 바이폴라 트랜지스터를 내장하는 BiCMOS 회로는 PNP 및 NPN 바이폴라 트랜지스터 뿐 아니라 공통 기판 상에 규정된 별도의 활성 영역 내에 형성된 NMOS 및 PMOS 트랜지스터를 포함하는 CMOS 트랜지스터를 포함할 수 있다.
본 명세서에서 본 발명은 특정한 애플리케이션에 대한 예시적인 실시예를 참조로 하여 설명되었지만, 본 발명은 그것으로 제한되지 않는다는 것을 이해해야 한다. 당업자와 본 발명에 제시된 개시 내용을 습득한 자는 본 발명의 범주 내에 속하는 추가적인 수정, 애플리케이션 및 실시예와, 본 발명이 상당한 유용성을 갖는 추가적인 분야를 인식할 수 있을 것이다. 예를 들면, 해당 영역, 층 및 기판의 도전 타입은 예시된 횡형 P-N-P 바이폴라 트랜지스터 대신에 횡형 N-P-N 바이폴라 트랜지스터를 형성하기 위해서 반전될 수 있다.
따라서 첨부된 청구항은 이와 같은 애플리케이션, 수정 및 실시예의 일부 또는 전부를 본 발명의 범주 내에 포괄하도록 의도된 것이다.

Claims (17)

  1. 횡형 바이폴라 트랜지스터(lateral bipolar transistor)를 구비하는 집적 회로로서,
    제 1 도전 타입의 기판과,
    제 1 도전 타입과 반대인 제 2 도전 타입을 갖고 상기 기판 위에 있는 활성 베이스 영역(active base region)과,
    상기 활성 베이스 영역 내에 위치하고 상기 활성 베이스 영역의 개재 영역(intervening region)을 횡방향으로 경계짓는 상기 제 1 도전 타입의 제 1 웰(well) 영역들과, 상기 제 1 웰 영역 위에 있는 상기 제 1 도전 타입의 제 1 도전층을 포함하는 콜렉터(collector)-상기 제 1 웰 영역들은 각각 보다 높은 도전율을 갖는 상기 제 1 도전 타입의 얕은(shallow) 표면 웰 영역을 포함함-와,
    상기 제 1 웰 영역들 사이에서 횡방향으로 이격된 위치에서 상기 활성 베이스 영역 내에 위치하는 제 2 웰 영역과, 상기 제 2 웰 영역 위에 있는 상기 제 1 도전 타입의 제 2 도전층을 포함하는 에미터(emitter)
    를 포함하는 집적 회로.
  2. 제 1 항에 있어서,
    제 1 도전 타입 및 제 2 도전 타입은 각각 P형 및 N형인 집적 회로.
  3. 제 1 항에 있어서,
    상기 횡형 바이폴라 트랜지스터는, 상기 콜렉터 영역이 외부 고리(annulus) 형상의 구조 내에 형성되고, 상기 활성 베이스 영역이 상기 콜렉터 영역 내측의 중간 고리 형상의 구조 내에 형성되며, 상기 에미터가 상기 활성 베이스 영역의 중간 고리 형상 내측에 위치한 영역 내에 형성되는 동심형 구조(concentric configuration)로 형성되는 집적 회로.
  4. 제 1 항에 있어서,
    상기 보다 높은 전도도를 갖는 표면 영역 이외의 부분에 있는 상기 제 1 웰 영역은 1017atoms/㎤를 최고 도펀트 농도로 하여 보론으로 도핑되는 집적 회로.
  5. 제 1 항에 있어서,
    상기 활성 베이스 영역은 비소, 안티몬 및 인으로 구성되는 그룹에서 선택된 불순물로 도핑되는 에피택셜(epitaxial)층을 포함하며, 상기 제 1 웰 영역은 보론으로 도핑되는 집적 회로.
  6. 제 1 항에 있어서,
    상기 활성 베이스 영역은 1000㎚ 이상의 두께를 갖는 에피택셜층인 집적 회로.
  7. 제 1 항에 있어서,
    상기 제 1 도전층 및 상기 제 2 도전층은 도핑된 폴리실리콘층을 포함하는 집적 회로.
  8. 제 1 항에 있어서,
    상기 활성 베이스 영역과 상기 기판 사이에 위치하어 높은 전도도의 제 2 도전 타입을 갖는 매립 영역(buried region)을 더 포함하며, 상기 제 1 웰 영역은 상기 매립 영역에 도달될 때까지 하방으로 연장되는 집적 회로.
  9. 횡형 바이폴라 트랜지스터를 구비하는 집적 회로 제조 방법에 있어서,
    제 1 도전 타입의 기판을 제공하는 단계와,
    상기 기판 상에 상기 제 1 도전 타입과 반대되는 제 2 도전 타입의 활성 베이스 영역을 형성하는 단계와,
    상기 활성 베이스 영역 위에 콜렉터 웰 주입 마스크(collector well implant mask)를 형성하는 단계-상기 주입 마스크는 상기 활성 베이스 영역의 일부분을 노출시키도록 제공된 개구부(openings)를 가짐-와,
    제 1 주입 에너지로 상기 마스크 개구부를 통해서 상기 활성 베이스 영역 내에 상기 제 1 도전 타입의 불순물을 주입하여, 상기 활성 베이스 영역의 개재 영역을 횡방향으로 경계짓는 제 1 웰 영역들을 규정하는 단계와,
    상기 콜렉터 웰 주입 마스크를 제거하는 단계와,
    상기 활성 베이스 영역 상에 유전체 스택(dielectric stack)을 형성하는 단계-상기 유전체 스택은 상기 제 1 웰 영역들을 노출시키도록 제공된 개구부와, 상기 제 1 웰 영역들 사이에서 횡방향으로 이격되도록 위치한 상기 활성 베이스 영역의 표면 영역을 포함함-와,
    상기 제 1 웰 영역 위에 상기 제 1 도전 타입의 불순물로 도핑된 제 1 폴리실리콘층을 형성하고, 상기 활성 베이스 영역의 상기 노출된 표면 영역 위에 상기 제 1 도전 타입의 불순물로 도핑된 제 2 폴리실리콘층을 형성하는 단계와,
    상기 활성 베이스 영역 내의 상기 제 2 폴리실리콘층 아래에 상기 제 1 도전 타입의 제 2 웰 영역을 포함하는 에미터를 형성하는 것과 동시에, 상기 제 1 폴리실리콘층 아래에 위치한 상기 제 1 웰 영역 내에 얕은 표면 영역을 형성하는 단계-상기 얕은 표면 영역은 상기 제 1 웰 영역의 나머지 부분보다 높은 불순물 농도를 가짐-
    를 포함하는 집적 회로 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 1 주입 에너지로 불순물을 주입하는 상기 불순물 주입 단계는 6×1012atoms/㎠의 보론 도즈(dose)량을 이용하여 180KeV로 실행되는 집적 회로 제조 방법.
  11. 제 9 항에 있어서,
    상기 제 1 주입 에너지로 주입한 후, 상기 콜렉터 웰 주입 마스크를 제거하기 전에, 상기 제 1 도전 타입을 갖는 불순물의 제 2 주입 및 제 3 주입을 제각기 90KeV 및 25KeV로 연속하여 실행하는 집적 회로 제조 방법.
  12. 제 9 항에 있어서,
    상기 활성 베이스 영역은 1000㎚ 이상의 두께를 갖도록 형성된 에피택셜층인 집적 회로 제조 방법.
  13. 제 9 항에 있어서,
    상기 기판 위에 높은 전도도의 상기 제 2 도전 타입을 갖는 매립 영역을 형성하는 단계를 더 포함하는데, 상기 매립 영역 위에는 상기 활성 베이스 영역이 형성되고, 상기 제 1 주입 에너지 레벨로 실행된 상기 주입 단계에 의해 형성되는 상기 제 1 웰 영역은 상기 매립 영역까지 하향 연장되는 집적 회로 제조 방법.
  14. 제 9 항에 있어서,
    상기 제 1 및 제 2 폴리실리콘층의 표면 위에 금속 실리사이드를 형성하는 단계를 더 포함하는 집적 회로 제조 방법.
  15. 제 9 항에 있어서,
    상기 제 1 및 제 2 폴리실리콘층의 횡방향 측면에서 산화물 스페이서(spacer)를 제거하는 단계와, 상기 제 1 및 제 2 폴리실리콘층의 표면 위에 금속 실리사이드를 형성하는 단계를 더 포함하는 집적 회로 제조 방법.
  16. 제 9 항에 있어서,
    상기 유전체 스택을 형성하는 단계는 상기 활성 베이스 영역 위에 실리콘 산화물 서브층(sublayer)을 형성한 다음, 상기 실리콘 산화물 서브층 위에 실리콘 질화물 서브층을 형성하는 단계를 포함하는 집적 회로 제조 방법.
  17. 제 9 항에 있어서,
    LOCOS 영역에 의해서 상기 콜렉터와 상기 에미터로부터 수평 방향으로 분리된 베이스 단자(base terminal)를 형성하는 단계-상기 베이스 단자는 상기 매립 영역 위에 형성된 상기 제 2 도전 타입의 딥(deep) 층을 포함하고, 상기 제 2 도전 타입의 높은 전도도를 갖는 베이스 컨택트 영역은 상기 딥 층 위에 형성되며, 상기 높은 전도도를 갖는 베이스 컨택트 영역을 통해 상기 베이스 단자에 대한 전기적 도전성 컨택트가 형성됨-와,
    상기 기판 위의 상기 매립 영역으로부터 횡방향으로 이격되고 상기 베이스 단자에서 횡방향으로 외측에 있는 위치에 상기 제 1 도전 타입의 매립 영역을 형성하는 단계와,
    상기 제 1 웰 영역이 형성되는 것과 동시에 상기 매립된 P 영역 위에 상기 제 1 도전 타입의 제 3 웰 영역을 형성하는 단계와,
    상기 제 3 웰 영역 위에 필드 산화물층을 형성하는 단계를 더 포함하는 집적 회로 제조 방법.
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