JP2003524875A - ラテラル・バイポーラ・トランジスタとその製造方法 - Google Patents

ラテラル・バイポーラ・トランジスタとその製造方法

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Abstract

(57)【要約】 高い初期電圧を犠牲にすることなく高い電流利得と高い周波数能力を維持する集積回路のためのラテラル・バイポーラ・トランジスタが提供される。より詳しくは、バイポーラ・デバイスとＣＭＯＳデバイスの両方を有する集積回路上にラテラル・バイポーラ・トランジスタが形成される。このラテラル・バイポーラ・トランジスタは二重ＣＭＯＳ方法に基づいて形成され、また、垂直バイポーラ・デバイスがもし同じエリアに設けられるとすれば、この垂直バイポーラ・デバイスの形成に関する付加的な工程なしに形成される。とりわけ、Ｐウエル構造（１８）が、初期電圧と電流利得との積の著しい増大に影響することが分かっているＬＰＮＰのコレクタ領域内に設けられる集積回路を提供する。

Description

【発明の詳細な説明】
【０００１】 １．発明の分野 本発明は集積回路のためのラテラル・バイポーラ・トランジスタおよびラテラ
ル・バイポーラ・トランジスタの製造方法に関し、また、より詳しくはラテラル
・バイポーラ・トランジスタを使用するバイポーラおよび相補型ＭＯＳトランジ
スタ（ＢｉＣＭＯＳ）回路およびその製造方法に関する。
【０００２】 ２．関連技術の説明 高速アナログ回路を含むＢｉＣＭＯＳ回路は、コンピュータおよび通信アプリ
ケーションにおいて大きい需要がある。従来のＢｉＣＭＯＳ回路は、バイポーラ
・トランジスタとＭＯＳトランジスタの両方を共通基板上の単一回路に有してい
る。ＭＯＳトランジスタは、一般的にデジタル回路に使用され、一方バイポーラ
・トランジスタは一般的にアナログ回路に使用され、ＢｉＣＭＯＳ回路はこれら
のトランジスタを組み合わせ、一体化して共通のモノリシック半導体構造として
いる。従って、ＢｉＣＭＯＳ回路の製造において、ＭＯＳトランジスタおよびバ
イポーラ・トランジスタの形成は、共通の処理スキームに一体化されるべく互換
性がなければならない。さらに、製造経費、時間および複雑さを管理するために
、全処理工程数を制限し、縮小する新規な設計アプローチに対する一定した必要
性がＢｉＣＭＯＳ処理分野に残されている。
【０００３】 ラテラル・バイポーラ型トランジスタは、優れた直線性を提供し、また一般に
大量生産に耐え得るようなＢｉＣＭＯＳデバイスに使用される。ラテラル・バイ
ポーラ・トランジスタは通常、基板の共通表面域に沿って延長し、それぞれラテ
ラルＰＮＰ（ＬＰＮＰ）またはラテラルＮＰＮ（ＬＮＰＮ）を形成する、例えば
ＰＮＰまたはＮＰＮの可変導電性である３つの別個の半導体領域を含んでいる。
同じエリアにＢｉＣＭＯＳ回路のためのラテラル・バイポーラ・トランジスタ（
例えばＬＰＮＰ）の形成を収容する処理シーケンスが必要である。さもなければ
、ＢｉＣＭＯＳ処理中に垂直バイポーラ・デバイスを形成するのに必要とされる
処理と比較して付加的な処理工程を必要とせずに垂直バイポーラ・デバイス（す
なわち、垂直ＮＰＮデバイス）を規定できる。ＢｉＣＭＯＳデバイスのＬＰＮＰ
中のエミッタとコレクタ間のラテラル空間を減じることも望ましい。ＬＰＮＰ中
のエミッタとコレクタ間のより狭い空間は導電性でであり、デバイス内の利得と
周波数応答性を高める。
【０００４】 さらに、バイポーラ・トランジスタを一般に使用するアナログ回路のために、
電流利得の大きさ、最大作動周波数および初期電圧特性は一般に、回路の高速能
力の指示を提供する。さらに、トランジスタのベータ（β）値（すなわち、電流
利得）と初期電圧との積のより大きい値は、回路の高い動作能力の指示を提供す
る。既知のように、トランジスタのベータ（β）値は、トランジスタのコレクタ
とエミッタ間の電圧（ＶＣＥ）を一定に保持した状態で決定された入力電流（Ｉ Ｂ ）に対するその出力電流（ＩＣ）の比である。トランジスタ回路の電流利得は
、エミッタ接地トランジスタ回路と同様に対応している。
【０００５】 初期効果現象も周知であり、また、出力特徴曲線すなわちバイポーラ・トラン
ジスタのコレクタ電流対異なるベース電流のためのコレクタ電圧の測定データを
プロットしたものが、ゼロ・コレクタ電流のポイントに戻って補外され、曲線が
全て接地（共通）負電圧において交差することは実験的観察に基づいている。こ
の電圧は初期電圧であり、また一般的にＶＡで表される。高い初期電圧がアナロ
グ回路で所望され、コレクタ電流中の強いスイングの発生を阻止する。
【０００６】 しかし、ラテラル・バイポーラ・トランジスタを備えたアナログ回路の高速性
能を改善するための過去における障害は、一方では初期電圧と他方では電流利得
または作動周波数との間に存在するトレードオフ関係にある。すなわち、先行の
バイポーラ・トランジスタ設計における電流利得または初期電圧のいずれかに提
供される改良（増大）は、回路の全体としての正味の性能が著しく改善されるよ
うに他の特性のオフセット縮減を伴う傾向にある。例えば、性能能力の測定値と
しての電流利得（またはベータ）と初期電圧との積が、実質的に同値に維持され
る。これは、もし一つの特性が高まると、他の特性がその量を相殺するようにシ
ーソー・ダウンする。従って、改善が他のトランジスタ特性に発生するオフセッ
ト縮減のために効果的に相殺することなく、初期電圧または電流利得（あるいは
作動周波数）のいずれかを高揚し得る、ラテラル・バイポーラ・トランジスタ・
アーキテクチャに対する必要性が存在する。このようにして回路性能の意味のあ
る正味の改善は設計レベルで提供されなければならない。
【０００７】 いずれにしても、従来技術では、一般的にラテラル・バイポーラ・トランジス
タを使用する従来の半導体デバイスに関連し、また特に従来のＢｉＣＭＯＳ技術
に関連する一つまたはそれ以上の上述の必要性および問題を十分に扱い、満たす
ことができない。
【０００８】 例えば、米国特許第５１８７１０９号明細書は、バイポーラ・トランジスタお
よびＭＯＳトランジスタを含むＢｉＣＭＯＳ集積回路を製造するためのプロセス
を開示している。エミッタおよびコレクタが、埋め込みＮ領域となる、リモート
・ベース接点を伴う同じ活性領域内に配備されている。エミッタはＰ＋多結晶シ
リコンの層からの拡散によって形成され、またＰ＋多結晶シリコン層はＭＯＳト
ランジスタのゲートとしても作用する。ベース領域は、エミッタを形成するのに
使用されたＰ＋多結晶層によってカバーされた絶縁物の直下に配備されている。
ＰＭＯＳのＰ＋Ｓ／Ｄがコレクタであり、またベースに自己アラインされている
。エミッタ・フィールド・プレートが、コレクタに自己アラインされ、Ｅ−Ｃ容
量が最小になるように使用される。このデバイスはカソードに埋め込みＮ接続で
絶縁されている。多結晶層が、深く埋め込まれたＮ領域と接触するように使用さ
れており、また、ＣＭＯＳスペーサがアノードとの短絡を阻止するのに使用され
ている。しかし、米国特許第５１８７１０９号明細書は、電流利得または初期電
圧が、比例関係で他の特性を犠牲することなく高められるラテラル・バイポーラ
・トランジスタ・アーキテクチャを教示していない。
【０００９】 サン他による電子デバイスに関するＩＥＥＥ議事録、第３９巻、第１２号、１
９９２年１２月、第２７３３−２７３９ページや、また米国特許第５８２４５６
０号明細書は、ポリシリコン電極表面上に、かつ、基板に設けられた、隣接する
Ｐ＋面領域上に配備された金属ケイ化物接点を有するゲート付きラテラルＰＮＰ
を提供するＢｉＣＭＯＳ処理技術を開示している。この基板において、次の金属
ケイ化物処理が実行される前に、従来のラテラル絶縁部分または酸化スペーサが
ポリシリコン電極の側部上に形成され、また酸化スペーサが横方向に介在し、ポ
リシリコン電極をＰ＋面領域から横方向に隔置し、これによって隣接するポリシ
リコン電極間のスペースが増大している。従って、サン他の刊行物と米国特許第
５８２４５６０号明細書に記述されたデバイス中の利得と周波数応答性は、最良
のものを期待することができない。加えて、米国特許第５１９７１０９号明細書
のように、サン他の刊行物および米国特許第５８２４５６０号明細書もまた、電
流利得または初期電圧が比例関係で他の特性を犠牲にすることなく好適に改善で
きるラテラル・バイポーラ・トランジスタ・アーキテクチャを教示していない。
【００１０】 結果として、高い性能と、高速ＢｉＣＭＯＳ回路技術およびこの種のラテラル
・バイポーラ・トランジスタ・アーキテクチャの形成を、付加的な処理工程を必
要とせずにＢｉＣＭＯＳ処理に吸収する技術とを支持し、これらを可能にするラ
テラル・バイポーラ・トランジスタ・アーキテクチャに対する必要性が存在する
。本発明は上述のまた他の必要性を満たすものである。
【００１１】 発明の概要 本発明によれば、高い初期電圧を犠牲にすることなしに高い電流利得と高い周
波数能力を維持するラテラル・バイポーラ・トランジスタが提供される。より詳
しく説明すると、ラテラル・バイポーラ・トランジスタは、バイポーラ・デバイ
スとＣＭＯＳデバイスの両者を有する集積回路上に形成され、このラテラル・バ
イポーラ・トランジスタはＢｉＣＭＯＳ方法に基づき、また同じエリアにあると
すれば垂直バイポーラ・デバイスの形成に相対する付加的な工程なしに形成され
る。
【００１２】 上述の、また他の利点と有益性を達成するために、本発明に基づいて製造され
たラテラル・バイポーラ・トランジスタは、一般に次の特徴を有している。活性
ベース領域が逆導電型の基板上に形成される。この活性ベース領域は、基板上に
設けられた同じ導電型の介在埋め込み領域上に形成されるのが好ましい。活性ベ
ース領域は、ラテラル・バイポーラ・トランジスタの活性ベースとして適切な導
電性を有する不純物でドープされた単結晶半導体材料のエピタキシャル層として
形成されるのが有利である。エミッタ領域に沿った、ラテラル・バイポーラ・ト
ランジスタ・アプリケーションのための独自のアーキテクチャを有するコレクタ
領域が、この同じ活性ベース領域に形成される。
【００１３】 ラテラル・バイポーラ・トランジスタのコレクタは、介在活性ベース領域に横
方向に結合された活性ベース領域の導電性とは逆型の導電性を有する適度にドー
プされたコレクタ・ウエル領域を形成して、ＬＰＮＰを生成することよって提供
される。コレクタ・ウエル領域は一般に、埋め込み領域に達するまで活性ベース
領域の全厚みに渡ってほぼ延長する深さを有して形成されるが、それは必然的で
はない。エミッタは、コレクタ・ウエル領域間に横方向に、また、そこから隔置
された位置に活性ベース領域の表面に形成されたエミッタ・ウエル領域を含むよ
うに提供される。コレクタとエミッタは、それぞれのコレクタとエミッタ・ウエ
ル領域の上方の活性ベース領域の表面に配備された同じ導電型の導電層をさらに
含んでいる。好ましくはポリシリコンでドープされたドープ導電層は、コレクタ
とエミッタのための接触層として作用し、この層上に金属ケイ化物のようなさら
なる接触層が形成され得る。ドープされたポリシリコン型の導電層は有利にはド
ーパントのソースとして使用することができ、このドーパントは活性ベース領域
に拡散してエミッタ・ウエル領域をコレクタ・ウエル領域間に横方向の位置に形
成するとともに、コレクタ・ウエル領域で大きくドープされた浅い表面ウエル領
域を形成してポリシリコン導電層と低抵抗接触を行う。
【００１４】 本発明はＬＰＮＰまたはＮＰＮのいずれかを形成するのに同様に適用できるが
、重要な性能の高揚が観察され、特に本発明がＬＰＮＰの製造に適用される場合
にこれが言える。すなわち、本発明の一実施形態の集積回路は、ＬＰＮＰのコレ
クタのＰウエル領域としての独自に適度にドープされたコレクタ・ウエル領域構
造を形成し、得られた回路は著しく高揚した性能能力を付与される。より詳しく
説明すると、電流利得と初期電圧との積が、Ｐウエル領域が存在するために著し
く増大する。本発明のＰウエル領域のあることにより生ずる他の利点は、エミッ
タとコレクタ間のスペース、すなわち、ベース幅を効果的に狭くでき、利得と周
波数応答性を高めることができることである。付加的に、従来のＬＯＣＯＳ領域
または酸化物スペーサの代わりに、エミッタとコレクタのドープされたポリシリ
コン部分間の横方向スペースは、本発明においては、ポリシリコン部分上に形成
されたケイ化物保護層によって規定され、横方向スペース、従ってベース幅がさ
らに縮小される。本発明のＬＰＮＰのベータ値は、約１００、一般に約１００−
１５０、またこれより大きい。いずれの場合も、コレクタ中に単独Ｐエウル領域
を組込むＬＰＮＰは、電流利得と初期電圧の積において著しい増大を示す。この
初期電圧と電流利得との積の増大は、本発明に基づくコレクタ中に設けられたＰ
ウエル構造を欠く以外は同様の構造に関する値の約６倍もの高い要素が観察され
ている。
【００１５】 本発明のラテラル・バイポーラ・トランジスタ・アーキテクチャにより、本発
明はバイポーラ・トランジスタ回路の電流利得と初期電圧の変化間に発生するこ
とが予想されるオフセット・トレードオフ関係に関する従来の知識を無視してい
る。例えば、これは発明のラテラル・バイポーラ・トランジスタによって達成さ
れる電流利得の増大が、初期電圧中の損失によって効果的に相殺することができ
ないことを意味する。なぜなら、相対的に小さい縮小が、電流利得に大きい増大
があるにもかかわらず実際に初期電圧に生じるからである。従って、本発明のラ
テラル・バイポーラ・トランジスタ内で達成された電流利得と初期電圧との積の
高い値が、リニア回路の構築を容易にする。さらに、電流利得、初期電圧および
周波数応答性の全てが、発明のラテラル・バイポーラ・トランジスタ中の相対的
に高い値で提供され、それにより高速性能が提供される。
【００１６】 本発明によって実施された他の重要な発見は、活性ベース層として使用される
エピタキシャル層の厚みが、回路の周波数応答に著しい影響を与える。この関係
の識別において、エピタキシャル層の厚みの正関数となることが分かっている。
概念中にある上述した発明の設計規則によるラテラルＰＮＰを製造することによ
り、本発明に基づくラテラルＰＮＰは１ＧＨｚまでの周波数で利得を有する。
【００１７】 重要なことに、本発明のラテラル・バイポーラ・トランジスタは、必要とする
処理工程の数を増やすことなしに、従来の垂直ＰＮＰデバイスのために規定され
たのとは別の方法で、活性エリア内でＢｉＣＭＯＳ処理の過程で形成することが
できる。
【００１８】 本発明の前述の目的や他の目的、態様および利点は、図面を参照し、以下の詳
細な説明からよりよく理解される。
【００１９】 図面は単に例示目的で提供され、ここでは必ずしも一定の縮尺で描かれたもの
ではないことを理解されたい。
【００２０】 発明の実施の形態 図１を参照すると、本発明のラテラル・バイポーラＰＮＰトランジスタは、次
の処理シーケンスを含む二重ＣＭＯＳ処理スキームに基づいて実行できる。
【００２１】 図示を省略したマスクが、軽くドープされたＰ型Ｐ（Ｐ−）単結晶半導体基板
１０に設けられ、基板の領域に露呈されて高いドースのひ素（約５．１０１５／
ｃｍ２）またはＰまたはＳｂのような他のＮ−型の不純物をインプラントし、基
板１０の露出領域中に高いＮ−型の濃度を有する埋め込みＮ領域１１を形成する
。例えば、単結晶基板１０は、シリコンまたはＧａＡｓウエハまたはＳＯＬ等と
することができる。基板とこの上に形成された上乗せ層の横ないし水平方向は方
向３２で示される。このインプラント工程は、ＬＰＮＰのための埋め込みＮ領域
を形成するのに使用され、基板上のあらゆるところに配置されるＰＭＯＳデバイ
スだけでなくＮＰＮデバイスも製造できる。これについては図６−７に関する以
下の説明から明白となろう。このマスクは基板１０からはぎ取られ、基板は酸素
で焼きなましされる。
【００２２】 図示を省略した第２マスクが、ウエハ１０上に設けられ、ウエハの付加的な領
域を露呈して、ヨウ素（約４．１３１３／ｃｍ２）の中庸のドースでインプラン
トされ、露呈領域中で従来の中庸Ｐ型濃度を有する埋め込みＰ領域２７が形成さ
れる。この埋め込みＰ領域２７は、完成されたＬＰＮＰを隣接デバイスから絶縁
する絶縁構造の一部を形成する。Ｐ−型の埋め込み領域も、基板上のあらゆると
ころに位置付けされるＮＭＯＳデバイスのためにこの工程中に形成される。これ
についてはまた図６−７に関する以下の説明から明白となろう。第２マスクおよ
び酸化層が基板１０の表面から標準ＨＦエッチによってはぎ取られる。
【００２３】 次いで、約１μ（１０００ｎｍ）のモノシリコンの本質的に均一な厚みの軽く
ドープされた（約１０１６／ｃｍ３）Ｎエピタキシャル層（エピ層（ｅｐｉ−ｌ
ａｙｅｒ））１２が、基板１０の露呈面上に成長される。得られた中間構造を図
１に示す。この得られた構造は、さらなる処理のために利用できる上面１０２を
有する基板アセンブリ１０１として効果的に作用する。エピ層１２の厚みは、完
成されたＬＰＮＰの周波数応答性に衝撃を与えるときが限界であることが発見さ
れている。ここでより優れた応答性がエピ層の厚みを大きくする直接関数（ｄｉ
ｒｅｃｔ ｆｕｎｃｔｉｏｎ）であることが分かっている。従って、約１０００
ｎｍまたはこれより大きいエピ層１２の厚みが好ましい。
【００２４】 ＬＰＮＰの活性エリアおよびＬＰＮＰ周りの絶縁酸化物を規定する酸化物フィ
ールドを提供するために、次の工程が続行される。約１５ｎｍ厚の薄いパッド酸
化物層３３が、Ｎ型のエピタキシャル層１２上に成長され、続いて低圧化学蒸着
（ＬＰＣＶＤ）によって１７０ｎｍ厚の窒化シリコン層３４が蒸着される。第３
マスク３５が、実行されるべきフィールド酸化から保護されるべき将来の活性領
域を規定するのに適用される。この保護された活性領域は、デバイスの下方で低
抵抗経路を提供するのに使用される埋め込みＮ領域１１のエリアである。いずれ
にしても、第３マスク内の開口部によって露呈された窒化物エリアは反応性イオ
ン・エッチング（ＲＩＥ）に課せられ、これは露呈窒化物層とその下にある酸化
物層を、エッチが停止される前に、その厚みの約半分までエッチングする。得ら
れた中間構造を図２に示す。
【００２５】 第３マスク３５が、その下にある酸化物パッド３３と窒化物３４の下方パター
ンを残したままで、はぎ取られる。酸化物フィールドの５５０ｎｍ層が、残って
いるパターン化窒化物層によってカバーされていない全エリア上を１０５０℃の
蒸気内で酸化することによって熱的に成長させ、ＬＯＣＯＳ領域２２を提供する
。この領域２２は活性エリアを規定し、この中にＬＰＮＰのコレクタおよびエミ
ッタが形成され、埋め込みＰ領域２７上に酸化物フィールド領域２６が形成され
る。湿式エッチングを使用することにより、酸化中に窒化物層上に形成された酸
化物の表面層、窒化物層３４およびパッド酸化物層３３が、活性エリアからはぎ
取られる。得られた中間構造を図３に示す。
【００２６】 犠牲的な酸化が９００℃で３０分間（乾燥状態で）実行され、活性エリア中約
２５ｎｍ厚の薄い酸化物フィールド層（図示省略）が形成される。
【００２７】 図示を省略した付加的なマスクが、位置を規定するために設けられ、ここにＬ
ＰＮＰの接点が最終的に所望されるとともに、活性エリアの残りの部分が保護さ
れる。燐が埋め込みＮ領域１１の上部に位置付けされたＮ型のエピタキシャル層
１２の露呈活性エリア中にインプラントされ、エピ層１２中に深いＮ型にドープ
された領域２３が形成される。Ｎ型領域２３が、埋め込みＮ領域１１に低抵抗の
領域を形成する。深いＮ型領域２３の形成に使用されるマスクははぎ取られ、窒
素雰囲気内で１０００℃で焼きなましが実行され、インプラントされた燐により
、埋め込みＮ領域１１中に拡散され、深いＮ領域２３を埋め込みＮ領域１１にリ
ンクする。
【００２８】 インプラント・マスク３６がこの埋め込みＰ領域２７上方に配備された酸化物
フィールド２６の露呈エリアにパターン化されるように設けられ、コレクタ領域
が所望されているＯＣＯＳ２２によって規定された活性エリア内の位置も配備さ
れる。図４に示したように、それぞれ１８０、９０および２５ｋｅＶのエネルギ
ーによるヨウ素の３工程インプラントが、マスク３６によって規定されたｎエピ
層１２（および酸化物フィールド２６）の露呈エリアで実行される。第１インプ
ラント・エネルギーで不純物をインプラントする工程は６．１０１２原子／ｃｍ ２ のヨウ素ドースを使用して約１８０ｋｅＶで実行される。第２インプラント・
エネルギーで不純物をインプラントする工程は１．１０１２原子／ｃｍ２のヨウ
素ドースを使用して約９０ｋｅＶで実行される。３インプラント工程の完了後、
インプラント・マスク３６がはぎ取られ、犠牲的酸化物層が湿式エッチングによ
って除去される。このインプラント手順は、基板上のあらゆるところに位置付け
されたＮＭＯＳトランジスタのためのＰ−ウエルを同時に形成するのに使用され
る。
【００２９】 図５に示したように、１８０ｋｅＶのインプラントは埋め込みＰ領域２７の上
方にＰ型のウエル領域２８の形成を生じることになり、また隣接するＮ型領域（
Ｎ型のエピタキシャル層１２内）を互いに分離するＰウエル領域１８も形成され
る。Ｐウエル領域１８は、エピ層１２の厚みを通って延長する深さを有し、これ
は埋め込み領域１１に達して終わる。ｎエピ層１２の部分１２’はＰエウル２８
と深いＮ領域２３間にある。埋め込みＰウエル領域２８は隣接するＬＰＮＰデバ
イスを絶縁する作用をし、一方埋め込みＮ領域はＮＰＮデバイスとラテラルＰＮ
Ｐのために使用される。
【００３０】 ９０ｋｅＶインプラントは、抗パンチスルーのために使用され、基板上のあら
ゆるところに形成されたＮＭＯＳトランジスタのソースに対してドレインが短絡
するのを抑制する。２５ｋｅＶインプラントは、基板上のあらゆるところに配置
されたＮＭＯＳトランジスタの閾値電圧、すなわち、トランジスタを作動させる
のに必要なゲート電圧をセットするのに使用される。３つの全てのインプラント
が実行された後、図５に示したようにＰウエル領域１８が、約１．１０１７原子
／ｃｍ３の最高ドパント濃度のヨウ素でドープされる。Ｐウエル・インプラント
１８はｎエピ層１２の介在領域１２０に横方向で結合されラテラルＰＮＰ構造を
形成する。
【００３１】 中庸にドープされ、コレクタ領域に設けられたＰウエル・インプラント１８が
、初期電圧と電流利得との積を著しく増大させる。この増大は、コレクタ領域に
提供されたＰウエル・インプラントのないこと以外は同様のデバイスと比較して
、本発明に基づいて製作されたＬＰＮＰでほぼ６個の要素が観測される。ＢｉＣ
ＭＯＳ処理シーケンスの重大時に、また図６と７に示したように、ＣＭＯＳデバ
イスが、ＬＰＮＰ活性エリア１がマスクされている間、従来のＣＭＯＳ処理フロ
ーによって同じ基板１０上の他の活性エリア２と３に形成される。図６に示した
ように、ＮＭＯＳ Ｐウエルが上述の３インプラント工程中に形成された後、Ｎ
ＭＯＳポリ・ゲート５０が、酸化物ゲート上に蒸着され、ＮＭＯＳ Ｎ−ＬＤＤ
５２の形成に続いて、活性エリア２における従来のＮＭＯＳ処理によってパター
ン化され、次いでマスク３７が活性エリア２の露呈エリアに適用され、ここで大
きくドープされたＮ型の外部ソース／ドレイン（Ｓ／Ｄ）領域５７がインプラン
トによって形成されることになる。このマスク３７はＬＰＮＰの深いＮ領域２３
（これのみ）が露呈される。ひ素のインプラントは、ＮＭＯＳトランジスタの外
部Ｓ／Ｄ領域５７を形成しているマスク３７の露呈エリアによって実行される。
マスク３７を介するひ素のインプラントは、また深いＮ型領域２３上部に配備さ
れた、外部の深くドープされた（Ｎ＋）ベース活性領域２４も形成する。これは
低抵抗経路を埋め込みＮ領域１１に提供するとともにコレクタ直列抵抗を小さく
するためである。マスク３７は除去され、焼きなましが実行される。図６は従来
の手順で形成された２ｋΩ／平方のポリシリコン抵抗器５９を示す。一般的には
、酸化物側壁がＣＭＯＳゲート上に成長する前に、ＮＭＯＳとＣＭＯＳのために
蒸着された同じポリシリコン層内にＲＩＥによって規定される。
【００３２】 図７に示したように、ＰＭＯＳ Ｎウエル５３、酸化物ゲート上のＰＭＯＳポ
リ・ゲート５４およびＰＭＯＳ Ｐ−ＬＤＤ５５が従来のＰＭＯＳ処理によって
形成され、ＮＭＯＳ処理で集積され、一方でＬＰＮＰ活性エリアがマスクされた
後、マスク３８が活性エリア３の露呈エリアに適用され、ここで深くドープされ
たＰ型の外部ソース／ドレイン（Ｓ／Ｄ）領域５８が形成されることになる。ヨ
ウ素によるＰインプラントが実行され、Ｐ＋Ｓ／Ｄ領域が形成され、ＰＭＯＳゲ
ートがドープＰ＋になる。マスク３８が除去され、焼きなましが実行される。Ｃ
ＭＯＳデバイスが形成され、一方ＬＰＮＰ活性エリア１がマスクされた後、処理
フローがＬＰＮＰの製造を続行するために復帰する。
【００３３】 特に、ＬＰＮＰデバイスの製造への復帰において、また図８を参照して、ＴＥ
ＯＳからＬＰＣＶＤによって形成された、約２０ｎｍの厚みの二酸化シリコン層
１５ａと、ＬＰＣＶＤによって形成された、約３０ｎｍの厚みの窒化物シリコン
層１５ｂが基板アセンブリの表面上にこの順序で逐次成長される。このアセンブ
リにはＮエピタキシャル層１２の面を含み、窒化物／酸化物スタック１５（例え
ば、Ｓｉ３Ｎ４／ＳｉＯ２層スタック）、すなわち、誘電体スタック１５を形成
する。マスク３９がＬＰＮＰおよびＣＭＯＳデバイスのエリア（２３、２４）を
カバーするように適用される。このマスク３９はパターン化され、所望のコレク
タとエミッタ・エリアの上方の位置で窒化物／酸化物スタック１５を露呈する。
得られた構造を図８に示す。こうして、下敷きされた二酸化シリコン層１５ａは
、露呈された窒化シリコン層１５ｂを除去するのに使用される。次いで、二酸化
シリコン層１５ａの露呈部分が湿式エッチによって除去され、活性ベース領域１
２の露呈表面部分４０と４１が提供され、これが完成されたＬＰＮＰ中のコレク
タとエミッタの位置にそれぞれ対応することになる。マスク３９が除去される。
次の説明はＬＰＮＰデバイスの製造を完成するのに使用される処理工程に主とし
て焦点が合わされ、また、ＣＭＯＳデバイスは一般に、次に説明のない限り少な
くとも酸化物／窒化物スタック１５によって、これらの最終ＬＰＮＰ製造工程中
に保護される。
【００３４】 製造工程中にあるＬＰＮＰデバイスを示した図９を参照すると、約３００ｎｍ
厚のポリシリコン層（１６、１７）がＬＰＣＶＤ方法によって基板アセンブリ上
にブランケット蒸着される。このポリシリコン層（１６、１７）は、活性ベース
領域（エピ層１２）および露呈表面領域４０と４１におけるＰ−ウエル領域１８
は直接接触し、ここで開口部は直前の工程で酸化物／窒化物スタック１５中に形
成される。次に蒸着ポリシリコン層（１６、１７）が、十分に低いエネルギーに
よるインプラントによってヨウ素によって強くドープされてＰ＋に形成され、こ
れによってＰウエル領域１８のモノシリコン材料中のドーピング濃度が高まるこ
とはない。約２００ｎｍ厚の一時的二酸化シリコン層（図示省略）が、反応剤と
してのＴＥＯＳを使用してＬＰＣＶＤによってポリシリコン層（１６、１７）上
に成長される。この一時的二酸化シリコンは、ＮＰＮエミッタ・ポリが規定され
、基板上のあらゆるところにエッチングされた後で除去される。こうしてウエハ
１０が炉内で酸素雰囲気中で８５０℃の加熱により焼きなましされ、続いて１０
秒間１０５０℃で急速熱処理（ＲＴＰ）される。これはヨウ素ドーパントを活性
化させ、ヨウ素ドーパントをポリシリコン層（１６、１７）内に分配させ、また
ポリシリコン層（１６、１７）からのヨウ素ドーパントを、スタック１５を介し
て露呈されているｎ−エピ層１２に拡散させる。この拡散が、ポリシリコン層部
分１７の直下にある露呈領域でエピ層１２内のＰ＋エミッタ領域１３を形成し、
同時にポリシリコン層部分１６の直下にある露呈領域でＰ型のウエル領域１８内
の強くドープされた（Ｐ＋）浅い表面領域１４を形成する。
【００３５】 図示を省略したレジスト・マスクがＰ＋ポリシリコンをパターン化するのに使
用され、ＬＰＮＰのコレクタとエミッタ中に使用されるべきポリシリコン層パタ
ーン（１６、１７）の横方向境界線を規定する。このポリシリコン層は、マスク
されないで残されていた基板上のどの個所も除去される。
【００３６】 しかし、ポリシリコン層がエッチングされる前に、酸化物スペーサが高い微細
構成工程で残され、ＮＰＮ、ＣＭＯＳまたはポリ・ラインのような下敷き構造の
周辺の形状に曲げなければならないレジスト・マスクのある個所にはどこにでも
酸化物スペーサが必ず生じる傾向にある。従って、まず、酸化物エッチが実行さ
れ、これらの酸化物スペーサがポリシリコン層（１６、１７）から除去され、一
方基板上のどの個所にも形成されたＣＭＯＳおよびＮＰＮデバイスがレジスト・
マスクによって保護される。この工程は、ポリシリコン層１６と１７の横方向サ
イドにおける酸化物スペーサの発生を阻止するとともに、これを排除する。
【００３７】 次に、反応性イオン・エッチが実行され、露呈された（マスクされていない）
ポリシリコン層の全体に渡ってエッチングされ、またこのエッチは残りの窒化物
層１５ｂで停止される。高い微細構成工程のために、約１００％のオーバーエッ
チが、ポリシリコン・スペーサの除去を保証するのに必要である。コレクタ・ウ
エル１８とエミッタ・ウエル１３の上方のポリシリコン領域（１６、１７）を残
してエッチした後でレジスト・マスクがはぎ取られる。得られた構造を図９に示
す。
【００３８】 ポリシリコン（１６、１７）をパターン化するために使用されるレジスト・マ
スクは、図９に見られるように窒化物／酸化物スタック１５の下敷き横方向側部
で異方性エッチングの完了時に保持されたポリシリコンの側部（１６’、１７’
）間の部分的横方向オーバーラップ１０３が形成されるように適当に規定される
。このように、横方向スペース１０４、すなわち、コレクタ（１８）とエミッタ
（１３）間のベース幅は、完成されたデバイス内でパターン化されたポリシリコ
ン層部分の横方向サイド上の酸化物スペーサを保持しているラテラル・バイポー
ラ・ＰＮＰトランジスタと比較して、本発明において効果的に減じられる。残さ
れたＰ＋ポリシリコンがベース接点開口部にオーバーラップするので、エミッタ
−ベース結合部がフィールドメッキされる。
【００３９】 次に、処理フローにおいて、他のレジスト・マスクが、ケイ化物化されるべき
エリアを規定するのに使用される。すなわち、金属ケイ化物形成は、ＬＰＮＰベ
ース、コレクタおよびエミッタに低抵抗接点を提供するのに使用されるのが好ま
しい。レジスト・マスクはコレクタ（１４、１６、１８）とエミッタ（１３、１
７）間のエリアに適用され、また、コレクタ領域を部分的にオーバーラップする
ように適用されなければなない。このレジスト・マスクは、エミッタＰ＋ポリ１
７の各側部上で酸化物／窒化物スタック１５がエッチされるのを阻止し、これは
ＬＰＮＰの活性ベース領域１２内のケイ化物形成をブロックするように作用する
。これによりコレクタとエミッタ間に発生する短絡を阻止する。反応性イオン・
エッチが、製造中のＬＰＮＰのマスクされた活性エリアの外部に配備された残り
のマスクされていない窒化物１５ｂを異方性エッチし、スタック１５の下方にあ
る二酸化シリコン層１５ａ内で停止するように実行される。レジスト・マスク４
２のはぎ取り後、希釈ＨＦ内の湿式エッチが、二酸化シリコン１５ａとＰ＋ポリ
１７上の負性酸化物の露呈部分を除去するのに使用される。ケイ化物されてはな
らない全エリアが、窒化物エッチの後に残っている窒化物層１５ｂによるこのエ
ッチから保護される。Ｔｉ／ＴｉＮ層がスパッタされ、続いて約７００℃の急速
熱処理（ＲＴＰ）がＴｉＳｉ２（１９、２０、２５）を、ポリシリコン・エリア
（１６、１７）とＮ＋ベース領域２４（ＣＭＯＳゲートとそのＳ／Ｄ領域も含め
て）形成するのに使用される。強くドープされたＮ型領域２４の頂部に形成され
たケイ化物２５が、深いＮ型領域２３と共に、ＬＰＮＰデバイスのベース端子２
１を提供する。
【００４０】 この工程のための他の有用な金属ケイ化物には、例えばケイ化物タングステン
または２ケイ化物コバルトが含まれる。酸化物によってカバーされたエリア上で
、Ｔｉは酸素と反応しない。この反応しないＴｉは、湿式エッチング（すなわち
、ＮＨ４ＯＨ、Ｈ２Ｏ２）によって除去され、反応したＴｉ／ＴｉＮ層がそのま
まで残される。このようにして、いわゆるケイ化物（自己アラインされた「ケイ
化物」）が全露呈ポリシリコンとモノシリコンエリア上に形成される。別の方法
として、Ｔｉ／ＴｉＮスタックの代わりに、Ｔｉの単一層を使用することもでき
る。同様のケイ化物がＰｔをスパッタし、異なる温度と湿式エッチング剤を使用
することによって得ることができる。ＴｉＳｉ２の場合において、約８３０℃に
おける第２ＲＴＰ工程が、Ｃ４９相からＣ５４相に移るのに広範に使用される。
これはシート抵抗のほんの２５％に過ぎない。コレクタ（１４、１６、１８）と
エミッタ（１３、１７）間の横方向スペーシング１０４は、発明の処理スキーム
の使用によって減じられる。このスペーシングはＬＯＣＯＳの代わりとなるケイ
化物保護層によって規定されている。
【００４１】 処理フローのこの関連によって、本発明の「フロント・エンド」処理が完了し
、ＬＰＮＰバイポーラ・トランジスタが本質的に完成される。基板上のＬＰＮＰ
および他のＩＣデバイスに金属相互連結を形成するための「バック・エンド」処
理に関して、標準的なまたは他の適当な金属化操作が実行でき、ＢｉＣＭＯＳデ
バイスに必要とされる多段金属化レベルを提供する。金属化が実行される前に、
ＬＰＮＰおよびＣＭＯＳデバイスが、平上面を提供している一つまたはそれ以上
の誘電体層でコーティングされる。例えば、金属ケイ化物形成の後、高い屈折率
ガラスのフィルムが、ＰＥＣＶＤによって蒸着でき、これに続いて水素イソロイ
シンキオキサン（hydrogensilesquioxane）のような流動性酸化物（ＦＯＸ）の
層上でスピニングされ、また、ＰＥＣＶＤ ＴＥＯＳの層でキャッピングされる
。導電性相互連結が、ケイ化物化ポリシリコン領域１６と１７とＬＰＮＰのベー
ス接点２５と、この種のデバイスのための標準のまたは他の適切な金属化処理手
順を使用して電気的に連絡して形成される。金属化デバイスは標準的アプローチ
によって不動化される。この不動化は、第４金属層上で低温度で燐ドープ・ガラ
スと窒化物シリコンのスタックを蒸着することによって実行できる。当該技術の
習熟者であれば、ケイ化物化処理後実行されるバック・エンド処理のための他の
適当な技術を容易に理解できる。
【００４２】 さらに、本発明の実施において、ラテラル・バイポーラ・トランジスタはコレ
クタ領域と同心形態で形成される。コレクタ領域は外リングの形態に形成され、
活性ベース領域が、コレクタ領域の内側の中間リングの形態に形成され、またエ
ミッタが活性ベース領域の中間リングの内側に配備されたエリアに形成される。
例えば、これらのリングは同心スクエア、角の丸いスクエア等を形成しうる。警
告として、本発明のＬＰＮＰデバイスのコレクタは、その動作中、順方向にバイ
アスされることはない。逆バイアス下で、エミッタの電位は表面からホット・キ
ャリアを推進する。これはＬＰＮＰの信頼性のためには重要である。なぜなら、
このホット・キャリアが、インターフェイス状態を形成し、電流利得を減じ、ま
た順方向動作下でｌ／ｆのノイズを増大するからである。一般的に、アプリケー
ションに依存して必ずしも必要ではないが、本発明に基づいて製造されたＬＰＮ
Ｐは、エミッタ接地トランジスタとして作動する。
【００４３】 本発明のＬＰＮＰに提供されたＰウエル・アーキテクチャは、電流利得と初期
電圧との積を著しく大きく、例えば６ないしそれ以上のファクタにする責務があ
ることが分かっている。本発明のＬＰＮＰのためのベータ値は、約１００より大
きく、一般には１００−１５０である。Ｐウエル領域はエミッタとコレクタ間の
スペーシング、すなわち、ベース幅を効果的に狭くする。これは利得と周波数応
答性を高める働きをする。付加的に、エミッタとコレクタのドープされたポリシ
リコン部分間の横方向スペーシングは、本発明においては、従来のＬＯＣＯＳ領
域または酸化物スペーサの代わりに、ポリシリコン部分上に形成されたケイ化物
保護層によって規定されるが、これはさらに横方向スペーシング、従って、ベー
ス幅を減少する。本発明に基づくラテラルＰＮＰは、１ＧＨｚまでの周波数にお
いて利得が得られる。本発明のラテラル・バイポーラ・トランジスタを組込んで
いるＢｉＣＭＯＳ回路は、ＮＭＯＳとＰＭＯＳトランジスタを含むＣＭＯＳトラ
ンジスタだけでなく、ＰＮＰとＮＰＮバイポーラ・トランジスタの両方をも含み
、共通の基板の上方に規定された別の活性エリアに形成される。
【００４４】 本発明は、特定するアプリケーションのための図示された実施形態を参照して
説明したが、本発明はこれに限定するのもではない。当該技術の習熟者、および
ここに提供した技術にアクセスする者にとっては、付加的な修正、アプリケーシ
ョンおよびその範囲内、さらに付加的な分野にある実施形態も容易に理解できる
であろうし、本発明が著しい有効性を有することが理解できよう。例えば、領域
、層および基板の導電型を逆にし、図示したラテラルＰ−Ｎ−Ｐバイポーラ・ト
ランジスタの代わりにラテラルＮ−Ｐ−Ｎを形成することもできる。
【００４５】 従って、本発明の範囲内にあるいずれの、および全てのこの種のアプリケーシ
ョン、修正例および実施形態も添付の請求の範囲によって意図されるものである
。
【図面の簡単な説明】
【図１】 本発明の実施形態に基づくラテラル・バイポーラ・トランジスタの製造を一体
化する二重ＣＭＯＳ半導体構造の初期工程における代表的な部分を拡大して示す
断面図。
【図２】 図１の工程に続く中間工程における断面図。
【図３】 図２の工程に続く中間工程における断面図。
【図４】 図３の工程に続く中間工程における断面図。
【図５】 図４の工程に続く中間工程における断面図。
【図６】 同じ二重ＣＭＯＳ処理フロー中の基板の他のエリア上に形成されたＣＭＯＳデ
バイスをも示す断面図。
【図７】 図６の工程に続く中間工程における断面図。
【図８】 図７の工程に続く中間工程における断面図。
【図９】 図８の工程に続く中間工程における断面図。
【図１０】 本発明に基づいて製造され、ほぼ完成されたＬＰＮＰデバイスを示す断面図。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ，ＫＲ (72)発明者 デビッド、エム．ジミード オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ (72)発明者 ラインハート、ブロック オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ Ｆターム(参考） 5F003 BA21 BA97 BB01 BB07 BC01 BC07 BE07 BH07 BJ15 BN01 BP31 BP41 BP96 BS05 5F048 AA09 AB03 AC05 BA07 BA12 BC05 BC06 BE03 BF06 BF07 BG12 CA03 CA12 CA13 CA14

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 ラテラル・バイポーラ・トランジスタを有する集積回路であって、 第１導電型の基板と、 前記第１導電型と逆である、前記基板上の第２導電型の活性べース領域と、 前記活性ベース領域内に配備され、活性ベース領域の介在領域と横方向に結合
    する第１導電型の第１ウエル領域、および第１ウエル領域上の第１導電型の第１
    導電層からなり、前記第１ウエル領域は、より高い導電性を有する第１導電型の
    各浅い表面ウエル領域を含んでいるコレクタと、 前記第１ウエル領域間に横方向に、またこれから隔置された位置で活性ベース
    領域中に配備された第２ウエル領域、および前記第２ウエル領域上の第１導電型
    の第２導電層からなるエミッタと、 を具備するラテラル・バイポーラ・トランジスタを有する集積回路。
  2. 【請求項２】 前記第１導電型および第２導電型はそれぞれＰ型およびＮ型である請求項１に
    記載の集積回路。
  3. 【請求項３】 ラテラル・バイポーラ・トランジスタは、外リング構造に形成されたコレクタ
    領域と同心構造に形成され、前記活性ベース領域は前記コレクタ領域の内側の中
    央リング構造に形成され、前記エミッタは前記活性ベース領域の中央リングの内
    側に配備されたエリアに形成されている請求項１に記載の集積回路。
  4. 【請求項４】 より高い導電性の表面領域以外の部分における第１ウエル領域は約１０１７原
    子／ｃｍ３の最高ドーパント濃度のヨウ素でドープされている請求項１に記載の
    集積回路。
  5. 【請求項５】 前記活性ベース領域は、ひ素、アンチモニおよび燐からなる群から選択された
    不純物でドープされたエピタキシャル層からなり、前記第１ウエル領域はヨウ素
    でドープされている請求項１に記載の集積回路。
  6. 【請求項６】 前記活性ベース領域は約１０００ｎｍまたはこれより大きい厚みを有するエピ
    タキシャル層である請求項１に記載の集積回路。
  7. 【請求項７】 前記第１導電層および第２導電層はドープされたポリシリコン層からなる請求
    項１に記載の集積回路。
  8. 【請求項８】 前記活性ベース領域と基板間に配備された第２導電型の高い導電性を有する埋
    め込み領域をさらに含み、前記第１ウエル領域は埋め込み領域にほぼ達するよう
    に下方向に延長している請求項１に記載の集積回路。
  9. 【請求項９】 ラテラル・バイポーラ・トランジスタを有する集積回路を製造する方法であっ
    て、 前記第１導電型の基板を用意する工程と、 前記第１導電型と逆である、前記基板上の第２導電型の活性べース領域を形成
    する工程と、 前記活性ベース領域上にコレクタ・ウエル・インプラント・マスクを形成する
    工程であって、このインプラント・マスクは前記活性ベース領域の部分を露呈す
    るように設けられたマスク開口部を有している工程と、 前記マスク開口部を介して第１インプラント・エネルギーで前記第１導電型の
    不純物を前記活性ベース領域にインプラントし、前記活性ベース領域の介在領域
    と横方向に結合する第１ウエル領域を規定する工程と、 前記コレクタ・ウエル・インプラント・マスクを除去する工程と、 前記活性ベース領域上に誘電体スタックを形成する工程であって、このスタッ
    クは第１ウエル領域を露呈するように設けられた開口部を有し、さらに第１ウエ
    ル領域間に横方向に、かつ、これから隔置された活性ベース領域の表面領域を形
    成する工程と、 前記第１ウエル領域上に第１導電型の不純物でドープされた第１ポリシリコン
    層を形成し、また、活性ベース領域の前記露呈された表面領域上に第１導電型の
    不純物でドープされた第２ポリシリコン層を形成する工程と、 前記活性ベース領域内であって、前記第２ポリシリコン層の下方にある第１導
    電型の第２ウエル領域、および第１ポリシリコン層の下方に配備された第１ウエ
    ル領域内の浅い表面領域からなり、浅い表面領域が第１ウエル領域の残りの部分
    よりも高い不純物濃度を有しているエミッタを形成する工程と、 を含むラテラル・バイポーラ・トランジスタを有する集積回路を製造する方法
    。
  10. 【請求項１０】 前記第１インプラント・エネルギーで不純物をインプラントする工程は、約６
    ．１０１２原子／ｃｍ２のヨウ素ドースを使用して約１８０ＫｅＶで実行される
    請求項９に記載の方法。
  11. 【請求項１１】 前記第１インプラント・エネルギーをインプラントした後で、かつ、コレクタ
    ・ウエル・インプラント・マスクを除去する前に、続いてそれぞれ約９０ＫｅＶ
    と２５ＫｅＶで第１導電型の不純物の第２インプラントおよび第３インプラント
    を実行する工程をさらに含む請求項９に記載の方法。
  12. 【請求項１２】 前記活性ベース領域が約１０００ｎｍまたはこれより大きい厚みを有するよう
    に形成される請求項９に記載の方法。
  13. 【請求項１３】 前記基板上に第２導電型の高い導電性を有する埋め込み領域を形成するととも
    に活性ベース領域を形成する工程をさらに含み、第１インプラント・エネルギー
    ・レベルでのインプラント工程によって形成された第１ウエル領域がほぼ埋め込
    み領域に下方向に延長している請求項９に記載の方法。
  14. 【請求項１４】 前記第１ポリシリコン層および第２ポリシリコン層の表面上に金属ケイ化物を
    形成する工程をさらに含む請求項９に記載の方法。
  15. 【請求項１５】 前記第１ポリシリコン層および第２ポリシリコン層の側部から酸化物スペーサ
    を除去する工程と、前記第１ポリシリコン層および第２ポリシリコン層の表面上
    に金属ケイ化物を形成する工程をさらに含む請求項９に記載の方法。
  16. 【請求項１６】 前記誘電体スタックを形成する工程は、前記活性ベース領域上に酸化シリコン
    サブ層を形成する工程と、前記酸化シリコンサブ層上に窒化サブ層を形成する工
    程を含む請求項９に記載の方法。
  17. 【請求項１７】 ベース端子をＬＯＣＯＳ領域によって前記コレクタと前記エミッタから水平方
    向に隔置して形成し、前記ベース端子は前記埋め込み領域上に形成された第２導
    電型の深い層からなり、また第２導電型のより高い導電性ベース接触領域が前記
    深い層上に形成され、電気的導電性接点が前記より高い導電性ベース接点領域を
    介して前記ベース端子に形成される工程と、 前記基板上の埋め込み領域から横方向に隔置され、前記ベース端子の横方向外
    部の位置に第１導電型の埋め込み領域を形成する工程と、 前記第１ウエル領域が形成されると同時に前記埋め込みＰ領域上に第１導電型
    の第３ウエル領域を形成する工程と、 前記第３ウエル領域上に酸化フィールド層を形成する工程と、 の付加的工程をさらに含む請求項９に記載の方法。
JP2000570839A 1998-09-11 1999-09-09 ラテラル・バイポーラ・トランジスタとその製造方法 Pending JP2003524875A (ja)

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