JP2003524875A5 - - Google Patents

Description

【書類名】明細書
【発明の名称】ラテラル・バイポーラ・トランジスタとその製造方法
【特許請求の範囲】
【請求項１】
ラテラル・バイポーラ・トランジスタを有する集積回路であって、
第１導電型の基板と、
前記第１導電型と逆である、前記基板上の第２導電型の活性べース領域と、
前記活性ベース領域内に配備され、活性ベース領域の介在領域と横方向に結合する第１導電型の第１ウエル領域、および第１ウエル領域上の第１導電型の第１導電層からなり、前記第１ウエル領域は、より高い導電性を有する第１導電型の各浅い表面ウエル領域を含んでいるコレクタと、
前記第１ウエル領域間に横方向に、またこれから隔置された位置で活性ベース領域中に配備された第２ウエル領域、および前記第２ウエル領域上の第１導電型の第２導電層からなるエミッタと、
を具備するラテラル・バイポーラ・トランジスタを有する集積回路。
【請求項２】
前記第１導電型および第２導電型はそれぞれＰ型およびＮ型である請求項１に記載の集積回路。
【請求項３】
ラテラル・バイポーラ・トランジスタは、外リング構造に形成されたコレクタ領域と同心構造に形成され、前記活性ベース領域は前記コレクタ領域の内側の中央リング構造に形成され、前記エミッタは前記活性ベース領域の中央リングの内側に配備されたエリアに形成されている請求項１に記載の集積回路。
【請求項４】
より高い導電性の表面領域以外の部分における第１ウエル領域は約１０^１７原子／ｃｍ^３の最高ドーパント濃度のヨウ素でドープされている請求項１に記載の集積回路。
【請求項５】
前記活性ベース領域は、ひ素、アンチモニおよび燐からなる群から選択された不純物でドープされたエピタキシャル層からなり、前記第１ウエル領域はヨウ素でドープされている請求項１に記載の集積回路。
【請求項６】
前記活性ベース領域は約１０００ｎｍまたはこれより大きい厚みを有するエピタキシャル層である請求項１に記載の集積回路。
【請求項７】
前記第１導電層および第２導電層はドープされたポリシリコン層からなる請求項１に記載の集積回路。
【請求項８】
前記活性ベース領域と基板間に配備された第２導電型の高い導電性を有する埋め込み領域をさらに含み、前記第１ウエル領域は埋め込み領域にほぼ達するように下方向に延長している請求項１に記載の集積回路。
【請求項９】
ラテラル・バイポーラ・トランジスタを有する集積回路を製造する方法であって、
前記第１導電型の基板を用意する工程と、
前記第１導電型と逆である、前記基板上の第２導電型の活性べース領域を形成する工程と、
前記活性ベース領域上にコレクタ・ウエル・インプラント・マスクを形成する工程であって、このインプラント・マスクは前記活性ベース領域の部分を露出するように設けられたマスク開口部を有している工程と、
前記マスク開口部を介して第１インプラント・エネルギーで前記第１導電型の不純物を前記活性ベース領域にインプラントし、前記活性ベース領域の介在領域と横方向に結合する第１ウエル領域を規定する工程と、
前記コレクタ・ウエル・インプラント・マスクを除去する工程と、
前記活性ベース領域上に誘電体スタックを形成する工程であって、このスタックは第１ウエル領域を露出するように設けられた開口部を有し、さらに第１ウエル領域間に横方向に、かつ、これから隔置された活性ベース領域の表面領域を形成する工程と、
前記第１ウエル領域上に第１導電型の不純物でドープされた第１ポリシリコン層を形成し、また、活性ベース領域の前記露出された表面領域上に第１導電型の不純物でドープされた第２ポリシリコン層を形成する工程と、
前記活性ベース領域内で前記第２ポリシリコン層の下方にある第１導電型の第２ウエル領域を有するエミッタと、第１ポリシリコン層の下方に位置し、第１ウエル領域内に第１ウエル領域の残りの部分よりも高い不純物濃度を有する浅い表面領域を同時に形成する工程と、を含むラテラル・バイポーラ・トランジスタを有する集積回路を製造する方法。
【請求項１０】
前記第１インプラント・エネルギーで不純物をインプラントする工程は、約６．１０^１２原子／ｃｍ^２のヨウ素ドーズを使用して約１８０ＫｅＶで実行される請求項９に記載の方法。
【請求項１１】
前記第１インプラント・エネルギーをインプラントした後で、かつ、コレクタ・ウエル・インプラント・マスクを除去する前に、続いてそれぞれ約９０ＫｅＶと２５ＫｅＶで第１導電型の不純物の第２インプラントおよび第３インプラントを実行する工程をさらに含む請求項９に記載の方法。
【請求項１２】
前記活性ベース領域が約１０００ｎｍまたはこれより大きい厚みを有するように形成される請求項９に記載の方法。
【請求項１３】
前記基板上に第２導電型の高い導電性を有する埋め込み領域を形成するとともに活性ベース領域を形成する工程をさらに含み、第１インプラント・エネルギー・レベルでのインプラント工程によって形成された第１ウエル領域がほぼ前記埋め込み領域に下方向に延長している請求項９に記載の方法。
【請求項１４】
前記第１ポリシリコン層および第２ポリシリコン層の表面上に金属ケイ化物を形成する工程をさらに含む請求項９に記載の方法。
【請求項１５】
前記第１ポリシリコン層および第２ポリシリコン層をパターン化するためのエッチング前にこれらの側部に残存した酸化物スペーサを除去する工程と、前記第１ポリシリコン層および第２ポリシリコン層の表面上に金属ケイ化物を形成する工程をさらに含む請求項９に記載の方法。
【請求項１６】
前記誘電体スタックを形成する工程は、前記活性ベース領域上に酸化シリコンサブ層を形成する工程と、前記酸化シリコンサブ層上に窒化サブ層を形成する工程を含む請求項９に記載の方法。
【請求項１７】
ベース端子をＬＯＣＯＳ領域によって前記コレクタと前記エミッタから水平方向に隔置して形成し、前記ベース端子は前記埋め込み領域上に形成された第２導電型の深い層からなり、また第２導電型のより高い導電性ベース接触領域が前記深い層上に形成され、電気的導電性接点が前記より高い導電性ベース接点領域を介して前記ベース端子に形成される工程と、
前記基板上の前記埋め込み領域から横方向に隔置され、前記ベース端子の横方向外部の位置に第１導電型の埋め込み領域を形成する工程と、
前記第１ウエル領域が形成されると同時に前記第1導電型の埋め込み領域上に第１導電型の第３ウエル領域を形成する工程と、
前記第３ウエル領域上に酸化フィールド層を形成する工程と、
の付加的工程をさらに含む請求項１３に記載の方法。
【発明の詳細な説明】
【０００１】
１．発明の分野
本発明は集積回路のためのラテラル・バイポーラ・トランジスタおよびラテラル・バイポーラ・トランジスタの製造方法に関し、また、より詳しくはラテラル・バイポーラ・トランジスタを使用するバイポーラおよび相補型ＭＯＳトランジスタ（ＢｉＣＭＯＳ）回路およびその製造方法に関する。
【０００２】
２．関連技術の説明
高速アナログ回路を含むＢｉＣＭＯＳ回路は、コンピュータおよび通信アプリケーションにおいて大きい需要がある。従来のＢｉＣＭＯＳ回路は、バイポーラ・トランジスタとＭＯＳトランジスタの両方を共通基板上の単一回路に有している。ＭＯＳトランジスタは、一般的にデジタル回路に使用され、一方バイポーラ・トランジスタは一般的にアナログ回路に使用され、ＢｉＣＭＯＳ回路はこれらのトランジスタを組み合わせ、一体化して共通のモノリシック半導体構造としている。従って、ＢｉＣＭＯＳ回路の製造において、ＭＯＳトランジスタおよびバイポーラ・トランジスタの形成は、共通の処理スキームに一体化されるべく互換性がなければならない。さらに、製造経費、時間および複雑さを管理するために、全処理工程数を制限し、縮小する新規な設計アプローチに対する一定した必要性がＢｉＣＭＯＳ処理分野に残されている。
【０００３】
ラテラル・バイポーラ型トランジスタは、優れた直線性を提供し、また一般に大量生産に耐え得るようなＢｉＣＭＯＳデバイスに使用される。ラテラル・バイポーラ・トランジスタは通常、基板の共通表面域に沿って延長し、それぞれラテラルＰＮＰ（ＬＰＮＰ）またはラテラルＮＰＮ（ＬＮＰＮ）を形成する、例えばＰＮＰまたはＮＰＮの可変導電性である３つの別個の半導体領域を含んでいる。
同じエリアにＢｉＣＭＯＳ回路のためのラテラル・バイポーラ・トランジスタ（例えばＬＰＮＰ）の形成を収容する処理シーケンスが必要である。さもなければ、ＢｉＣＭＯＳ処理中に垂直バイポーラ・デバイスを形成するのに必要とされる処理と比較して付加的な処理工程を必要とせずに垂直バイポーラ・デバイス（すなわち、垂直ＮＰＮデバイス）を規定できる。ＢｉＣＭＯＳデバイスのＬＰＮＰ中のエミッタとコレクタ間のラテラル空間を減じることも望ましい。ＬＰＮＰ中のエミッタとコレクタ間のより狭い空間は導電性であり、デバイス内の利得と周波数応答性を高める。
【０００４】
さらに、バイポーラ・トランジスタを一般に使用するアナログ回路のために、電流利得の大きさ、最大作動周波数および初期電圧特性は一般に、回路の高速能力の指示を提供する。さらに、トランジスタのベータ（β）値（すなわち、電流利得）と初期電圧との積のより大きい値は、回路の高い動作能力の指示を提供する。既知のように、トランジスタのベータ（β）値は、トランジスタのコレクタとエミッタ間の電圧（ＶＣ_Ｅ）を一定に保持した状態で決定された入力電流（Ｉ_Ｂ）に対するその出力電流（Ｉ_Ｃ）の比である。トランジスタ回路の電流利得は、エミッタ接地トランジスタ回路と同様に対応している。
【０００５】
初期効果現象も周知であり、また、出力特徴曲線すなわちバイポーラ・トランジスタのコレクタ電流対異なるベース電流のためのコレクタ電圧の測定データをプロットしたものが、ゼロ・コレクタ電流のポイントに戻って補外され、曲線が全て接地（共通）負電圧において交差することは実験的観察に基づいている。この電圧は初期電圧であり、また一般的にＶ_Ａで表される。高い初期電圧がアナログ回路で所望され、コレクタ電流中の強いスイングの発生を阻止する。
【０００６】
しかし、ラテラル・バイポーラ・トランジスタを備えたアナログ回路の高速性能を改善するための過去における障害は、一方では初期電圧と他方では電流利得または作動周波数との間に存在するトレードオフ関係にある。すなわち、先行のバイポーラ・トランジスタ設計における電流利得または初期電圧のいずれかに提供される改良（増大）は、回路の全体としての正味の性能が著しく改善されるように他の特性のオフセット縮減を伴う傾向にある。例えば、性能能力の測定値としての電流利得（またはベータ）と初期電圧との積が、実質的に同値に維持される。これは、もし一つの特性が高まると、他の特性がその量を相殺するようにシーソー・ダウンする。従って、改善が他のトランジスタ特性に発生するオフセット縮減のために効果的に相殺することなく、初期電圧または電流利得（あるいは作動周波数）のいずれかを高揚し得る、ラテラル・バイポーラ・トランジスタ・アーキテクチャに対する必要性が存在する。このようにして回路性能の意味のある正味の改善は設計レベルで提供されなければならない。
【０００７】
いずれにしても、従来技術では、一般的にラテラル・バイポーラ・トランジスタを使用する従来の半導体デバイスに関連し、また特に従来のＢｉＣＭＯＳ技術に関連する一つまたはそれ以上の上述の必要性および問題を十分に扱い、満たすことができない。
【０００８】
例えば、米国特許第５１８７１０９号明細書は、バイポーラ・トランジスタおよびＭＯＳトランジスタを含むＢｉＣＭＯＳ集積回路を製造するためのプロセスを開示している。エミッタおよびコレクタが、埋め込みＮ領域となる、リモート・ベース接点を伴う同じ活性領域内に配備されている。エミッタはＰ＋多結晶シリコンの層からの拡散によって形成され、またＰ＋多結晶シリコン層はＭＯＳトランジスタのゲートとしても作用する。ベース領域は、エミッタを形成するのに使用されたＰ＋多結晶層によってカバーされた絶縁物の直下に配備されている。
ＰＭＯＳのＰ＋Ｓ／Ｄがコレクタであり、またベースに自己アラインされている。エミッタ・フィールド・プレートが、コレクタに自己アラインされ、Ｅ−Ｃ容量が最小になるように使用される。このデバイスはカソードに埋め込みＮ接続で絶縁されている。多結晶層が、深く埋め込まれたＮ領域と接触するように使用されており、また、ＣＭＯＳスペーサがアノードとの短絡を阻止するのに使用されている。しかし、米国特許第５１８７１０９号明細書は、電流利得または初期電圧が、比例関係で他の特性を犠牲することなく高められるラテラル・バイポーラ・トランジスタ・アーキテクチャを教示していない。
【０００９】
サン他による電子デバイスに関するＩＥＥＥ議事録、第３９巻、第１２号、１９９２年１２月、第２７３３−２７３９ページや、また米国特許第５８２４５６０号明細書は、ポリシリコン電極表面上に、かつ、基板に設けられた、隣接するＰ＋面領域上に配備された金属ケイ化物接点を有するゲート付きラテラルＰＮＰを提供するＢｉＣＭＯＳ処理技術を開示している。この基板において、次の金属ケイ化物処理が実行される前に、従来のラテラル絶縁部分または酸化スペーサがポリシリコン電極の側部上に形成され、また酸化スペーサが横方向に介在し、ポリシリコン電極をＰ＋面領域から横方向に隔置し、これによって隣接するポリシリコン電極間のスペースが増大している。従って、サン他の刊行物と米国特許第５８２４５６０号明細書に記述されたデバイス中の利得と周波数応答性は、最良のものを期待することができない。加えて、米国特許第５１９７１０９号明細書のように、サン他の刊行物および米国特許第５８２４５６０号明細書もまた、電流利得または初期電圧が比例関係で他の特性を犠牲にすることなく好適に改善できるラテラル・バイポーラ・トランジスタ・アーキテクチャを教示していない。
【００１０】
結果として、高い性能と、高速ＢｉＣＭＯＳ回路技術およびこの種のラテラル・バイポーラ・トランジスタ・アーキテクチャの形成を、付加的な処理工程を必要とせずにＢｉＣＭＯＳ処理に吸収する技術とを支持し、これらを可能にするラテラル・バイポーラ・トランジスタ・アーキテクチャに対する必要性が存在する。本発明は上述のまた他の必要性を満たすものである。
【００１１】
発明の概要
本発明によれば、高い初期電圧を犠牲にすることなしに高い電流利得と高い周波数能力を維持するラテラル・バイポーラ・トランジスタが提供される。より詳しく説明すると、ラテラル・バイポーラ・トランジスタは、バイポーラ・デバイスとＣＭＯＳデバイスの両者を有する集積回路上に形成され、このラテラル・バイポーラ・トランジスタはＢｉＣＭＯＳ方法に基づき、また同じエリアにあるとすれば垂直バイポーラ・デバイスの形成に相対する付加的な工程なしに形成される。
【００１２】
上述の、また他の利点と有益性を達成するために、本発明に基づいて製造されたラテラル・バイポーラ・トランジスタは、一般に次の特徴を有している。活性ベース領域が逆導電型の基板上に形成される。この活性ベース領域は、基板上に設けられた同じ導電型の介在埋め込み領域上に形成されるのが好ましい。活性ベース領域は、ラテラル・バイポーラ・トランジスタの活性ベースとして適切な導電性を有する不純物でドープされた単結晶半導体材料のエピタキシャル層として形成されるのが有利である。エミッタ領域に沿った、ラテラル・バイポーラ・トランジスタ・アプリケーションのための独自のアーキテクチャを有するコレクタ領域が、この同じ活性ベース領域に形成される。
【００１３】
ラテラル・バイポーラ・トランジスタのコレクタは、介在活性ベース領域に横方向に結合された活性ベース領域の導電性とは逆型の導電性を有する適度にドープされたコレクタ・ウエル領域を形成して、ＬＰＮＰを生成することよって提供される。コレクタ・ウエル領域は一般に、埋め込み領域に達するまで活性ベース領域の全厚みに渡ってほぼ延長する深さを有して形成されるが、それは必然的ではない。エミッタは、コレクタ・ウエル領域間に横方向に、また、そこから隔置された位置に活性ベース領域の表面に形成されたエミッタ・ウエル領域を含むように提供される。コレクタとエミッタは、それぞれのコレクタとエミッタ・ウエル領域の上方の活性ベース領域の表面に配備された同じ導電型の導電層をさらに含んでいる。好ましくはポリシリコンでドープされたドープ導電層は、コレクタとエミッタのための接触層として作用し、この層上に金属ケイ化物のようなさらなる接触層が形成され得る。ドープされたポリシリコン型の導電層は有利にはドーパントのソースとして使用することができ、このドーパントは活性ベース領域に拡散してエミッタ・ウエル領域をコレクタ・ウエル領域間に横方向の位置に形成するとともに、コレクタ・ウエル領域で大きくドープされた浅い表面ウエル領域を形成してポリシリコン導電層と低抵抗接触を行う。
【００１４】
本発明はＬＰＮＰまたはＮＰＮのいずれかを形成するのに同様に適用できるが、重要な性能の高揚が観察され、特に本発明がＬＰＮＰの製造に適用される場合にこれが言える。すなわち、本発明の一実施形態の集積回路は、ＬＰＮＰのコレクタのＰウエル領域としての独自に適度にドープされたコレクタ・ウエル領域構造を形成し、得られた回路は著しく高揚した性能能力を付与される。より詳しく説明すると、電流利得と初期電圧との積が、Ｐウエル領域が存在するために著しく増大する。本発明のＰウエル領域のあることにより生ずる他の利点は、エミッタとコレクタ間のスペース、すなわち、ベース幅を効果的に狭くでき、利得と周波数応答性を高めることができることである。付加的に、従来のＬＯＣＯＳ領域または酸化物スペーサの代わりに、エミッタとコレクタのドープされたポリシリコン部分間の横方向スペースは、本発明においては、ポリシリコン部分上に形成されたケイ化物保護層によって規定され、横方向スペース、従ってベース幅がさらに縮小される。本発明のＬＰＮＰのベータ値は、約１００、一般に約１００−１５０、またこれより大きい。いずれの場合も、コレクタ中に単独Ｐエウル領域を組込むＬＰＮＰは、電流利得と初期電圧の積において著しい増大を示す。この初期電圧と電流利得との積の増大は、本発明に基づくコレクタ中に設けられたＰウエル構造を欠く以外は同様の構造に関する値の約６倍もの高い要素が観察されている。
【００１５】
本発明のラテラル・バイポーラ・トランジスタ・アーキテクチャにより、本発明はバイポーラ・トランジスタ回路の電流利得と初期電圧の変化間に発生することが予想されるオフセット・トレードオフ関係に関する従来の知識を無視している。例えば、これは発明のラテラル・バイポーラ・トランジスタによって達成される電流利得の増大が、初期電圧中の損失によって効果的に相殺することができないことを意味する。なぜなら、相対的に小さい縮小が、電流利得に大きい増大があるにもかかわらず実際に初期電圧に生じるからである。従って、本発明のラテラル・バイポーラ・トランジスタ内で達成された電流利得と初期電圧との積の高い値が、リニア回路の構築を容易にする。さらに、電流利得、初期電圧および周波数応答性の全てが、発明のラテラル・バイポーラ・トランジスタ中の相対的に高い値で提供され、それにより高速性能が提供される。
【００１６】
本発明によって実施された他の重要な発見は、活性ベース層として使用されるエピタキシャル層の厚みが、回路の周波数応答に著しい影響を与える。この関係の識別において、エピタキシャル層の厚みの正関数となることが分かっている。
概念中にある上述した発明の設計規則によるラテラルＰＮＰを製造することにより、本発明に基づくラテラルＰＮＰは１ＧＨｚまでの周波数で利得を有する。
【００１７】
重要なことに、本発明のラテラル・バイポーラ・トランジスタは、必要とする処理工程の数を増やすことなしに、従来の垂直ＰＮＰデバイスのために規定されたのとは別の方法で、活性エリア内でＢｉＣＭＯＳ処理の過程で形成することができる。
【００１８】
本発明の前述の目的や他の目的、態様および利点は、図面を参照し、以下の詳細な説明からよりよく理解される。
【００１９】
図面は単に例示目的で提供され、ここでは必ずしも一定の縮尺で描かれたものではないことを理解されたい。
【００２０】
発明の実施の形態
図１を参照すると、本発明のラテラル・バイポーラＰＮＰトランジスタは、次の処理シーケンスを含む二重ＣＭＯＳ処理スキームに基づいて実行できる。
【００２１】
図示を省略したマスクが、軽くドープされたＰ型Ｐ（Ｐ−）単結晶半導体基板１０に設けられ、基板の領域に露出されて高いドーズのひ素（約５．１０^１５／ｃｍ^２）またはＰまたはＳｂのような他のＮ−型の不純物をインプラントし、基板１０の露出領域中に高いＮ−型の濃度を有する埋め込みＮ領域１１を形成する。例えば、単結晶基板１０は、シリコンまたはＧａＡｓウエハまたはＳＯＬ等とすることができる。基板とこの上に形成された上乗せ層の横ないし水平方向は方向３２で示される。このインプラント工程は、ＬＰＮＰのための埋め込みＮ領域を形成するのに使用され、基板上のあらゆるところに配置されるＰＭＯＳデバイスだけでなくＮＰＮデバイスも製造できる。これについては図６−７に関する以下の説明から明白となろう。このマスクは基板１０からはぎ取られ、基板は酸素でアニーリングされる。
【００２２】
図示を省略した第２マスクが、ウエハ１０上に設けられ、ウエハの付加的な領域を露出して、ヨウ素（約４．１３^１３／ｃｍ^２）の中庸のドーズでインプラントされ、露出領域中で従来の中庸Ｐ型濃度を有する埋め込みＰ領域２７が形成される。この埋め込みＰ領域２７は、完成されたＬＰＮＰを隣接デバイスから絶縁する絶縁構造の一部を形成する。Ｐ−型の埋め込み領域も、基板上のあらゆるところに位置付けされるＮＭＯＳデバイスのためにこの工程中に形成される。これについてはまた図６−７に関する以下の説明から明白となろう。第２マスクおよび酸化層が基板１０の表面から標準ＨＦエッチによってはぎ取られる。
【００２３】
次いで、約１μ（１０００ｎｍ）のモノシリコンの本質的に均一な厚みの軽くドープされた（約１０^１６／ｃｍ^３）Ｎエピタキシャル層（エピ層（ｅｐｉ−ｌａｙｅｒ））１２が、基板１０の露出面上に成長される。得られた中間構造を図１に示す。この得られた構造は、さらなる処理のために利用できる上面１０２を有する基板アセンブリ１０１として効果的に作用する。エピ層１２の厚みは、完成されたＬＰＮＰの周波数応答性に衝撃を与えるときが限界であることが発見されている。ここでより優れた応答性がエピ層の厚みを大きくする直接関数（ｄｉｒｅｃｔ ｆｕｎｃｔｉｏｎ）であることが分かっている。従って、約１０００ｎｍまたはこれより大きいエピ層１２の厚みが好ましい。
【００２４】
ＬＰＮＰの活性エリアおよびＬＰＮＰ周りの絶縁酸化物を規定する酸化物フィールドを提供するために、次の工程が続行される。約１５ｎｍ厚の薄いパッド酸化物層３３が、Ｎ型のエピタキシャル層１２上に成長され、続いて低圧化学蒸着（ＬＰＣＶＤ）によって１７０ｎｍ厚の窒化シリコン層３４が蒸着される。第３マスク３５が、実行されるべきフィールド酸化から保護されるべき将来の活性領域を規定するのに適用される。この保護された活性領域は、デバイスの下方で低抵抗経路を提供するのに使用される埋め込みＮ領域１１のエリアである。いずれにしても、第３マスク内の開口部によって露出された窒化物エリアは反応性イオン・エッチング（ＲＩＥ）に課せられ、これは露出窒化物層とその下にある酸化物層を、エッチが停止される前に、その厚みの約半分までエッチングする。得られた中間構造を図２に示す。
【００２５】
第３マスク３５が、その下にある酸化物パッド３３と窒化物３４の下方パターンを残したままで、はぎ取られる。酸化物フィールドの５５０ｎｍ層が、残っているパターン化窒化物層によってカバーされていない全エリア上を１０５０℃の蒸気内で酸化することによって熱的に成長させ、ＬＯＣＯＳ領域２２を提供する。この領域２２は活性エリアを規定し、この中にＬＰＮＰのコレクタおよびエミッタが形成され、埋め込みＰ領域２７上に酸化物フィールド領域２６が形成される。湿式エッチングを使用することにより、酸化中に窒化物層上に形成された酸化物の表面層、窒化物層３４およびパッド酸化物層３３が、活性エリアからはぎ取られる。得られた中間構造を図３に示す。
【００２６】
犠牲的な酸化が９００℃で３０分間（乾燥状態で）実行され、活性エリア中約２５ｎｍ厚の薄い酸化物フィールド層（図示省略）が形成される。
【００２７】
図示を省略した付加的なマスクが、位置を規定するために設けられ、ここにＬＰＮＰの接点が最終的に所望されるとともに、活性エリアの残りの部分が保護される。燐が埋め込みＮ領域１１の上部に位置付けされたＮ型のエピタキシャル層１２の露出活性エリア中にインプラントされ、エピ層１２中に深いＮ型にドープされた領域２３が形成される。Ｎ型領域２３が、埋め込みＮ領域１１に低抵抗の領域を形成する。深いＮ型領域２３の形成に使用されるマスクははぎ取られ、窒素雰囲気内で１０００℃でアニーリングが実行され、インプラントされた燐により、埋め込みＮ領域１１中に拡散され、深いＮ領域２３を埋め込みＮ領域１１にリンクする。
【００２８】
インプラント・マスク３６がこの埋め込みＰ領域２７上方に配備された酸化物フィールド２６の露出エリアにパターン化されるように設けられ、コレクタ領域が所望されているＬＯＣＯＳ領域２２によって規定された活性エリア内の位置も配備される。図４に示したように、それぞれ１８０、９０および２５ｋｅＶのエネルギーによるヨウ素の３工程インプラントが、マスク３６によって規定されたｎエピ層１２（および酸化物フィールド２６）の露出エリアで実行される。第１インプラント・エネルギーで不純物をインプラントする工程は６．１０^１２原子／ｃｍ^２のヨウ素ドーズを使用して約１８０ｋｅＶで実行される。第２インプラント・エネルギーで不純物をインプラントする工程は１．１０^１２原子／ｃｍ^２のヨウ素ドーズを使用して約９０ｋｅＶで実行される。３インプラント工程の完了後、インプラント・マスク３６がはぎ取られ、犠牲的酸化物層が湿式エッチングによって除去される。このインプラント手順は、基板上のあらゆるところに位置付けされたＮＭＯＳトランジスタのためのＰ−ウエルを同時に形成するのに使用される。
【００２９】
図５に示したように、１８０ｋｅＶのインプラントは埋め込みＰ領域２７の上方にＰ型のウエル領域２８の形成を生じることになり、また隣接するＮ型領域（Ｎ型のエピタキシャル層１２内）を互いに分離するＰウエル領域１８も形成される。Ｐウエル領域１８は、エピ層１２の厚みを通って延長する深さを有し、これは埋め込み領域１１に達して終わる。ｎエピ層１２の部分１２’はＰエウル２８と深いＮ領域２３間にある。埋め込みＰウエル領域２８は隣接するＬＰＮＰデバイスを絶縁する作用をし、一方埋め込みＮ領域はＮＰＮデバイスとラテラルＰＮＰのために使用される。
【００３０】
９０ｋｅＶインプラントは、抗パンチスルーのために使用され、基板上のあらゆるところに形成されたＮＭＯＳトランジスタのソースに対してドレインが短絡するのを抑制する。２５ｋｅＶインプラントは、基板上のあらゆるところに配置されたＮＭＯＳトランジスタの閾値電圧、すなわち、トランジスタを作動させるのに必要なゲート電圧をセットするのに使用される。３つの全てのインプラントが実行された後、図５に示したようにＰウエル領域１８が、約１．１０^１７原子／ｃｍ^３の最高ドパント濃度のヨウ素でドープされる。Ｐウエル・インプラント１８はｎエピ層１２の介在領域１２０に横方向で結合されラテラルＰＮＰ構造を形成する。
【００３１】
中庸にドープされ、コレクタ領域に設けられたＰウエル・インプラント１８が、初期電圧と電流利得との積を著しく増大させる。この増大は、コレクタ領域に提供されたＰウエル・インプラントのないこと以外は同様のデバイスと比較して、本発明に基づいて製作されたＬＰＮＰでほぼ６個の要素が観測される。ＢｉＣＭＯＳ処理シーケンスの重大時に、また図６と７に示したように、ＣＭＯＳデバイスが、ＬＰＮＰ活性エリア１がマスクされている間、従来のＣＭＯＳ処理フローによって同じ基板１０上の他の活性エリア２と３に形成される。
図６に示したように、ＮＭＯＳ Ｐウエルが上述の３インプラント工程中に形成された後、ＮＭＯＳポリ・ゲート５０が、酸化物ゲート上に蒸着され、ＮＭＯＳ Ｎ−ＬＤＤ５２の形成に続いて、活性エリア２における従来のＮＭＯＳ処理によってパターン化され、次いでマスク３７が活性エリア２の露出エリアに適用され、ここで大きくドープされたＮ型の外部ソース／ドレイン（Ｓ／Ｄ）領域５７がインプラントによって形成されることになる。このマスク３７はＬＰＮＰの深いＮ領域２３（これのみ）が露出される。ひ素のインプラントは、ＮＭＯＳトランジスタの外部Ｓ／Ｄ領域５７を形成しているマスク３７の露出エリアによって実行される。
マスク３７を介するひ素のインプラントは、また深いＮ型領域２３上部に配備された、外部の深くドープされた（Ｎ＋）ベース活性領域２４も形成する。これは低抵抗経路を埋め込みＮ領域１１に提供するとともにコレクタ直列抵抗を小さくするためである。マスク３７は除去され、アニーリングが実行される。
図６は従来の手順で形成された２ｋΩ／平方のポリシリコン抵抗器５９を示す。一般的には、酸化物側壁がＣＭＯＳゲート上に成長する前に、ＮＭＯＳとＣＭＯＳのために蒸着された同じポリシリコン層内にＲＩＥによって規定される。
【００３２】
図７に示したように、ＰＭＯＳ Ｎウエル５３、酸化物ゲート上のＰＭＯＳポリ・ゲート５４およびＰＭＯＳ Ｐ−ＬＤＤ５５が従来のＰＭＯＳ処理によって形成され、ＮＭＯＳ処理で集積され、一方でＬＰＮＰ活性エリアがマスクされた後、マスク３８が活性エリア３の露出エリアに適用され、ここで深くドープされたＰ型の外部ソース／ドレイン（Ｓ／Ｄ）領域５８が形成されることになる。ヨウ素によるＰインプラントが実行され、Ｐ＋Ｓ／Ｄ領域が形成され、ＰＭＯＳゲートがドープＰ＋になる。マスク３８が除去され、アニーリングが実行される。ＣＭＯＳデバイスが形成され、一方ＬＰＮＰ活性エリア１がマスクされた後、処理フローがＬＰＮＰの製造を続行するために復帰する。
【００３３】
特に、ＬＰＮＰデバイスの製造への復帰において、また図８を参照して、ＴＥＯＳからＬＰＣＶＤによって形成された、約２０ｎｍの厚みの二酸化シリコン層１５ａと、ＬＰＣＶＤによって形成された、約３０ｎｍの厚みの窒化物シリコン層１５ｂが基板アセンブリの表面上にこの順序で逐次成長される。このアセンブリにはＮエピタキシャル層１２の面を含み、窒化物／酸化物スタック１５（例えば、Ｓｉ_３Ｎ_４／ＳｉＯ_２層スタック）、すなわち、誘電体スタック１５を形成する。マスク３９がＬＰＮＰおよびＣＭＯＳデバイスのエリア（２３、２４）をカバーするように適用される。このマスク３９はパターン化され、所望のコレクタとエミッタ・エリアの上方の位置で窒化物／酸化物スタック１５を露出する。
得られた構造を図８に示す。こうして、下敷きされた二酸化シリコン層１５ａは、露出された窒化シリコン層１５ｂを除去するのに使用される。次いで、二酸化シリコン層１５ａの露出部分が湿式エッチによって除去され、活性ベース領域１２の露出表面部分４０と４１が提供され、これが完成されたＬＰＮＰ中のコレクタとエミッタの位置にそれぞれ対応することになる。マスク３９が除去される。
次の説明はＬＰＮＰデバイスの製造を完成するのに使用される処理工程に主として焦点が合わされ、また、ＣＭＯＳデバイスは一般に、次に説明のない限り少なくとも酸化物／窒化物スタック１５によって、これらの最終ＬＰＮＰ製造工程中に保護される。
【００３４】
製造工程中にあるＬＰＮＰデバイスを示した図９を参照すると、約３００ｎｍ厚のポリシリコン層（１６、１７）がＬＰＣＶＤ方法によって基板アセンブリ上にブランケット蒸着される。このポリシリコン層（１６、１７）は、活性ベース領域（エピ層１２）および露出表面領域４０と４１におけるＰ−ウエル領域１８は直接接触し、ここで開口部は直前の工程で酸化物／窒化物スタック１５中に形成される。次に蒸着ポリシリコン層（１６、１７）が、十分に低いエネルギーによるインプラントによってヨウ素によって強くドープされてＰ＋に形成され、これによってＰウエル領域１８のモノシリコン材料中のドーピング濃度が高まることはない。約２００ｎｍ厚の一時的二酸化シリコン層（図示省略）が、反応剤としてのＴＥＯＳを使用してＬＰＣＶＤによってポリシリコン層（１６、１７）上に成長される。この一時的二酸化シリコンは、ＮＰＮエミッタ・ポリが規定され、基板上のあらゆるところにエッチングされた後で除去される。こうしてウエハ１０が炉内で酸素雰囲気中で８５０℃の加熱によりアニーリングされ、続いて１０秒間１０５０℃で急速熱処理（ＲＴＰ）される。これはヨウ素ドーパントを活性化させ、ヨウ素ドーパントをポリシリコン層（１６、１７）内に分配させ、またポリシリコン層（１６、１７）からのヨウ素ドーパントを、スタック１５を介して露出されているｎ−エピ層１２に拡散させる。この拡散が、ポリシリコン層部分１７の直下にある露出領域でエピ層１２内のＰ＋エミッタ領域１３を形成し、同時にポリシリコン層部分１６の直下にある露出領域でＰ型のウエル領域１８内の強くドープされた（Ｐ＋）浅い表面領域１４を形成する。
【００３５】
図示を省略したレジスト・マスクがＰ＋ポリシリコンをパターン化するのに使用され、ＬＰＮＰのコレクタとエミッタ中に使用されるべきポリシリコン層パターン（１６、１７）の横方向境界線を規定する。このポリシリコン層は、マスクされないで残されていた基板上のどの個所も除去される。
【００３６】
しかし、ポリシリコン層がエッチングされる前に、酸化物スペーサが高い微細構成工程で残され、ＮＰＮ、ＣＭＯＳまたはポリ・ラインのような下敷き構造の周辺の形状に曲げなければならないレジスト・マスクのある個所にはどこにでも酸化物スペーサが必ず生じる傾向にある。従って、まず、酸化物エッチが実行され、これらの酸化物スペーサがポリシリコン層（１６、１７）から除去され、一方基板上のどの個所にも形成されたＣＭＯＳおよびＮＰＮデバイスがレジスト・マスクによって保護される。この工程は、ポリシリコン層１６と１７の横方向サイドにおける酸化物スペーサの発生を阻止するとともに、これを排除する。
【００３７】
次に、反応性イオン・エッチが実行され、露出された（マスクされていない）ポリシリコン層の全体に渡ってエッチングされ、またこのエッチは残りの窒化物層１５ｂで停止される。高い微細構成工程のために、約１００％のオーバーエッチが、ポリシリコン・スペーサの除去を保証するのに必要である。コレクタ・ウエル１８とエミッタ・ウエル１３の上方のポリシリコン領域（１６、１７）を残してエッチした後でレジスト・マスクがはぎ取られる。得られた構造を図９に示す。
【００３８】
ポリシリコン（１６、１７）をパターン化するために使用されるレジスト・マスクは、図９に見られるように窒化物／酸化物スタック１５の下敷き横方向側部で異方性エッチングの完了時に保持されたポリシリコンの側部（１６’、１７’）間の部分的横方向オーバーラップ１０３が形成されるように適当に規定される。このように、横方向スペース１０４、すなわち、コレクタ（１８）とエミッタ（１３）間のベース幅は、完成されたデバイス内でパターン化されたポリシリコン層部分の横方向サイド上の酸化物スペーサを保持しているラテラル・バイポーラ・ＰＮＰトランジスタと比較して、本発明において効果的に減じられる。残されたＰ＋ポリシリコンがベース接点開口部にオーバーラップするので、エミッタ−ベース結合部がフィールドメッキされる。
【００３９】
次に、処理フローにおいて、他のレジスト・マスクが、ケイ化物化されるべきエリアを規定するのに使用される。すなわち、金属ケイ化物形成は、ＬＰＮＰベース、コレクタおよびエミッタに低抵抗接点を提供するのに使用されるのが好ましい。レジスト・マスクはコレクタ（１４、１６、１８）とエミッタ（１３、１７）間のエリアに適用され、また、コレクタ領域を部分的にオーバーラップするように適用されなければなない。このレジスト・マスクは、エミッタＰ＋ポリ１７の各側部上で酸化物／窒化物スタック１５がエッチされるのを阻止し、これはＬＰＮＰの活性ベース領域１２内のケイ化物形成をブロックするように作用する。これによりコレクタとエミッタ間に発生する短絡を阻止する。反応性イオン・エッチが、製造中のＬＰＮＰのマスクされた活性エリアの外部に配備された残りのマスクされていない窒化物１５ｂを異方性エッチし、スタック１５の下方にある二酸化シリコン層１５ａ内で停止するように実行される。レジスト・マスク４２のはぎ取り後、希釈ＨＦ内の湿式エッチが、二酸化シリコン１５ａとＰ＋ポリ１７上の負性酸化物の露出部分を除去するのに使用される。ケイ化物されてはならない全エリアが、窒化物エッチの後に残っている窒化物層１５ｂによるこのエッチから保護される。Ｔｉ／ＴｉＮ層がスパッタされ、続いて約７００℃の急速熱処理（ＲＴＰ）がＴｉＳｉ_２（１９、２０、２５）を、ポリシリコン・エリア（１６、１７）とＮ＋ベース領域２４（ＣＭＯＳゲートとそのＳ／Ｄ領域も含めて）形成するのに使用される。強くドープされたＮ型領域２４の頂部に形成されたケイ化物２５が、深いＮ型領域２３と共に、ＬＰＮＰデバイスのベース端子２１を提供する。
【００４０】
この工程のための他の有用な金属ケイ化物には、例えばケイ化物タングステンまたは２ケイ化物コバルトが含まれる。酸化物によってカバーされたエリア上で、Ｔｉは酸素と反応しない。この反応しないＴｉは、湿式エッチング（すなわち、ＮＨ_４ＯＨ、Ｈ_２Ｏ_２）によって除去され、反応したＴｉ／ＴｉＮ層がそのままで残される。このようにして、いわゆるケイ化物（自己アラインされた「ケイ化物」）が全露出ポリシリコンとモノシリコンエリア上に形成される。
別の方法として、Ｔｉ／ＴｉＮスタックの代わりに、Ｔｉの単一層を使用することもできる。同様のケイ化物がＰｔをスパッタし、異なる温度と湿式エッチング剤を使用することによって得ることができる。ＴｉＳｉ_２の場合において、約８３０℃における第２ＲＴＰ工程が、Ｃ４９相からＣ５４相に移るのに広範に使用される。
これはシート抵抗のほんの２５％に過ぎない。コレクタ（１４、１６、１８）とエミッタ（１３、１７）間の横方向スペーシング１０４は、発明の処理スキームの使用によって減じられる。このスペーシングはＬＯＣＯＳの代わりとなるケイ化物保護層によって規定されている。
【００４１】
処理フローのこの関連によって、本発明の「フロント・エンド」処理が完了し、ＬＰＮＰバイポーラ・トランジスタが本質的に完成される。基板上のＬＰＮＰおよび他のＩＣデバイスに金属相互連結を形成するための「バック・エンド」処理に関して、標準的なまたは他の適当な金属化操作が実行でき、ＢｉＣＭＯＳデバイスに必要とされる多段金属化レベルを提供する。金属化が実行される前に、ＬＰＮＰおよびＣＭＯＳデバイスが、平上面を提供している一つまたはそれ以上の誘電体層でコーティングされる。例えば、金属ケイ化物形成の後、高い屈折率ガラスのフィルムが、ＰＥＣＶＤによって蒸着でき、これに続いて水素イソロイシンキオキサン（hydrogensilesquioxane）のような流動性酸化物（ＦＯＸ）の層上でスピニングされ、また、ＰＥＣＶＤ ＴＥＯＳの層でキャッピングされる。導電性相互連結が、ケイ化物化ポリシリコン領域１６と１７とＬＰＮＰのベース接点２５と、この種のデバイスのための標準のまたは他の適切な金属化処理手順を使用して電気的に連絡して形成される。金属化デバイスは標準的アプローチによって不動化される。この不動化は、第４金属層上で低温度で燐ドープ・ガラスと窒化物シリコンのスタックを蒸着することによって実行できる。当該技術の習熟者であれば、ケイ化物化処理後実行されるバック・エンド処理のための他の適当な技術を容易に理解できる。
【００４２】
さらに、本発明の実施において、ラテラル・バイポーラ・トランジスタはコレクタ領域と同心形態で形成される。コレクタ領域は外リングの形態に形成され、活性ベース領域が、コレクタ領域の内側の中間リングの形態に形成され、またエミッタが活性ベース領域の中間リングの内側に配備されたエリアに形成される。
例えば、これらのリングは同心スクエア、角の丸いスクエア等を形成しうる。警告として、本発明のＬＰＮＰデバイスのコレクタは、その動作中、順方向にバイアスされることはない。逆バイアス下で、エミッタの電位は表面からホット・キャリアを推進する。これはＬＰＮＰの信頼性のためには重要である。なぜなら、このホット・キャリアが、インターフェイス状態を形成し、電流利得を減じ、また順方向動作下でｌ／ｆのノイズを増大するからである。一般的に、アプリケーションに依存して必ずしも必要ではないが、本発明に基づいて製造されたＬＰＮＰは、エミッタ接地トランジスタとして作動する。
【００４３】
本発明のＬＰＮＰに提供されたＰウエル・アーキテクチャは、電流利得と初期電圧との積を著しく大きく、例えば６ないしそれ以上のファクタにする責務があることが分かっている。本発明のＬＰＮＰのためのベータ値は、約１００より大きく、一般には１００−１５０である。Ｐウエル領域はエミッタとコレクタ間のスペーシング、すなわち、ベース幅を効果的に狭くする。これは利得と周波数応答性を高める働きをする。付加的に、エミッタとコレクタのドープされたポリシリコン部分間の横方向スペーシングは、本発明においては、従来のＬＯＣＯＳ領域または酸化物スペーサの代わりに、ポリシリコン部分上に形成されたケイ化物保護層によって規定されるが、これはさらに横方向スペーシング、従って、ベース幅を減少する。本発明に基づくラテラルＰＮＰは、１ＧＨｚまでの周波数において利得が得られる。本発明のラテラル・バイポーラ・トランジスタを組込んでいるＢｉＣＭＯＳ回路は、ＮＭＯＳとＰＭＯＳトランジスタを含むＣＭＯＳトランジスタだけでなく、ＰＮＰとＮＰＮバイポーラ・トランジスタの両方をも含み、共通の基板の上方に規定された別の活性エリアに形成される。
【００４４】
本発明は、特定するアプリケーションのための図示された実施形態を参照して説明したが、本発明はこれに限定するものではない。当該技術の習熟者、およびここに提供した技術にアクセスする者にとっては、付加的な修正、アプリケーションおよびその範囲内、さらに付加的な分野にある実施形態も容易に理解できるであろうし、本発明が著しい有効性を有することが理解できよう。例えば、領域、層および基板の導電型を逆にし、図示したラテラルＰ−Ｎ−Ｐバイポーラ・トランジスタの代わりにラテラルＮ−Ｐ−Ｎを形成することもできる。
【００４５】
従って、本発明の範囲内にあるいずれの、および全てのこの種のアプリケーション、修正例および実施形態も添付の請求の範囲によって意図されるものである。
【図面の簡単な説明】
【図１】
本発明の実施形態に基づくラテラル・バイポーラ・トランジスタの製造を一体化する二重ＣＭＯＳ半導体構造の初期工程における代表的な部分を拡大して示す断面図。
【図２】
図１の工程に続く中間工程における断面図。
【図３】
図２の工程に続く中間工程における断面図。
【図４】
図３の工程に続く中間工程における断面図。
【図５】
図４の工程に続く中間工程における断面図。
【図６】
同じ二重ＣＭＯＳ処理フロー中の基板の他のエリア上に形成されたＣＭＯＳデバイスをも示す断面図。
【図７】
図６の工程に続く中間工程における断面図。
【図８】
図７の工程に続く中間工程における断面図。
【図９】
図８の工程に続く中間工程における断面図。
【図１０】
本発明に基づいて製造され、ほぼ完成されたＬＰＮＰデバイスを示す断面図。