JPH06318600A - 半導体デバイス - Google Patents
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- JPH06318600A JPH06318600A JP3040804A JP4080491A JPH06318600A JP H06318600 A JPH06318600 A JP H06318600A JP 3040804 A JP3040804 A JP 3040804A JP 4080491 A JP4080491 A JP 4080491A JP H06318600 A JPH06318600 A JP H06318600A
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】 （修正有）
【目的】 寄生キャパシタンスの低い自己整合コンタク
トを有する半導体デバイスを提供する。 【構成】 第１の半導体領域と第２の半導体領域をそれ
ぞれ接続するための連続導電性領域と、指状の電極とを
有する半導体デバイスにより与えられる。第１の半導体
領域と第２の半導体領域は、第２の半導体領域の各々の
下部に指状電極の指を有する半導体基板中に形成され
る。第１の半導体領域上に連続導電性領域を形成し、指
状電極の指の間に配置することにより、第２の半導体領
域を共通電極と接触させることができるばかりでなく、
共通電極と指状電極とを自己整合させることもできる。
指状電極と連続導電性領域との間のオーミック短絡は、
これらの間に絶縁領域を間挿することにより与えられ
る。第２の半導体領域と接触する共通電極が１個である
場合、物理的寸法が無制限であれば、導電性領域に対す
る抵抗接点は指状電極の指の外側に形成することができ
るので、寄生キャパシタンスを効果的に低下することが
でき、寸法の縮小も可能である。
トを有する半導体デバイスを提供する。 【構成】 第１の半導体領域と第２の半導体領域をそれ
ぞれ接続するための連続導電性領域と、指状の電極とを
有する半導体デバイスにより与えられる。第１の半導体
領域と第２の半導体領域は、第２の半導体領域の各々の
下部に指状電極の指を有する半導体基板中に形成され
る。第１の半導体領域上に連続導電性領域を形成し、指
状電極の指の間に配置することにより、第２の半導体領
域を共通電極と接触させることができるばかりでなく、
共通電極と指状電極とを自己整合させることもできる。
指状電極と連続導電性領域との間のオーミック短絡は、
これらの間に絶縁領域を間挿することにより与えられ
る。第２の半導体領域と接触する共通電極が１個である
場合、物理的寸法が無制限であれば、導電性領域に対す
る抵抗接点は指状電極の指の外側に形成することができ
るので、寄生キャパシタンスを効果的に低下することが
でき、寸法の縮小も可能である。
Description
【０００１】
【産業上の利用分野】本発明は半導体デバイスに関す
る。更に詳細には、本発明は自己整合コンタクトを有す
る半導体デバイスおよび該デバイスの製造方法に関す
る。
る。更に詳細には、本発明は自己整合コンタクトを有す
る半導体デバイスおよび該デバイスの製造方法に関す
る。
【０００２】
【従来の技術】半導体技術における最近の開発の主力は
高回路密度で低出力遅延の製品に向けられている。最先
端の半導体デバイスの特徴の一例は米国特許第４４５３
３０６号および４６９１２１９号明細書に開示されてい
るような自己整合ポリシリコンコンタクトである。特
に、素子を駆動する電気接点は、導電性コンタクト層と
して高度にドープされた多結晶シリコンを用いて作製さ
れている。自己整合ポリシリコンコンタクトは、寄生キ
ャパシタンスを低下することにより、高速半導体デバイ
スの性能を著しく改善する。
高回路密度で低出力遅延の製品に向けられている。最先
端の半導体デバイスの特徴の一例は米国特許第４４５３
３０６号および４６９１２１９号明細書に開示されてい
るような自己整合ポリシリコンコンタクトである。特
に、素子を駆動する電気接点は、導電性コンタクト層と
して高度にドープされた多結晶シリコンを用いて作製さ
れている。自己整合ポリシリコンコンタクトは、寄生キ
ャパシタンスを低下することにより、高速半導体デバイ
スの性能を著しく改善する。
【０００３】しかし、従来の自己整合コンタクト技術で
は、デバイスの寸法が更に小さくなった時に、寄生キャ
パシタンスを効果的に低下させるには完全に満足のいく
ものではない。従って、従来のデバイスの動作速度は否
応なくデバイスの寸法に左右されていた。更に、これら
のデバイスは一般的に、重複した二重のポリシリコン層
を特徴とする。これにより、非平坦性が生じるので、Ｍ
ＯＳデバイスとの互換性が制限される。
は、デバイスの寸法が更に小さくなった時に、寄生キャ
パシタンスを効果的に低下させるには完全に満足のいく
ものではない。従って、従来のデバイスの動作速度は否
応なくデバイスの寸法に左右されていた。更に、これら
のデバイスは一般的に、重複した二重のポリシリコン層
を特徴とする。これにより、非平坦性が生じるので、Ｍ
ＯＳデバイスとの互換性が制限される。
【０００４】
【発明が解決しようとする課題】従って、本発明の目的
は半導体デバイス用の新たな自己整合コンタクト技術を
提供することである。この新たな自己整合コンタクト技
術は寄生キャパシタンスを低下するのに効果的なだけで
なく、どんな寸法のデバイスにも適合できる。本発明の
別の目的はポリシリコン層を重複させる必要性を除去す
ることにより表面平坦性を得ることである。
は半導体デバイス用の新たな自己整合コンタクト技術を
提供することである。この新たな自己整合コンタクト技
術は寄生キャパシタンスを低下するのに効果的なだけで
なく、どんな寸法のデバイスにも適合できる。本発明の
別の目的はポリシリコン層を重複させる必要性を除去す
ることにより表面平坦性を得ることである。
【０００５】
【課題を解決するための手段】前記目的およびその他の
目的は本発明の半導体デバイスにより達成される。本発
明の半導体デバイスは、第１の半導体領域と第２の半導
体領域をそれぞれ接続するための連続導電性領域と、指
状の電極とを有する。第１の半導体領域と第２の半導体
領域は、第２の半導体領域の各々の下部に指状電極の指
を有する半導体基板中に形成される。
目的は本発明の半導体デバイスにより達成される。本発
明の半導体デバイスは、第１の半導体領域と第２の半導
体領域をそれぞれ接続するための連続導電性領域と、指
状の電極とを有する。第１の半導体領域と第２の半導体
領域は、第２の半導体領域の各々の下部に指状電極の指
を有する半導体基板中に形成される。
【０００６】好都合なことに、第１の半導体領域上に連
続導電性領域を形成し、指状電極の指の間に配置するこ
とにより、第２の半導体領域を共通電極と接触させるこ
とができるばかりでなく、共通電極と指状電極とを自己
整合させることもできる。指状電極と連続導電性領域と
の間のオーミック短絡は、これらの間に絶縁領域を間挿
することにより与えられる。
続導電性領域を形成し、指状電極の指の間に配置するこ
とにより、第２の半導体領域を共通電極と接触させるこ
とができるばかりでなく、共通電極と指状電極とを自己
整合させることもできる。指状電極と連続導電性領域と
の間のオーミック短絡は、これらの間に絶縁領域を間挿
することにより与えられる。
【０００７】更に、第２の半導体領域と接触する共通電
極が１個である場合、物理的寸法が無制限であれば、導
電性領域に対するオーミックコンタクトは指状電極の指
の外側に形成することができるので、特に半導体デバイ
スの寄生キャパシタンスを効果的に低下することがで
き、また、寸法の縮小も可能である。
極が１個である場合、物理的寸法が無制限であれば、導
電性領域に対するオーミックコンタクトは指状電極の指
の外側に形成することができるので、特に半導体デバイ
スの寄生キャパシタンスを効果的に低下することがで
き、また、寸法の縮小も可能である。
【０００８】或る実施例では、連続導電性領域は指状エ
ミッター電極を有する縦形バイポーラトランジスタの自
己整合ベースコンタクトとして機能する。ポリシリコン
領域は、外性ベース領域を有する電気接点中にあり、更
に、共通電極中に配置されたベース領域の各部分に共通
電極を供給するための各エミッター指間の区域を満た
す。更に、各エミッター指は間挿された酸化膜側壁によ
り、ポリシリコン領域、すなわち、ベース電極から電気
的に絶縁されている。本発明によれば、ポリシリコン領
域および酸化膜側壁が指状電極と殆ど同じ高さにまでエ
ッチングされるので、表面平坦性が得られる。
ミッター電極を有する縦形バイポーラトランジスタの自
己整合ベースコンタクトとして機能する。ポリシリコン
領域は、外性ベース領域を有する電気接点中にあり、更
に、共通電極中に配置されたベース領域の各部分に共通
電極を供給するための各エミッター指間の区域を満た
す。更に、各エミッター指は間挿された酸化膜側壁によ
り、ポリシリコン領域、すなわち、ベース電極から電気
的に絶縁されている。本発明によれば、ポリシリコン領
域および酸化膜側壁が指状電極と殆ど同じ高さにまでエ
ッチングされるので、表面平坦性が得られる。
【０００９】
【実施例】以下、図面を参照しながら本発明を更に詳細
に説明する。本発明の基本的な原理を図１〜図８に示さ
れた一連の工程を参照しながら説明する。しかし、言う
までもなく、下記の製造工程および特定のバイポーラ構
造は説明の目的のためにだけ例示されたものであり、限
定目的に例示されたものではない。バイポーラまたはモ
ノポーラに拘らず、その他の半導体デバイスも本発明の
原理を応用することができる。
に説明する。本発明の基本的な原理を図１〜図８に示さ
れた一連の工程を参照しながら説明する。しかし、言う
までもなく、下記の製造工程および特定のバイポーラ構
造は説明の目的のためにだけ例示されたものであり、限
定目的に例示されたものではない。バイポーラまたはモ
ノポーラに拘らず、その他の半導体デバイスも本発明の
原理を応用することができる。
【００１０】図１に示されているように、加工はシリコ
ン基板１０１（この実施例ではｐ−導電形）から開始さ
れ、この基板上に、例えば、イオン注入のような方法に
より、砒素がドープされた全面埋込みｎ+ 層１０２を被
着する。基板１０１は単一片のｐ−形シリコンからなる
ものとして図示されているが、言うまでもなく、ｎ−形
シリコンまたは複合基板（例えば、シリコン−サファイ
ア複合基板）なども本発明で同等に使用できる。
ン基板１０１（この実施例ではｐ−導電形）から開始さ
れ、この基板上に、例えば、イオン注入のような方法に
より、砒素がドープされた全面埋込みｎ+ 層１０２を被
着する。基板１０１は単一片のｐ−形シリコンからなる
ものとして図示されているが、言うまでもなく、ｎ−形
シリコンまたは複合基板（例えば、シリコン−サファイ
ア複合基板）なども本発明で同等に使用できる。
【００１１】続いて、厚さ１．０μｍのｎ−形エピタキ
シャル層１０３を化学的気相成長法により蒸着した。著
しい基板押込作用なしに高電流動作を確実に行えるよう
にするため、ｎ−形エピタキシャル層１０３は約７×１
０16のリン濃度を有するように蒸着した。ベース−コレ
クタとコレクタ−基板接合分離は、平面嵌込み選択酸化
シリコン膜（ＬＯＣＯＳ）とディープトレンチ加工によ
りそれぞれ行った。ｎ+ 埋込み層１０２は縦形ｎ−ｐ−
ｎトランジスタのコレクタ領域として機能するが、フィ
ールド酸化膜間の活性領域は結局、エミッタ領域の他、
外因性および真性の両方のベース領域からなる。
シャル層１０３を化学的気相成長法により蒸着した。著
しい基板押込作用なしに高電流動作を確実に行えるよう
にするため、ｎ−形エピタキシャル層１０３は約７×１
０16のリン濃度を有するように蒸着した。ベース−コレ
クタとコレクタ−基板接合分離は、平面嵌込み選択酸化
シリコン膜（ＬＯＣＯＳ）とディープトレンチ加工によ
りそれぞれ行った。ｎ+ 埋込み層１０２は縦形ｎ−ｐ−
ｎトランジスタのコレクタ領域として機能するが、フィ
ールド酸化膜間の活性領域は結局、エミッタ領域の他、
外因性および真性の両方のベース領域からなる。
【００１２】次いで、図２に示されているように、厚さ
が２５００Åのエミッタポリシリコン層１０５を半導体
領域上に堆積させる。最後に、ポリシリコン層１０５か
らの二重拡散を使用し、エミッタおよび真性ベース接合
を形成する。このため、ポリシリコン１０５にはエミッ
タドーパントが注入されていなければならない。従っ
て、ベースおよびエミッタドーパントはＢ11２５ＫｅＶ
（４×１０14ｃｍ-2）インプラントおよび砒素３０Ｋｅ
Ｖ（６×１０15ｃｍ-2）インプラントによりそれぞれ導
入される。ベースドーパントをｎ形エピタキシャル層１
０３の表面中に移行させ、真性ベース領域１１６を形成
するために、ベースインプラントは続いて炉中加熱処理
にかけられる。代表的な炉中加熱処理は窒素雰囲気中で
９５０℃の温度で３０分間にわたって行われる。
が２５００Åのエミッタポリシリコン層１０５を半導体
領域上に堆積させる。最後に、ポリシリコン層１０５か
らの二重拡散を使用し、エミッタおよび真性ベース接合
を形成する。このため、ポリシリコン１０５にはエミッ
タドーパントが注入されていなければならない。従っ
て、ベースおよびエミッタドーパントはＢ11２５ＫｅＶ
（４×１０14ｃｍ-2）インプラントおよび砒素３０Ｋｅ
Ｖ（６×１０15ｃｍ-2）インプラントによりそれぞれ導
入される。ベースドーパントをｎ形エピタキシャル層１
０３の表面中に移行させ、真性ベース領域１１６を形成
するために、ベースインプラントは続いて炉中加熱処理
にかけられる。代表的な炉中加熱処理は窒素雰囲気中で
９５０℃の温度で３０分間にわたって行われる。
【００１３】厚さ３０００Åの窒化膜１０６をポリシリ
コン層１０５の上に堆積した後、エミッタ指１０７およ
び１０８からなる指状電極１３１を選択エッチングによ
り形成する。図３に示されるように、この加工時点にお
けるエミッタ指１０７および１０８はポリシリコン層１
０５と窒化膜１０６からなる。指状電極構造の使用によ
り、ベース抵抗が最小になる。このため、エミッタ指を
外因性ベース領域に接近させることができ、その結果、
コレクタ領域全体の大きさを小さくすることができる。
コン層１０５の上に堆積した後、エミッタ指１０７およ
び１０８からなる指状電極１３１を選択エッチングによ
り形成する。図３に示されるように、この加工時点にお
けるエミッタ指１０７および１０８はポリシリコン層１
０５と窒化膜１０６からなる。指状電極構造の使用によ
り、ベース抵抗が最小になる。このため、エミッタ指を
外因性ベース領域に接近させることができ、その結果、
コレクタ領域全体の大きさを小さくすることができる。
【００１４】エミッタ指１０７および１０８はこれらの
下部にある真性ベース領域をその後のオーバーエッチン
グ加工の際にマスクする。この実施例では、選択エッチ
ングは異方性窒化エッチングと異方性シリコンエッチン
グからなり、前記異方性窒化エッチングはポリシリコン
エッチング停止層を有していた。次いで、エミッタ指１
０７，１０８の外側に低量のボロンを注入することによ
り、真性ベース領域と外因性ベース領域（後に形成され
る）との間にリンクアップ領域１１７を形成した。
下部にある真性ベース領域をその後のオーバーエッチン
グ加工の際にマスクする。この実施例では、選択エッチ
ングは異方性窒化エッチングと異方性シリコンエッチン
グからなり、前記異方性窒化エッチングはポリシリコン
エッチング停止層を有していた。次いで、エミッタ指１
０７，１０８の外側に低量のボロンを注入することによ
り、真性ベース領域と外因性ベース領域（後に形成され
る）との間にリンクアップ領域１１７を形成した。
【００１５】外因性ベース接合の深さは浅く維持しなが
ら、ベース領域中の水平ドーピングプロファイルを正確
に仕立てるために、リンクアップインプラントは自由に
変動できるように導入されなければならない。リンクア
ップインプラントによりデバイスは、早発性のエミッタ
−コレクタパンチスルーを被ることなく、ベース幅を狭
くし、ベース−エミッタ漏れを低下させることができ
る。リンクアップインプラントが完了した後、酸化膜側
壁１０９をエミッタ指１０７および１０８の端面に形成
し、ベースおよびエミッタコンタクト（後で形成され
る）を電気的に絶縁する。
ら、ベース領域中の水平ドーピングプロファイルを正確
に仕立てるために、リンクアップインプラントは自由に
変動できるように導入されなければならない。リンクア
ップインプラントによりデバイスは、早発性のエミッタ
−コレクタパンチスルーを被ることなく、ベース幅を狭
くし、ベース−エミッタ漏れを低下させることができ
る。リンクアップインプラントが完了した後、酸化膜側
壁１０９をエミッタ指１０７および１０８の端面に形成
し、ベースおよびエミッタコンタクト（後で形成され
る）を電気的に絶縁する。
【００１６】これらの酸化膜側壁を形成するのに数種類
の方法を利用できる。この実施例では、テトラエトキシ
シラン（ＴＥＯＳ）を厚さ約２０００Åまで、全体形状
と相似形に堆積させ、その後、酸化膜エッチングの場合
と同様に異方性エッチングを行った。フィールド酸化膜
１０４が露出され、また、エミッタ指１０７および１０
８でマスクされていない埋込み層１０３の部分が暴露さ
れるまでエッチングを続けた。酸化膜側壁１０９は、異
方性エッチングのために除去されなかったＴＥＯＳ酸化
膜の垂直部分である。
の方法を利用できる。この実施例では、テトラエトキシ
シラン（ＴＥＯＳ）を厚さ約２０００Åまで、全体形状
と相似形に堆積させ、その後、酸化膜エッチングの場合
と同様に異方性エッチングを行った。フィールド酸化膜
１０４が露出され、また、エミッタ指１０７および１０
８でマスクされていない埋込み層１０３の部分が暴露さ
れるまでエッチングを続けた。酸化膜側壁１０９は、異
方性エッチングのために除去されなかったＴＥＯＳ酸化
膜の垂直部分である。
【００１７】次に、図４を参照する。ポリシリコン層１
１０を相似形に堆積させ、続いて、全面異方性エッチン
グを行い、酸化膜側壁１０９の形成と同様に、図５に示
されるような、ポリシリコン領域１１１が形成された。
一般的に、ポリシリコン層１１０の厚さは約０．８〜
１．０μｍである。別法として、ポリシリコン層１１０
はシリコンのアモルファス層からなることもできる。い
ずれにしろ、エミッタ端部とフィールド酸化膜端部の間
の活性領域を被覆するポリシリコン領域１１１はベース
電極として機能するものと期待される。
１０を相似形に堆積させ、続いて、全面異方性エッチン
グを行い、酸化膜側壁１０９の形成と同様に、図５に示
されるような、ポリシリコン領域１１１が形成された。
一般的に、ポリシリコン層１１０の厚さは約０．８〜
１．０μｍである。別法として、ポリシリコン層１１０
はシリコンのアモルファス層からなることもできる。い
ずれにしろ、エミッタ端部とフィールド酸化膜端部の間
の活性領域を被覆するポリシリコン領域１１１はベース
電極として機能するものと期待される。
【００１８】厚さが１．０μｍのポリシリコン層の場
合、幅が約０．７μｍのポリシリコン領域が得られる。
重要なことは、フィルアップ(fill-up) 効果により、エ
ミッタ指１０７と１０８の間の活性領域はポリシリコン
領域１１１により被覆され、これにより、エミッタ指の
周囲および中間部分に連続ベースコンタクトを形成でき
る。このフィルアップ効果により、１０分の１ミクロン
程度の小さな横幅のエミッタ指間にポリシリコンベース
コンタクトを堆積できるものと思われる。
合、幅が約０．７μｍのポリシリコン領域が得られる。
重要なことは、フィルアップ(fill-up) 効果により、エ
ミッタ指１０７と１０８の間の活性領域はポリシリコン
領域１１１により被覆され、これにより、エミッタ指の
周囲および中間部分に連続ベースコンタクトを形成でき
る。このフィルアップ効果により、１０分の１ミクロン
程度の小さな横幅のエミッタ指間にポリシリコンベース
コンタクトを堆積できるものと思われる。
【００１９】図６は図５の部分拡大平面図である。図６
に明示されているように、エミッタ指１０７と１０８お
よびポリシリコン領域１１１（ベース電極）の間の電気
的絶縁が酸化膜側壁１０９により形成されている場合、
ポリシリコン領域１１１はエミッタ指１０７および１０
８の周囲に連続ベースコンタクトを形成する。
に明示されているように、エミッタ指１０７と１０８お
よびポリシリコン領域１１１（ベース電極）の間の電気
的絶縁が酸化膜側壁１０９により形成されている場合、
ポリシリコン領域１１１はエミッタ指１０７および１０
８の周囲に連続ベースコンタクトを形成する。
【００２０】続いて、図７に示されているように、局所
接続層１１２を形成し、ポリシリコン領域１１１をフィ
ールド酸化膜１０４にまで延ばし、そのメタライゼーシ
ョンを容易にする。接続層１１２はポリシリコン領域１
１１のメタライゼーションおよびポリシリコン領域との
コンタクトを容易にするが、強力なホトリソグラフの場
合には、メタライゼーションは接続層１１２の存在無し
に、シリコンスペース１１１に直接形成することもでき
る。
接続層１１２を形成し、ポリシリコン領域１１１をフィ
ールド酸化膜１０４にまで延ばし、そのメタライゼーシ
ョンを容易にする。接続層１１２はポリシリコン領域１
１１のメタライゼーションおよびポリシリコン領域との
コンタクトを容易にするが、強力なホトリソグラフの場
合には、メタライゼーションは接続層１１２の存在無し
に、シリコンスペース１１１に直接形成することもでき
る。
【００２１】ポリシリコン領域１１１の幅はエミッタ−
フィールド酸化膜間距離よりもかなり大きいので、外因
性ベース領域は、アライメント許容差により悪影響され
ないような小さなサイズに形成することができる。接続
層１１２のアライメント許容差は約０．９μｍである。
すなわち、酸化膜側壁とポリシリコン領域の全幅であ
る。
フィールド酸化膜間距離よりもかなり大きいので、外因
性ベース領域は、アライメント許容差により悪影響され
ないような小さなサイズに形成することができる。接続
層１１２のアライメント許容差は約０．９μｍである。
すなわち、酸化膜側壁とポリシリコン領域の全幅であ
る。
【００２２】最終工程では、図８に示されるように、外
因性ベース領域１１５を画成するために、全面外因性ベ
ースインプラントを行い、続いて、エミッタ領域１１４
を形成するために、シングル接合ドライブイン(drive-i
n)を行った。温燐酸のような溶液を用いて、先に堆積し
た窒化膜を選択的に除去した後、図８に示されるよう
に、自己整合チタニウムシリサイド層１１３をエミッタ
ベース電極（ポリシリコン層１０５）およびベース電極
（シリコン領域１１１および接続層１１２）の両方の上
に形成させた。
因性ベース領域１１５を画成するために、全面外因性ベ
ースインプラントを行い、続いて、エミッタ領域１１４
を形成するために、シングル接合ドライブイン(drive-i
n)を行った。温燐酸のような溶液を用いて、先に堆積し
た窒化膜を選択的に除去した後、図８に示されるよう
に、自己整合チタニウムシリサイド層１１３をエミッタ
ベース電極（ポリシリコン層１０５）およびベース電極
（シリコン領域１１１および接続層１１２）の両方の上
に形成させた。
【００２３】チタニウムシリサイド層１１３の使用は、
ベースに対するオーミックコンタクト、エミッタおよび
コレクタ（図示されていない）間の直列抵抗を低下させ
るものと認められる。更に、チタニウム以外の有用なシ
リサイド形成金属はニッケル、パラジウムおよびタンタ
ルなどが挙げられる。
ベースに対するオーミックコンタクト、エミッタおよび
コレクタ（図示されていない）間の直列抵抗を低下させ
るものと認められる。更に、チタニウム以外の有用なシ
リサイド形成金属はニッケル、パラジウムおよびタンタ
ルなどが挙げられる。
【００２４】製造技術が、ベースおよびコレクタ電極と
して使用されたポリシリコン層の抵抗を制限した従来の
自己整合トランジスタと異なり、本発明の方法では、ポ
リシリコン層１０５（エミッタ電極）およびポリシリコ
ン領域１１１（ベース電極）が非重複構造を形成するの
で、困難を全く伴わずに、更なるメタライゼーションを
行うことができる。例えば、図８の構造物上に絶縁層
（図示されていない）を堆積し、次いで、絶縁層中に開
口を形成し、ベースおよびエミッタ電極を被覆する１１
３の各部分を露出させることによりメタライゼーション
を形成することができる。この後、エミッタおよびベー
ス電極の各部分にオーミックコンタクトを形成するため
に、開口を有する絶縁層上に金属層を堆積させることも
できる。
して使用されたポリシリコン層の抵抗を制限した従来の
自己整合トランジスタと異なり、本発明の方法では、ポ
リシリコン層１０５（エミッタ電極）およびポリシリコ
ン領域１１１（ベース電極）が非重複構造を形成するの
で、困難を全く伴わずに、更なるメタライゼーションを
行うことができる。例えば、図８の構造物上に絶縁層
（図示されていない）を堆積し、次いで、絶縁層中に開
口を形成し、ベースおよびエミッタ電極を被覆する１１
３の各部分を露出させることによりメタライゼーション
を形成することができる。この後、エミッタおよびベー
ス電極の各部分にオーミックコンタクトを形成するため
に、開口を有する絶縁層上に金属層を堆積させることも
できる。
【００２５】図９は、前記の本発明の製造方法により作
製された完成ｎ−ｐ−ｎトランジスタ２００の模式的断
面図である。図１〜８における素子は図９における同様
な素子に対応する。図１０に示されるような、垂直ドー
ピングプロファイルは二次イオン質量分析法により測定
した。更に、ＳＵＰＲＥＭ III(登録商標）プロセスシ
ミュレーションプログラムにより得られたコレクタドー
ピングプロファイルをこのプロファイルに重ね合わせ
た。
製された完成ｎ−ｐ−ｎトランジスタ２００の模式的断
面図である。図１〜８における素子は図９における同様
な素子に対応する。図１０に示されるような、垂直ドー
ピングプロファイルは二次イオン質量分析法により測定
した。更に、ＳＵＰＲＥＭ III(登録商標）プロセスシ
ミュレーションプログラムにより得られたコレクタドー
ピングプロファイルをこのプロファイルに重ね合わせ
た。
【００２６】図１０から明らかなように、コレクタ領域
１１８におけるドーピング濃度は最もありきたりなバイ
ポーラトランジスタよりも高い。このため、ベース押込
み作用の開始は遅れる。０．７５μｍ×９μｍのサイズ
のトランジスタ２００のグーメル(gummel)プロットはピ
ーク電流利得が０．８５であることを示している。電流
利得は若干低いが、シリサイド堆積工程の最適化はその
電流駆動をかなり改善するものと思われる。
１１８におけるドーピング濃度は最もありきたりなバイ
ポーラトランジスタよりも高い。このため、ベース押込
み作用の開始は遅れる。０．７５μｍ×９μｍのサイズ
のトランジスタ２００のグーメル(gummel)プロットはピ
ーク電流利得が０．８５であることを示している。電流
利得は若干低いが、シリサイド堆積工程の最適化はその
電流駆動をかなり改善するものと思われる。
【００２７】エミッタストライプ領域の間隔を外因性ベ
ース領域に近付けるために、特に、コレクタ領域の全体
面積を低下させるために、エミッタ領域は多指デザイン
を使用した。特に、トランジスタ２００は幅および間隔
が０．７５μｍで長さが１０μｍのエミッタ指を有して
いた。スプリットベーストランジスタ抵抗を測定したと
ころ、１２０Ω未満の抽出ベース抵抗と、３０Ω未満の
計算外因性ベース抵抗を示した。この外因性ベース抵抗
はリンクアップ領域、外因性拡散領域、シリサイド電極
および金属接点（図示されていない）の直列抵抗を含
む。
ース領域に近付けるために、特に、コレクタ領域の全体
面積を低下させるために、エミッタ領域は多指デザイン
を使用した。特に、トランジスタ２００は幅および間隔
が０．７５μｍで長さが１０μｍのエミッタ指を有して
いた。スプリットベーストランジスタ抵抗を測定したと
ころ、１２０Ω未満の抽出ベース抵抗と、３０Ω未満の
計算外因性ベース抵抗を示した。この外因性ベース抵抗
はリンクアップ領域、外因性拡散領域、シリサイド電極
および金属接点（図示されていない）の直列抵抗を含
む。
【００２８】図７と図９を参照する。エミッタ−ベース
接合は２面がフィールド酸化膜１０４により、そして、
他の面が側壁酸化膜１１１により絶縁されている。エミ
ッタ−ベース接合およびベース−コレクタ接合のＩ−Ｖ
測定によれば、各々、約６４ｍＶ／十進の勾配を有して
いることが示された。この値は理想的ダイオードの特性
値にほぼ等しい。更に、トレンチ側壁２０１は、逆バイ
アス条件下で測定した低漏れ電流により立証されるよう
に、優れた絶縁性を示す。
接合は２面がフィールド酸化膜１０４により、そして、
他の面が側壁酸化膜１１１により絶縁されている。エミ
ッタ−ベース接合およびベース−コレクタ接合のＩ−Ｖ
測定によれば、各々、約６４ｍＶ／十進の勾配を有して
いることが示された。この値は理想的ダイオードの特性
値にほぼ等しい。更に、トレンチ側壁２０１は、逆バイ
アス条件下で測定した低漏れ電流により立証されるよう
に、優れた絶縁性を示す。
【００２９】本発明の構造および製造方法の主な利点の
一つは、寄生キャパシタンスの効果的な低下である。コ
レクタ濃度が７×１０16ｃｍ-3の３種類の異なったサイ
ズのトランジスタについて寄生キャパシタンスを測定し
た。ベース−エミッタキャパシタンスは非重複構造なの
で、二重ポリシリコン層を使用する従来の自己整合トラ
ンジスタのキャパシタンスよりも遥かに低いことが発見
された。通常、現在の高速シリコンバイポーラデバイス
におけるＥＣＬゲート遅延は主に、コレクタ−ベースキ
ャパシタンスによりコントロールされる。
一つは、寄生キャパシタンスの効果的な低下である。コ
レクタ濃度が７×１０16ｃｍ-3の３種類の異なったサイ
ズのトランジスタについて寄生キャパシタンスを測定し
た。ベース−エミッタキャパシタンスは非重複構造なの
で、二重ポリシリコン層を使用する従来の自己整合トラ
ンジスタのキャパシタンスよりも遥かに低いことが発見
された。通常、現在の高速シリコンバイポーラデバイス
におけるＥＣＬゲート遅延は主に、コレクタ−ベースキ
ャパシタンスによりコントロールされる。
【００３０】エミッタ指の間隔は狭く、同じポリシリコ
ンベース電極を共有するので、ベース−コレクタキャパ
シタンスは、特に、長い長さのエミッタデザインの場合
には、殆ど最小化することができる。例えば、０．７５
μｍ×９μｍのデバイスのキャパシタンスは０．７５μ
ｍ×３μｍのデバイスのベース−コレクタキャパシタン
スの２倍未満である。
ンベース電極を共有するので、ベース−コレクタキャパ
シタンスは、特に、長い長さのエミッタデザインの場合
には、殆ど最小化することができる。例えば、０．７５
μｍ×９μｍのデバイスのキャパシタンスは０．７５μ
ｍ×３μｍのデバイスのベース−コレクタキャパシタン
スの２倍未満である。
【００３１】前記の実験結果は、０．７５μｍ×２７μ
ｍのサイズのトランジスタの場合、３５ｋＡ／ｃｍ2 の
コレクタ電流密度におけるピーク遮断周波数ｆt は約１
４．５ＧＨz であることを示している。これは、コレク
タ領域におけるドーピング濃度が〜４×１０16ｃｍ-3に
おける場合であり、出力遅延トレードオフデザインの範
囲について代表的な値である。更に、ＡＤＶＩＣＥ（登
録商標）プログラムシミュレーションによる場合のよう
な、コンピュータシミュレーションの結果は、４００ｍ
Ｗの電圧スイングで〜２０から３０ｐｓのステージ遅延
が達成できることを示している。
ｍのサイズのトランジスタの場合、３５ｋＡ／ｃｍ2 の
コレクタ電流密度におけるピーク遮断周波数ｆt は約１
４．５ＧＨz であることを示している。これは、コレク
タ領域におけるドーピング濃度が〜４×１０16ｃｍ-3に
おける場合であり、出力遅延トレードオフデザインの範
囲について代表的な値である。更に、ＡＤＶＩＣＥ（登
録商標）プログラムシミュレーションによる場合のよう
な、コンピュータシミュレーションの結果は、４００ｍ
Ｗの電圧スイングで〜２０から３０ｐｓのステージ遅延
が達成できることを示している。
【００３２】本発明の構造と方法の利点を更に理解する
ために、本発明の幾つかの加工工程と構造的特徴を従来
技術と比較してみるとおもしろい。一般的に、従来の製
造技術を使用する自己整合トランジスタは、真性ベース
領域をオーバーエッチングすることが必要である。これ
により、横方向に沿って不均一な厚さ（すなわち、ベー
ス幅）が形成された。これとは対照的に、製造されたト
ランジスタの真性領域の表面はエッチングに暴露されな
い。エッチングは、不均一な厚さにより変動する効果が
最小な、真性領域の外側でのみ起こる。
ために、本発明の幾つかの加工工程と構造的特徴を従来
技術と比較してみるとおもしろい。一般的に、従来の製
造技術を使用する自己整合トランジスタは、真性ベース
領域をオーバーエッチングすることが必要である。これ
により、横方向に沿って不均一な厚さ（すなわち、ベー
ス幅）が形成された。これとは対照的に、製造されたト
ランジスタの真性領域の表面はエッチングに暴露されな
い。エッチングは、不均一な厚さにより変動する効果が
最小な、真性領域の外側でのみ起こる。
【００３３】更に、前記のように、エミッタ指の近接並
置は、ベース領域と接続するのに使用される下部のポリ
シリコン層の抵抗要件により制限された。従来技術で
は、下部ポリシリコン層のメタライゼーションは、エミ
ッタ領域の接続に使用される上部ポリシリコン層のその
後の堆積に伴う制限により、実施不可能なほど複雑であ
った。本発明の方法では、導電性領域（すなわち、ポリ
シリコン領域１１１およ接続層１１２）はメタライゼー
ションすることができ、都合良くその抵抗率を低下させ
ることができる。これにより、直列ベース抵抗が低下さ
れるために、デバイスの動作速度を高めることができ
る。更に、本発明の方法では高温加工工程が全く含まれ
ていないので、このメタライゼーションは低温で実施す
ることができ、しかも、一工程で実施することができ
る。
置は、ベース領域と接続するのに使用される下部のポリ
シリコン層の抵抗要件により制限された。従来技術で
は、下部ポリシリコン層のメタライゼーションは、エミ
ッタ領域の接続に使用される上部ポリシリコン層のその
後の堆積に伴う制限により、実施不可能なほど複雑であ
った。本発明の方法では、導電性領域（すなわち、ポリ
シリコン領域１１１およ接続層１１２）はメタライゼー
ションすることができ、都合良くその抵抗率を低下させ
ることができる。これにより、直列ベース抵抗が低下さ
れるために、デバイスの動作速度を高めることができ
る。更に、本発明の方法では高温加工工程が全く含まれ
ていないので、このメタライゼーションは低温で実施す
ることができ、しかも、一工程で実施することができ
る。
【００３４】本発明の方法により製造されるデバイスの
動作速度に極めて適切なことは、その構造が、エミッタ
指を、共有された間挿共通ベース電極（すなわち、ポリ
シリコン領域１１１）を有する複数個の接近したエミッ
タ領域に分割できることである。その結果、高いパッキ
ング密度が低ベース抵抗を与えるばかりでなく、低コレ
クタ−基板キャパシタンスを与え、高い動作速度が得ら
れる。接近したエミッタストライプ間隔は、ＧａＡｓバ
イポーラデバイスの使用を除いて、デジタル用途につい
ては最高の動作速度を可能にする。
動作速度に極めて適切なことは、その構造が、エミッタ
指を、共有された間挿共通ベース電極（すなわち、ポリ
シリコン領域１１１）を有する複数個の接近したエミッ
タ領域に分割できることである。その結果、高いパッキ
ング密度が低ベース抵抗を与えるばかりでなく、低コレ
クタ−基板キャパシタンスを与え、高い動作速度が得ら
れる。接近したエミッタストライプ間隔は、ＧａＡｓバ
イポーラデバイスの使用を除いて、デジタル用途につい
ては最高の動作速度を可能にする。
【００３５】本発明の方法と構造の別の利点は、ベース
領域に横方向ｐ−ドーピングを実行できることである。
前記の製造されたデバイスは縦形ｎ−ｐ−ｎトランジス
タであったが、ｐ−領域はその何方の側に対しても横方
向に延びる。２工程のｐ−ドーピング工程を使用する従
来技術の製造方法と異なり、本発明の方法は、真性ベー
ス領域、リンクアップ領域および外因性ベース領域から
なる３工程のｐ−ドーピング工程を含むので、この横方
向延伸はもっと効果的に実行できる。
領域に横方向ｐ−ドーピングを実行できることである。
前記の製造されたデバイスは縦形ｎ−ｐ−ｎトランジス
タであったが、ｐ−領域はその何方の側に対しても横方
向に延びる。２工程のｐ−ドーピング工程を使用する従
来技術の製造方法と異なり、本発明の方法は、真性ベー
ス領域、リンクアップ領域および外因性ベース領域から
なる３工程のｐ−ドーピング工程を含むので、この横方
向延伸はもっと効果的に実行できる。
【００３６】当業者ならば、別のドーピング工程がリン
クアップ領域をもっと効果的に実行できることを認める
であろう。特に、リンクアップ領域における水平ドーピ
ングプロファイルを最適化することにより、電子捕獲に
伴うデバイス信頼性を何桁も改善できる。更に、水平ド
ーピングは、エミッタからコレクタへのパンチスルーを
防止するのに十分なほど大きく、また、エミッタからベ
ースへのトンネルを防止するのに十分なほど低い。
クアップ領域をもっと効果的に実行できることを認める
であろう。特に、リンクアップ領域における水平ドーピ
ングプロファイルを最適化することにより、電子捕獲に
伴うデバイス信頼性を何桁も改善できる。更に、水平ド
ーピングは、エミッタからコレクタへのパンチスルーを
防止するのに十分なほど大きく、また、エミッタからベ
ースへのトンネルを防止するのに十分なほど低い。
【００３７】本発明の教示により製造されたバイポーラ
トランジスタは様々な用途を有する。例えば、これらの
トランジスタは高速光中継器で使用できる。この場合、
トランジスタは１０ギガビット／秒以上のデータ速度で
動作することができる。更に、このようなデバイス構造
は、表面が平坦なので、ＭＯＳデバイスと互換すること
ができる。
トランジスタは様々な用途を有する。例えば、これらの
トランジスタは高速光中継器で使用できる。この場合、
トランジスタは１０ギガビット／秒以上のデータ速度で
動作することができる。更に、このようなデバイス構造
は、表面が平坦なので、ＭＯＳデバイスと互換すること
ができる。
【００３８】説明するまでもなく、本発明の製造方法お
よびデバイス構造は、ＭＯＳデバイスのようなその他の
半導体デバイスにも応用できる。この場合、微小なピッ
チを有する指状電極の間に配置された表面領域を接続す
ることが望ましい。当業者ならば、本発明にもとること
なく種々の変形例を創作することができる。例えば、指
状電極を使用する代わりに、指間構造を使用し、そし
て、指間に配置された表面を単一電極と接続することも
できる。
よびデバイス構造は、ＭＯＳデバイスのようなその他の
半導体デバイスにも応用できる。この場合、微小なピッ
チを有する指状電極の間に配置された表面領域を接続す
ることが望ましい。当業者ならば、本発明にもとること
なく種々の変形例を創作することができる。例えば、指
状電極を使用する代わりに、指間構造を使用し、そし
て、指間に配置された表面を単一電極と接続することも
できる。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
半導体デバイス用の新たな自己整合コンタクト技術が提
供され、この新たな自己整合コンタクト技術は寄生キャ
パシタンスを低下するのに効果的なだけでなく、どんな
寸法のデバイスにも適合できる。また、本発明によれ
ば、シリコン層を重複させる必要性が除去されるので、
極めて優れたり表面平坦性が得られる。
半導体デバイス用の新たな自己整合コンタクト技術が提
供され、この新たな自己整合コンタクト技術は寄生キャ
パシタンスを低下するのに効果的なだけでなく、どんな
寸法のデバイスにも適合できる。また、本発明によれ
ば、シリコン層を重複させる必要性が除去されるので、
極めて優れたり表面平坦性が得られる。
【図１】本発明の原理によるバイポーラトランジスタの
一例の製造工程のうちの一工程を示す模式的断面図であ
る。
一例の製造工程のうちの一工程を示す模式的断面図であ
る。
【図２】本発明の原理によるバイポーラトランジスタの
一例の製造工程のうちの一工程を示す模式的断面図であ
る。
一例の製造工程のうちの一工程を示す模式的断面図であ
る。
【図３】本発明の原理によるバイポーラトランジスタの
一例の製造工程のうちの一工程を示す模式的断面図であ
る。
一例の製造工程のうちの一工程を示す模式的断面図であ
る。
【図４】本発明の原理によるバイポーラトランジスタの
一例の製造工程のうちの一工程を示す模式的断面図であ
る。
一例の製造工程のうちの一工程を示す模式的断面図であ
る。
【図５】本発明の原理によるバイポーラトランジスタの
一例の製造工程のうちの一工程を示す模式的断面図であ
る。
一例の製造工程のうちの一工程を示す模式的断面図であ
る。
【図６】本発明の原理によるバイポーラトランジスタの
一例の製造工程のうちの一工程を示す模式的断面図であ
る。
一例の製造工程のうちの一工程を示す模式的断面図であ
る。
【図７】本発明の原理によるバイポーラトランジスタの
一例の製造工程のうちの一工程を示す模式的断面図であ
る。
一例の製造工程のうちの一工程を示す模式的断面図であ
る。
【図８】本発明の原理によるバイポーラトランジスタの
一例の製造工程のうちの一工程を示す模式的断面図であ
る。
一例の製造工程のうちの一工程を示す模式的断面図であ
る。
【図９】図１〜図８に示された工程により製造された完
成バイポーラトランジスタの模式的断面図である。
成バイポーラトランジスタの模式的断面図である。
【図１０】図９に示されたトランジスタのドーピングプ
ロファイルである。
ロファイルである。
１０１ シリコン基板 １０２ 全面埋込みＮ+ 層 １０３ Ｎ形エピタキシャル層 １０４ フィールド酸化膜 １０５ エミッタポリシリコン層 １０６ 窒化膜 １０７ エミッタ指 １０８ エミッタ指 １０９ 酸化膜側壁 １１０ ポリシリコン層 １１１ ポリシリコン領域 １１２ 接続層 １１３ チタニウムシリサイド １１４ エミッタ領域 １１５ 外因性ベース領域 １１７ リンクアップ領域 １１８ コレクタ領域 ２０１ トレンチ側壁
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ズ−イン チウ アメリカ合衆国 07746 ニュージャージ ィ、マールボロ、ミードゥ レーン 10 (72)発明者 テ−イン マーク リウ アメリカ合衆国 07701 ニュージャージ ィ、レッド バンク、ジーン テラス 101 (72)発明者 アレクサンダー エム．ヴォシュチェンコ フ アメリカ合衆国 07728 ニュージャージ ィ、フリーホールド、アールディ ２、フ ァイブ ポインツ ロード、ボックス 140ビィ
Claims (9)
- 【請求項１】 半導体基板中に形成された第１の半導体
領域と第２の半導体領域；指を有し、各指は前記第２の
半導体領域のうちの１個だけの上に配置されている、指
状電極；前記指状電極と自己整合した連続導電性領域、
前記連続導電性領域は少なくとも、前記指状電極の指間
に配置された前記第１の半導体領域の部分上に配置さ
れ、これにより前記第１の半導体領域を電気的に接続す
る共通電極を形成する；前記指状電極と前記連続導電性
領域との間に間挿された絶縁領域、前記指状電極、連続
導電性領域および絶縁領域は概ね平坦であり、重複して
いない；ことからなる半導体デバイス。 - 【請求項２】 前記連続導電性領域はポリシリコンであ
る請求項１の半導体デバイス。 - 【請求項３】 前記絶縁領域は酸化膜である請求項２の
半導体デバイス。 - 【請求項４】 前記第２の半導体領域は前記第３の半導
体領域の表面中に形成される請求項３の半導体デバイ
ス。 - 【請求項５】 前記第１の半導体領域は前記第２の半導
体領域の導電形と反対の導電形を有する請求項４の半導
体デバイス。 - 【請求項６】 前記第１の半導体領域は前記第２の半導
体領域の導電形と同一の導電形を有する請求項４の半導
体デバイス。 - 【請求項７】 前記半導体デバイスは縦形バイポーラト
ランジスタであり、前記第１の半導体領域は複数個のエ
ミッタ指に対応し、そして、前記第２の半導体領域はベ
ース領域に対応する請求項５の半導体デバイス。 - 【請求項８】 前記指状電極および前記連続導電性領域
の上にそれぞれ配置された第１および第２のシリサイド
層を更に有する請求項１の半導体デバイス。 - 【請求項９】 前記第１および第２のシリサイド層の上
に配置された第１および第２のメタライゼーション層を
更に有する請求項８の半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/482,444 US4992848A (en) | 1990-02-20 | 1990-02-20 | Self-aligned contact technology |
| US482444 | 1990-02-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06318600A true JPH06318600A (ja) | 1994-11-15 |
| JP2515055B2 JP2515055B2 (ja) | 1996-07-10 |
Family
ID=23916100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3040804A Expired - Lifetime JP2515055B2 (ja) | 1990-02-20 | 1991-02-14 | 半導体デバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4992848A (ja) |
| EP (1) | EP0443253B1 (ja) |
| JP (1) | JP2515055B2 (ja) |
| DE (1) | DE69025747T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7132729B2 (en) | 2004-03-09 | 2006-11-07 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of manufacturing same |
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| WO1993016494A1 (en) * | 1992-01-31 | 1993-08-19 | Analog Devices, Inc. | Complementary bipolar polysilicon emitter devices |
| US5374569A (en) * | 1992-09-21 | 1994-12-20 | Siliconix Incorporated | Method for forming a BiCDMOS |
| KR100307287B1 (ko) | 1998-11-20 | 2001-12-05 | 윤종용 | 반도체장치의패드제조방법 |
| KR100308619B1 (ko) | 1999-08-24 | 2001-11-01 | 윤종용 | 반도체 장치용 자기 정렬 콘택 패드 형성 방법 |
| CN101621030B (zh) * | 2008-07-02 | 2011-01-12 | 中芯国际集成电路制造(上海)有限公司 | 具有多晶硅接触的自对准mos结构 |
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| JPS61210668A (ja) * | 1985-03-15 | 1986-09-18 | Toshiba Corp | 半導体装置 |
| JPS6337657A (ja) * | 1986-08-01 | 1988-02-18 | Nippon Mining Co Ltd | 電力増幅トランジスタとその製造方法 |
Family Cites Families (14)
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| JPS57118669A (en) * | 1981-01-16 | 1982-07-23 | Toshiba Corp | Multiemitter type npn transistor |
| US4521952A (en) * | 1982-12-02 | 1985-06-11 | International Business Machines Corporation | Method of making integrated circuits using metal silicide contacts |
| US4646122A (en) * | 1983-03-11 | 1987-02-24 | Hitachi, Ltd. | Semiconductor device with floating remote gate turn-off means |
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| US4566176A (en) * | 1984-05-23 | 1986-01-28 | U.S. Philips Corporation | Method of manufacturing transistors |
| JPS6146063A (ja) * | 1984-08-10 | 1986-03-06 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS61156878A (ja) * | 1984-12-28 | 1986-07-16 | Fujitsu Ltd | メツシユエミツタ・トランジスタ |
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| KR910002831B1 (ko) * | 1986-04-23 | 1991-05-06 | 아메리칸 텔리폰 앤드 텔레그라프 캄파니 | 반도체 소자 제조공정 |
| GB8621534D0 (en) * | 1986-09-08 | 1986-10-15 | British Telecomm | Bipolar fabrication process |
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| US4839305A (en) * | 1988-06-28 | 1989-06-13 | Texas Instruments Incorporated | Method of making single polysilicon self-aligned transistor |
-
1990
- 1990-02-20 US US07/482,444 patent/US4992848A/en not_active Expired - Lifetime
- 1990-12-07 EP EP90313328A patent/EP0443253B1/en not_active Expired - Lifetime
- 1990-12-07 DE DE69025747T patent/DE69025747T2/de not_active Expired - Lifetime
-
1991
- 1991-02-14 JP JP3040804A patent/JP2515055B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US4992848A (en) | 1991-02-12 |
| DE69025747T2 (de) | 1996-07-18 |
| JP2515055B2 (ja) | 1996-07-10 |
| EP0443253B1 (en) | 1996-03-06 |
| EP0443253A1 (en) | 1991-08-28 |
| DE69025747D1 (de) | 1996-04-11 |
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