JPS63292674A - 縦型バイポーラ・トランジスタ及びその製造方法 - Google Patents
縦型バイポーラ・トランジスタ及びその製造方法Info
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- JPS63292674A JPS63292674A JP63087422A JP8742288A JPS63292674A JP S63292674 A JPS63292674 A JP S63292674A JP 63087422 A JP63087422 A JP 63087422A JP 8742288 A JP8742288 A JP 8742288A JP S63292674 A JPS63292674 A JP S63292674A
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
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- H01L29/42304—Base electrodes for bipolar transistors
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- H01L29/732—Vertical transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、高性能縦型バイポーラ・トランジスタに関し
、具体的には、リングラフィに依存せず、かつ正確に制
御できるサブミクロン級の幅をもつエミッタを備えた自
己整合バイポーラ・トランジスタに関する。また、その
作成方法にも関する。
、具体的には、リングラフィに依存せず、かつ正確に制
御できるサブミクロン級の幅をもつエミッタを備えた自
己整合バイポーラ・トランジスタに関する。また、その
作成方法にも関する。
Ｂ、従来技術
バイポーラ・デバイスの性能を改善するために、できる
だけ間隔の狭いより小さなデバイスを作成するための新
しい製造方法を開発すべく甚大な努力が払われ、その結
果、デバイス密度が増大し、スイッチング速度（性能）
が上がってきた。現況技術によるバイポーラ・トランジ
スタは、性能、信頼性および製造の歩留りを向上させる
ため、極めて小さく、高密度にドープされたエミッタ領
域、外部ベース領域および真性ベース領域のような特徴
や、エミッタ領域とベース領域とを接触させる整合技術
などの特徴を利用している。
だけ間隔の狭いより小さなデバイスを作成するための新
しい製造方法を開発すべく甚大な努力が払われ、その結
果、デバイス密度が増大し、スイッチング速度（性能）
が上がってきた。現況技術によるバイポーラ・トランジ
スタは、性能、信頼性および製造の歩留りを向上させる
ため、極めて小さく、高密度にドープされたエミッタ領
域、外部ベース領域および真性ベース領域のような特徴
や、エミッタ領域とベース領域とを接触させる整合技術
などの特徴を利用している。
トランジスタの利得を最大にするには、エミッタを高密
度にドープして、エミッタ抵抗を減少させなければなら
ない。エミッタ／ベース間のキャパシタンスを最小にす
るには、エミッタを極めて小さくしなければならない。
度にドープして、エミッタ抵抗を減少させなければなら
ない。エミッタ／ベース間のキャパシタンスを最小にす
るには、エミッタを極めて小さくしなければならない。
より優れた集積回路の設計を容易にするには、トランジ
スタは、エミッタ・サイズが小さいことに加えて、その
小さな寸法に関する許容差が厳密でなければならない。
スタは、エミッタ・サイズが小さいことに加えて、その
小さな寸法に関する許容差が厳密でなければならない。
エミッタを小さくシ、かつ許容差を厳しくすると、より
迅速なすなわち高性能のトランジスタができる。
迅速なすなわち高性能のトランジスタができる。
トランジスタのベース領域は、ベース／コレクタ間の（
寄生）キャパシタンスを決定し、性能を左右する最も重
要なパラメータの１つである。ベース領域を単一処理ス
テップで形成する従来のバイポーラ・トランジスタでは
、ベース領域のエミッタのすぐ下の部分が活性ベースで
ある。ベース接点は、ベース領域のエミッタを囲む不活
性部分上に形成する。現況技術によるバイポーラ・デバ
イスでは、両方の部分のドーパント濃度を変える必要が
あるため、これら２つの部分を異なる２つの処理ステッ
プに従って形成する。軽くドープした活性ベースを真性
ベースと呼び、ベース抵抗を減らすために高濃度にドー
プした不活性ベースを外部ベースと呼ぶ。
寄生）キャパシタンスを決定し、性能を左右する最も重
要なパラメータの１つである。ベース領域を単一処理ス
テップで形成する従来のバイポーラ・トランジスタでは
、ベース領域のエミッタのすぐ下の部分が活性ベースで
ある。ベース接点は、ベース領域のエミッタを囲む不活
性部分上に形成する。現況技術によるバイポーラ・デバ
イスでは、両方の部分のドーパント濃度を変える必要が
あるため、これら２つの部分を異なる２つの処理ステッ
プに従って形成する。軽くドープした活性ベースを真性
ベースと呼び、ベース抵抗を減らすために高濃度にドー
プした不活性ベースを外部ベースと呼ぶ。
自己整合は、サイズを縮小し歩留りを向上させるために
、半導体産業で使用される技術である。
、半導体産業で使用される技術である。
仮にそれがなければ、ベース接点に対するエミッ夕領域
の位置がずれ、その結果、外部ベース抵抗にばらつきが
生じる。さらに、この位置のずれの結果、エミッタの両
端でエミッタ／ベース［圧が異なるようにもなる。自己
整合技術は、集積回路の製造に不可欠と思われ、（たと
えば、外部ベースを形成するために）ドーパント源とし
ても導体としても利用できるドープされたポリシリコン
と組み合わせて使用することが多い。
の位置がずれ、その結果、外部ベース抵抗にばらつきが
生じる。さらに、この位置のずれの結果、エミッタの両
端でエミッタ／ベース［圧が異なるようにもなる。自己
整合技術は、集積回路の製造に不可欠と思われ、（たと
えば、外部ベースを形成するために）ドーパント源とし
ても導体としても利用できるドープされたポリシリコン
と組み合わせて使用することが多い。
バイポーラ・デバイス製造用のポリシリコン自己整合方
式を示す、従来技術の代表的なものは、本出願人に譲渡
された米国特許第４５０７１７１号に記載された方法、
およびＩＢＭテクニカル・ディスクロージャ・プルテン
、Ｖｏｌ、２７、Ｎｏ、２、ｐｌ）、１００８−１００
９．１９８４年７月に発表されたＪ、Ｆ、シェパード（
Ｓｈｅｐａｒｄ）の「自己整合バイポーラ・トランジス
タ」と題する論文に記載された方法である。これらの参
照文献には、ドープされたポリシリコン側壁を使って自
己整合ＰＮ接合を形成し、次にそれに水平ポリシリコン
層を接触させることが記載されている。
式を示す、従来技術の代表的なものは、本出願人に譲渡
された米国特許第４５０７１７１号に記載された方法、
およびＩＢＭテクニカル・ディスクロージャ・プルテン
、Ｖｏｌ、２７、Ｎｏ、２、ｐｌ）、１００８−１００
９．１９８４年７月に発表されたＪ、Ｆ、シェパード（
Ｓｈｅｐａｒｄ）の「自己整合バイポーラ・トランジス
タ」と題する論文に記載された方法である。これらの参
照文献には、ドープされたポリシリコン側壁を使って自
己整合ＰＮ接合を形成し、次にそれに水平ポリシリコン
層を接触させることが記載されている。
このように形成された接合は、横型バイポーラ・デバイ
スのエミッタまたはコレクタとして、あるいは縦型バイ
ポーラ・デバイスの外部ベース接点として使用される。
スのエミッタまたはコレクタとして、あるいは縦型バイ
ポーラ・デバイスの外部ベース接点として使用される。
ともに本出願人に譲渡された米国特許第４３８１９５３
号および４３１９９３２号には、絶縁体側壁を使って縦
型バイポーラ・トランジスタのベースにエミッタを自己
整合させることが開示されている。
号および４３１９９３２号には、絶縁体側壁を使って縦
型バイポーラ・トランジスタのベースにエミッタを自己
整合させることが開示されている。
米国特許第４５３１２８２号には、エミッタを円形に取
り巻く自己整合ベース接点としても働くドープされたポ
リシリコン層から形成された外部ベースをもつ、バイポ
ーラ・トランジスタが記載されている。エミッタの周縁
とベース接点の間に延在する絶縁物によってベース接点
から分離されたベース領域に、島状のエミッタが形成さ
れる。
り巻く自己整合ベース接点としても働くドープされたポ
リシリコン層から形成された外部ベースをもつ、バイポ
ーラ・トランジスタが記載されている。エミッタの周縁
とベース接点の間に延在する絶縁物によってベース接点
から分離されたベース領域に、島状のエミッタが形成さ
れる。
本出願人に譲渡された米国特許第４３３８１３８号には
、ベース／コレクタ間のキャパシタンスを減らすために
バイポーラ・デバイスの外部ベース領域を最小にする方
法が開示されている。この外部ベースは、自己整合ベー
ス接点としても働くドープされたポリシリコン層からド
ーパントを横方向に拡散させることによって形成される
。第４５３１２８２号特許と同様に、エミッタは、ベー
ス内部に形成される。
、ベース／コレクタ間のキャパシタンスを減らすために
バイポーラ・デバイスの外部ベース領域を最小にする方
法が開示されている。この外部ベースは、自己整合ベー
ス接点としても働くドープされたポリシリコン層からド
ーパントを横方向に拡散させることによって形成される
。第４５３１２８２号特許と同様に、エミッタは、ベー
ス内部に形成される。
特開昭６１−１９１７１号公報には、不純物濃度がエミ
ッタよりかなり低いＮ型保護リング形領域によって外部
ベース領域から側壁上で分離された高濃度にドープされ
たエミッタをもつ、自己整合ＮＰＮ）ランジスタが開示
されている。保護リングは、絶縁スペーサの下に置かれ
る。
ッタよりかなり低いＮ型保護リング形領域によって外部
ベース領域から側壁上で分離された高濃度にドープされ
たエミッタをもつ、自己整合ＮＰＮ）ランジスタが開示
されている。保護リングは、絶縁スペーサの下に置かれ
る。
本出願人に譲渡された米国特許第４５２１９５２号には
、自己整合ケイ化物ベース接点をもつ縦型バイポーラ・
デバイスを作成する方法が開示されている。真性および
外部ベース領域はイオン注入法によって形成され、エミ
ッタは、ドープされたポリシリコン層からドーパントを
外方拡散することによって形成される。
、自己整合ケイ化物ベース接点をもつ縦型バイポーラ・
デバイスを作成する方法が開示されている。真性および
外部ベース領域はイオン注入法によって形成され、エミ
ッタは、ドープされたポリシリコン層からドーパントを
外方拡散することによって形成される。
米国特許第４２３４３５７号には、ドープされたポリシ
リコンを使って浅いエミッタを形成し、それをエミッタ
接点として働かせることが開示されている。
リコンを使って浅いエミッタを形成し、それをエミッタ
接点として働かせることが開示されている。
Ｃ０発明が解決しようとする問題点
ポリシリコン自己整合バイポーラ・トランジスタに関す
る前述の従来技術にもかかわらず、トランジスタの動作
領域がデバイス接触領域から離れた極めて小さな領域に
局限されているようなデバイスが必要とされている。ト
ランジスタ動作はエミッタ領域（すなわちエミッタ／ベ
ース接合の領域）に制限されるから、こうしたデバイス
は、そのサイズがリソグラフィの制限に依存しない小さ
なエミッタをもつことになるであろう。さらに、エミッ
タ・サイズを小さくすると、許容差を厳しくする必要が
ある。このトランジスタのもう一つノ要件ハ、ベース／
コレクタ間のキャパシタンスを最小にするため、ベース
／コレクタ接合の深さが最小であることである。もう一
つの要件は、デバイスが極めて低いベースおよびエミッ
タ接触抵抗をもつことである。従来技術は、これらすべ
ての要件を満足することはできなかった。
る前述の従来技術にもかかわらず、トランジスタの動作
領域がデバイス接触領域から離れた極めて小さな領域に
局限されているようなデバイスが必要とされている。ト
ランジスタ動作はエミッタ領域（すなわちエミッタ／ベ
ース接合の領域）に制限されるから、こうしたデバイス
は、そのサイズがリソグラフィの制限に依存しない小さ
なエミッタをもつことになるであろう。さらに、エミッ
タ・サイズを小さくすると、許容差を厳しくする必要が
ある。このトランジスタのもう一つノ要件ハ、ベース／
コレクタ間のキャパシタンスを最小にするため、ベース
／コレクタ接合の深さが最小であることである。もう一
つの要件は、デバイスが極めて低いベースおよびエミッ
タ接触抵抗をもつことである。従来技術は、これらすべ
ての要件を満足することはできなかった。
したがって、本発明の目的は、リングラフィに依存しな
い、厳しく制御されたサブミクロン幅のエミッタをもつ
新しい高性能縦型バイポーラ・トランジスタとその製造
方法を提供することである。
い、厳しく制御されたサブミクロン幅のエミッタをもつ
新しい高性能縦型バイポーラ・トランジスタとその製造
方法を提供することである。
Ｄ０問題点を解決するための手段
本発明の縦型バイポーラ・トランジスタはエミッタ領域
が外部ベース領域から十分に分離された構造を有する。
が外部ベース領域から十分に分離された構造を有する。
外部ベース領域（例えば第８図の４２、第１３図の８４
、第１７図の１２０）はエミッタ領域（例えば、第８図
の３８、第１３図の７８、第１７図の１１４）よりも下
げて形成されており、すなわち、段差を持つように陥没
した形に形成されかつ実質的に垂直な絶縁体側壁（例え
ば第８図の３６′、第１３図の８２、第１７図の１１８
）によって分離されている。このように外部ベース領域
をエミッタ領域に関して下方にずらしかつ分離すること
により、ベースに伴うキャパシタンスを有効に減じるこ
とができる。また、エミッタ領域に接する真性ベース領
域（例えば第８図の４０、第１３図の８０、第１７図の
１１６）は外部ベー層領域とつながっているが、外部ベ
ース領域に対する電気的接触（例えばケイ化物４４．８
６．１２２のような高導電性材料の接点）は、この構造
によれば、上記絶縁体側壁の厚さに相当する分離距離で
エミッタに非常に近接して形成でき（換言すれば、真性
ベース領域と外部ベース接触領域の分離を小さくするこ
とができ）、従ってエミッタ／ベース直列抵抗を最小に
することができる。
、第１７図の１２０）はエミッタ領域（例えば、第８図
の３８、第１３図の７８、第１７図の１１４）よりも下
げて形成されており、すなわち、段差を持つように陥没
した形に形成されかつ実質的に垂直な絶縁体側壁（例え
ば第８図の３６′、第１３図の８２、第１７図の１１８
）によって分離されている。このように外部ベース領域
をエミッタ領域に関して下方にずらしかつ分離すること
により、ベースに伴うキャパシタンスを有効に減じるこ
とができる。また、エミッタ領域に接する真性ベース領
域（例えば第８図の４０、第１３図の８０、第１７図の
１１６）は外部ベー層領域とつながっているが、外部ベ
ース領域に対する電気的接触（例えばケイ化物４４．８
６．１２２のような高導電性材料の接点）は、この構造
によれば、上記絶縁体側壁の厚さに相当する分離距離で
エミッタに非常に近接して形成でき（換言すれば、真性
ベース領域と外部ベース接触領域の分離を小さくするこ
とができ）、従ってエミッタ／ベース直列抵抗を最小に
することができる。
本発明の縦型バイポーラ・トランジスタの製造方法にお
いては、例えば、第１図〜第８図および第１４図〜第１
７図に示すように、エピタキシアル層（１４）を有する
半導体基板上に、下側の絶縁層（１８，１００）および
この絶縁層上の導電層（２０，１−０２）を少なくとも
含みかつ実質的に垂直な側壁面（２Ｂ、１０８）を有す
る複合層を形成し、この側壁面に隣接するエピタキシア
ル層領域に第２導電型の真性ベース領域（２８および１
１０の一部に対応）を形成する。次に、側壁面に、第１
導電型にドープされた導電性側壁（３２，１１２）を形
成し、上記の複合層および側壁によって覆われていない
エピタキシアル層領域を所定深さまで垂直方向にエツチ
ングする。側壁から真性ベース領域へドーパントを拡散
させてエミッタ領域を形成し、側壁上に絶縁層を形成し
、エツチングされたエピタキシアル層領域に第２導電型
の外部ベース領域を形成する。例えば第９図〜第１３図
に示すように、絶縁層（６２）の側壁面を用いて、側壁
部（７４）およびこれと一体なパッド部（７２）を有す
る導電体を形成し、このパッド部に対して接点接続をな
すように形成することもできる。
いては、例えば、第１図〜第８図および第１４図〜第１
７図に示すように、エピタキシアル層（１４）を有する
半導体基板上に、下側の絶縁層（１８，１００）および
この絶縁層上の導電層（２０，１−０２）を少なくとも
含みかつ実質的に垂直な側壁面（２Ｂ、１０８）を有す
る複合層を形成し、この側壁面に隣接するエピタキシア
ル層領域に第２導電型の真性ベース領域（２８および１
１０の一部に対応）を形成する。次に、側壁面に、第１
導電型にドープされた導電性側壁（３２，１１２）を形
成し、上記の複合層および側壁によって覆われていない
エピタキシアル層領域を所定深さまで垂直方向にエツチ
ングする。側壁から真性ベース領域へドーパントを拡散
させてエミッタ領域を形成し、側壁上に絶縁層を形成し
、エツチングされたエピタキシアル層領域に第２導電型
の外部ベース領域を形成する。例えば第９図〜第１３図
に示すように、絶縁層（６２）の側壁面を用いて、側壁
部（７４）およびこれと一体なパッド部（７２）を有す
る導電体を形成し、このパッド部に対して接点接続をな
すように形成することもできる。
本発明の製造方法は完全に自己整合性を有し、また、エ
ミッタ／ベース接合領域を小さくできるため、エミッタ
／ベース間のキャパシタンスが小さくなり、従ってデバ
イス性能、エミッタ効率および電流利得を改善すること
ができる。エミッタの拡散源となるドープ側壁はサブミ
クロン幅に形成でき、従って、高濃度のエミッタをサブ
ミクロン級の非常に小さな寸法に浅く形成できる。更に
、本発明によれば、エミッタに対する電気的接触はドー
プ側壁と接続される複合層の導電層または側壁部と一体
のパッド部において、従ってトランジスタの動作領域（
エミッタ領域）から横方向に離れた状態で形成すること
ができる。
ミッタ／ベース接合領域を小さくできるため、エミッタ
／ベース間のキャパシタンスが小さくなり、従ってデバ
イス性能、エミッタ効率および電流利得を改善すること
ができる。エミッタの拡散源となるドープ側壁はサブミ
クロン幅に形成でき、従って、高濃度のエミッタをサブ
ミクロン級の非常に小さな寸法に浅く形成できる。更に
、本発明によれば、エミッタに対する電気的接触はドー
プ側壁と接続される複合層の導電層または側壁部と一体
のパッド部において、従ってトランジスタの動作領域（
エミッタ領域）から横方向に離れた状態で形成すること
ができる。
Ｅ、実施例
具体的に第１図ないし第８図を参照すると、自己整合側
壁エミッタ・トランジスタの製造の第１実施例が示され
ている。完成したトランジスタ・デバイス、たとえば垂
直ＮＰＮデバイスが第８図に示されている。このデバイ
ス構造は、Ｎ＋型サブコレクタ層１２とトランジスタの
コレクタとして働くＮ型エピタキシアル層１４とをもつ
、Ｐ型シリコン基板１０から構成される。コレクタ１４
の表面部分には、外部ベース領域４２と真性ベース領域
４０とから構成される浅いＰ型ベースが埋設されている
。外部ベース領域は浅く、エミッタ／ベース間のキャパ
シタンスと漏れ電流を最小にするために、コレクタ１４
の主表面３３よりも低い位置にへこまされている。Ｎド
ープ・ポリシリコン側壁３２と自己整合的に接触してい
る浅いＮ型エミッタ３８が、真性ベース領域４０内にあ
り、酸化物層３６“によって外部ベース領域４２からを
効に分離されている。ベースのつきぬけ現象を回避し、
電流利得を最大にするため、活性領域のベース幅（すな
わち、エミッタ３８とコレクタ１４の間の垂直距離）は
、エミッタとコレクタの間の寄生側壁領域の幅（すなわ
ち、絶縁酸化物１８の下の横方向距離）とほぼ同じにな
っている。金属５２は、ポリシリコン側壁３２に結合さ
れたＮドープ・ポリシリコン２０とケイ化物４６とのほ
ぼ水平な２重層を介して、エミッタ３８にオーム接続さ
れている。金属５４は、ケイ化物４４を介して外部ベー
ス４２に電気接続される。同様にして、金属５０は、Ｎ
＋コレクタ・リーチスルー領域１６を介して、コレクタ
１４にオーム接続される。すべての金属接点は、酸化物
不動態化層４８によって短絡を防止するように適切に絶
縁されている。
壁エミッタ・トランジスタの製造の第１実施例が示され
ている。完成したトランジスタ・デバイス、たとえば垂
直ＮＰＮデバイスが第８図に示されている。このデバイ
ス構造は、Ｎ＋型サブコレクタ層１２とトランジスタの
コレクタとして働くＮ型エピタキシアル層１４とをもつ
、Ｐ型シリコン基板１０から構成される。コレクタ１４
の表面部分には、外部ベース領域４２と真性ベース領域
４０とから構成される浅いＰ型ベースが埋設されている
。外部ベース領域は浅く、エミッタ／ベース間のキャパ
シタンスと漏れ電流を最小にするために、コレクタ１４
の主表面３３よりも低い位置にへこまされている。Ｎド
ープ・ポリシリコン側壁３２と自己整合的に接触してい
る浅いＮ型エミッタ３８が、真性ベース領域４０内にあ
り、酸化物層３６“によって外部ベース領域４２からを
効に分離されている。ベースのつきぬけ現象を回避し、
電流利得を最大にするため、活性領域のベース幅（すな
わち、エミッタ３８とコレクタ１４の間の垂直距離）は
、エミッタとコレクタの間の寄生側壁領域の幅（すなわ
ち、絶縁酸化物１８の下の横方向距離）とほぼ同じにな
っている。金属５２は、ポリシリコン側壁３２に結合さ
れたＮドープ・ポリシリコン２０とケイ化物４６とのほ
ぼ水平な２重層を介して、エミッタ３８にオーム接続さ
れている。金属５４は、ケイ化物４４を介して外部ベー
ス４２に電気接続される。同様にして、金属５０は、Ｎ
＋コレクタ・リーチスルー領域１６を介して、コレクタ
１４にオーム接続される。すべての金属接点は、酸化物
不動態化層４８によって短絡を防止するように適切に絶
縁されている。
次に、第１図ないし第８図を参照しながら、第８図に示
したバイポーラ・デバイスの製造方法について説明する
。とくに第１図を参照すると、この図は、高密度、高性
能バイポーラ集積回路を形成するために使用される半導
体シリコン本体の１つの小さな部分を大きく拡大して示
している。ただし、当然のことながら、シリコン以外の
半導体材料も、このプロセスで使用できる。第１図ない
し第８図に関して説明する工程によりＮＰＮ）ランジス
タが得られる。ただし、当然のことながら、図に示した
導電型は、例示の目的で選択したものであり、逆の導電
型を使って、ＰＮＰ側壁エミッタ・トランジスタを実現
するのも容易にできる。
したバイポーラ・デバイスの製造方法について説明する
。とくに第１図を参照すると、この図は、高密度、高性
能バイポーラ集積回路を形成するために使用される半導
体シリコン本体の１つの小さな部分を大きく拡大して示
している。ただし、当然のことながら、シリコン以外の
半導体材料も、このプロセスで使用できる。第１図ない
し第８図に関して説明する工程によりＮＰＮ）ランジス
タが得られる。ただし、当然のことながら、図に示した
導電型は、例示の目的で選択したものであり、逆の導電
型を使って、ＰＮＰ側壁エミッタ・トランジスタを実現
するのも容易にできる。
最後に、トランジスタの特定の望ましい性能基準に応じ
て、不純物濃度を当業者に周知の方法で望む通りに増減
できる。
て、不純物濃度を当業者に周知の方法で望む通りに増減
できる。
通常、単結晶シリコンのＰ−基板１０はＮ＋サブコレク
タ１２を有する。次に基板１０の頂部にエピタキシアル
Ｎ層１４を成長させる。これらの工程は、バイポーラ・
トランジスタ形成の標準的な工程である。基板は、通常
抵抗率が約１０ないし２０ｏｈｍ−ｃｍの＜１００＞結
晶配向シリコン・ウェハである。廿ブコレクタ拡散層は
、通常、表面濃度が約１ｘｌＯ”’原子／ｃｍ３のヒ素
を用いて形成する。層１４を形成するためのエピタキシ
アル成長工程は、適切な温度で、四塩化ケイ素／水素ま
たはシラン混合物などどんな従来技術を用いてもよい。
タ１２を有する。次に基板１０の頂部にエピタキシアル
Ｎ層１４を成長させる。これらの工程は、バイポーラ・
トランジスタ形成の標準的な工程である。基板は、通常
抵抗率が約１０ないし２０ｏｈｍ−ｃｍの＜１００＞結
晶配向シリコン・ウェハである。廿ブコレクタ拡散層は
、通常、表面濃度が約１ｘｌＯ”’原子／ｃｍ３のヒ素
を用いて形成する。層１４を形成するためのエピタキシ
アル成長工程は、適切な温度で、四塩化ケイ素／水素ま
たはシラン混合物などどんな従来技術を用いてもよい。
エピタキシアル成長中に、Ｎ＋層内のドーパントがエピ
タキシアル層に移動し、第１図に示すようなサブコレク
タ領域１２を完全に形成する。
タキシアル層に移動し、第１図に示すようなサブコレク
タ領域１２を完全に形成する。
高密度集積回路のエピタキシアル層の厚みは約１ないし
３ミクロンである。エピタキシアル層１４の好ましいド
ーパント濃度は通常、ｌＸ１０１６ないし１ｘｌＯ１７
原子／ｃｍ３である。
３ミクロンである。エピタキシアル層１４の好ましいド
ーパント濃度は通常、ｌＸ１０１６ないし１ｘｌＯ１７
原子／ｃｍ３である。
次に、エピタキシアル層１４上に孔あきマスクを形成し
、それを通して露出層１４にＮ型ドーパントを導入して
Ｎ＋サブコレクタ１２に至るコレクタ・リーチスルー１
６を形成する。
、それを通して露出層１４にＮ型ドーパントを導入して
Ｎ＋サブコレクタ１２に至るコレクタ・リーチスルー１
６を形成する。
次の一連のステップは、基板の残りの部分からデバイス
の能動領域を分離するデバイス分離領域（図示せず）の
形成に関するものである。二酸化ケイ素やガラスなどの
誘電体による部分的なまたは完全な絶縁層分離が可能で
ある。従来技術でこのタイプの絶縁層分離領域を形成す
る方法は多数あるが、本出願人に譲渡されたＪ、Ａ、ボ
ンドウール（Ｂｏｎｄｕｒ ）等の米国特許第４１０４
０８８号に記載された方法を使用するのが好ましい。
の能動領域を分離するデバイス分離領域（図示せず）の
形成に関するものである。二酸化ケイ素やガラスなどの
誘電体による部分的なまたは完全な絶縁層分離が可能で
ある。従来技術でこのタイプの絶縁層分離領域を形成す
る方法は多数あるが、本出願人に譲渡されたＪ、Ａ、ボ
ンドウール（Ｂｏｎｄｕｒ ）等の米国特許第４１０４
０８８号に記載された方法を使用するのが好ましい。
引き続き第１図を参照すると、エピタキシアル層１４の
表面上にたとえば化学的気相成長法（ＣｖＤ）によって
厚さ３０００ないし７０００Ａの二酸化ケイ素層１８を
形成し、続いてポリシリコンの層２０を形成する。ポリ
シリコン層２０はＮ型にドープされ、通常、１０００な
いし４０００人の範囲の厚さである。次に、パターン付
けしたフォトレジストと反応性イオン・エツチングによ
って層１８と２０を画定して、はぼ垂直な壁２６をもつ
（第１図には一部分しか示さず）マンドレル２４を形成
する。
表面上にたとえば化学的気相成長法（ＣｖＤ）によって
厚さ３０００ないし７０００Ａの二酸化ケイ素層１８を
形成し、続いてポリシリコンの層２０を形成する。ポリ
シリコン層２０はＮ型にドープされ、通常、１０００な
いし４０００人の範囲の厚さである。次に、パターン付
けしたフォトレジストと反応性イオン・エツチングによ
って層１８と２０を画定して、はぼ垂直な壁２６をもつ
（第１図には一部分しか示さず）マンドレル２４を形成
する。
次に、第２図を参照すると、トランジスタの浅いベース
領域２８が形成されている。側壁面２６に隣接するベー
ス領域２８の部分が真性ベース領域となる。ベース２８
は、エピタキシアル層１４中で、酸化物層１８の下へあ
る距離まで横方向に延びるように形成される。言い換え
れば、このステップは、ベースの能動領域のベース幅（
層１４内の壁２６付近に形成されることになるエミッタ
とコレクタの間の最短距離）と寄生側壁領域の幅が同程
度となるように実施される。そうしないと、酸化物層１
８の下のベース幅の方が能動領域のベース幅より小さく
なって、ベースでつきぬけ現象を生じることになるので
、このことは重要な要件である。真性ベース領域２８は
、単一または複数のＰ型イオン注入によって形成できる
。単一注入方式では、工Ｘ１０１３ないし１ｘ１０１５
イオン／ｃｍ２のホウ素と５ないし２０ＫｅＶのエネル
ギーが使用できる。注入後に、熱処理によって、ドーパ
ントを酸化物１８の下に横方向に拡散させ、かつ垂直に
エピタキシアル層１４中へ拡散させて、望ましいベース
幅を得る。複数注入方式では、まず１０１２ないし１０
１４イオン／ａｍ”の量で５ないし２０ＫｅＶという低
エネルギーのＰ型（例えば、ホウ素）イオンをベース領
域の一部に注入し、続いてドーパントのドライブ・イン
を行なって、酸化物１８の下のエピタキシアル層１４に
横方向に拡散させる。この注入ステップに続いて、２０
０ないし４００ＫｅＶの範囲のピーク・エネルギーおよ
び量１０１２ないし１０１３イオン／ｃｍ２のリン・イ
オンを用いて、自己整合ペデスタル・イオン注入を行な
う。酸化物層１８の下のベース・コレクタ接合は、ペデ
スタル注入と最初のベース注入の合成によって決定され
る。ペデスタル注入のピークは、ベース／コレクタ接合
より十分下になるようにすべきである。ベース領域の形
成は、上述の単一注入ステップと同様の第３の注入ステ
ップによって完成する。注入ステップの完了後、アニー
ルを行なって、ドーパントを活性化させ、ベース／コレ
クタ接合の深さを望みの値に設定する。
領域２８が形成されている。側壁面２６に隣接するベー
ス領域２８の部分が真性ベース領域となる。ベース２８
は、エピタキシアル層１４中で、酸化物層１８の下へあ
る距離まで横方向に延びるように形成される。言い換え
れば、このステップは、ベースの能動領域のベース幅（
層１４内の壁２６付近に形成されることになるエミッタ
とコレクタの間の最短距離）と寄生側壁領域の幅が同程
度となるように実施される。そうしないと、酸化物層１
８の下のベース幅の方が能動領域のベース幅より小さく
なって、ベースでつきぬけ現象を生じることになるので
、このことは重要な要件である。真性ベース領域２８は
、単一または複数のＰ型イオン注入によって形成できる
。単一注入方式では、工Ｘ１０１３ないし１ｘ１０１５
イオン／ｃｍ２のホウ素と５ないし２０ＫｅＶのエネル
ギーが使用できる。注入後に、熱処理によって、ドーパ
ントを酸化物１８の下に横方向に拡散させ、かつ垂直に
エピタキシアル層１４中へ拡散させて、望ましいベース
幅を得る。複数注入方式では、まず１０１２ないし１０
１４イオン／ａｍ”の量で５ないし２０ＫｅＶという低
エネルギーのＰ型（例えば、ホウ素）イオンをベース領
域の一部に注入し、続いてドーパントのドライブ・イン
を行なって、酸化物１８の下のエピタキシアル層１４に
横方向に拡散させる。この注入ステップに続いて、２０
０ないし４００ＫｅＶの範囲のピーク・エネルギーおよ
び量１０１２ないし１０１３イオン／ｃｍ２のリン・イ
オンを用いて、自己整合ペデスタル・イオン注入を行な
う。酸化物層１８の下のベース・コレクタ接合は、ペデ
スタル注入と最初のベース注入の合成によって決定され
る。ペデスタル注入のピークは、ベース／コレクタ接合
より十分下になるようにすべきである。ベース領域の形
成は、上述の単一注入ステップと同様の第３の注入ステ
ップによって完成する。注入ステップの完了後、アニー
ルを行なって、ドーパントを活性化させ、ベース／コレ
クタ接合の深さを望みの値に設定する。
ベース領域の形成に単一イオン注入方式を使用するか、
それとも複数イオン注入方式を使用するかにかかわらず
、注入エネルギーと打込み温度は、ベース幅ができるだ
け浅くなり、電流利得が最高になるように調節する。注
入量は、ベース濃度が能動領域中でのつきぬけ現象を回
避できるのに十分な高さになるように調節すべきである
。
それとも複数イオン注入方式を使用するかにかかわらず
、注入エネルギーと打込み温度は、ベース幅ができるだ
け浅くなり、電流利得が最高になるように調節する。注
入量は、ベース濃度が能動領域中でのつきぬけ現象を回
避できるのに十分な高さになるように調節すべきである
。
ベース領域２８の形成後、このベース領域の一部分にエ
ミッタを埋設する。エミ・ツタは、領域２８の表面部分
にヒ素などＮ型の化学種をイオン注入することによって
形成できる。エミ・ツタ注入の前に、ベース２８上に適
切なスクリーン酸化物層を形成し、エミッタの形成後に
はぎ取ることができる。好ましい実施例では、第３図と
第４図に示すように、ドープされたポリシリコン側壁か
らのドーパントの拡散によってエミ・ツタを形成する。
ミッタを埋設する。エミ・ツタは、領域２８の表面部分
にヒ素などＮ型の化学種をイオン注入することによって
形成できる。エミ・ツタ注入の前に、ベース２８上に適
切なスクリーン酸化物層を形成し、エミッタの形成後に
はぎ取ることができる。好ましい実施例では、第３図と
第４図に示すように、ドープされたポリシリコン側壁か
らのドーパントの拡散によってエミ・ツタを形成する。
ポリシリコン側壁を形成するために、ポリシリコン層３
０を形成する。層３０は、その場でＮ型ドーパント（た
とえば、ヒ素）でドープしてもよい。
０を形成する。層３０は、その場でＮ型ドーパント（た
とえば、ヒ素）でドープしてもよい。
別法として、ポリシリコン層３０をその形成時にはドー
プさせず、後で量５ｘｌＯ１５ないし５Ｘ１０Ｉ６イオ
ン／Ｃｍ２のヒ素イオンの注入によってＮ型にドープし
てもよい。注入エネルギーは、注入物がポリシリコン層
３０からはみ出さないように調節する。次いで、方向性
反応性イオン・工・ソチングによって、ポリシリコン層
３０をエツチングして、マンドレル２４の垂直表面２６
に沿ったポリシリコン側壁３２を形成する。側壁３２は
、エミッタ接点およびエミッタ作成用のドーパント供給
源として働く。ポリシリコン３０の厚さは望みのエミッ
タ面積によって規定され、側壁３２を良好に再現するた
めに、最大厚さをマンドレル２４の高さより低くする。
プさせず、後で量５ｘｌＯ１５ないし５Ｘ１０Ｉ６イオ
ン／Ｃｍ２のヒ素イオンの注入によってＮ型にドープし
てもよい。注入エネルギーは、注入物がポリシリコン層
３０からはみ出さないように調節する。次いで、方向性
反応性イオン・工・ソチングによって、ポリシリコン層
３０をエツチングして、マンドレル２４の垂直表面２６
に沿ったポリシリコン側壁３２を形成する。側壁３２は
、エミッタ接点およびエミッタ作成用のドーパント供給
源として働く。ポリシリコン３０の厚さは望みのエミッ
タ面積によって規定され、側壁３２を良好に再現するた
めに、最大厚さをマンドレル２４の高さより低くする。
第５図に示すように、ポリシリコン層３０を側壁３２に
変形させる反応性イオン・エツチング・ステップを続行
して、Ｐドープ領域２８のマスクされていない部分に対
応する表面１７を窪ませる。へこんだ表面は３４で示さ
れている。やがて明らかになるように、表面３４の真下
のマスクされていない領域２８は、外部ベースを構成す
る。第５図にＸで示されている凹部の深さは、最終的な
エミッタ／ベース接合の深さよりも深くする。凹部の深
さＸは通常約１０００ないし１５００Ａで、エミッタ／
ベース接合の深さの約２ないし３倍である。このように
ドープ領域２８を過度にエツチングすると、エミッタを
形成するのにイオン注入法を使用した場合でも、領域２
８のマスクされていない領域からエミ・ツタ注入物が取
り除かれる。この過度のエツチングにより、外部ベース
がエミッタから十分な距離に保持され、同時にベースの
直列抵抗が減少する。
変形させる反応性イオン・エツチング・ステップを続行
して、Ｐドープ領域２８のマスクされていない部分に対
応する表面１７を窪ませる。へこんだ表面は３４で示さ
れている。やがて明らかになるように、表面３４の真下
のマスクされていない領域２８は、外部ベースを構成す
る。第５図にＸで示されている凹部の深さは、最終的な
エミッタ／ベース接合の深さよりも深くする。凹部の深
さＸは通常約１０００ないし１５００Ａで、エミッタ／
ベース接合の深さの約２ないし３倍である。このように
ドープ領域２８を過度にエツチングすると、エミッタを
形成するのにイオン注入法を使用した場合でも、領域２
８のマスクされていない領域からエミ・ツタ注入物が取
り除かれる。この過度のエツチングにより、外部ベース
がエミッタから十分な距離に保持され、同時にベースの
直列抵抗が減少する。
この様な凹部（トランジスタの外部ベースとなる領域）
を形成した後に、第６図に示すように、構造体を熱酸化
して、シリコン表面３４、Ｎドープ・ポリシリコン側壁
３２および層２０上に酸化物３６を成長させる。ポリシ
リコン上に成長する酸化物は、シリコン上の酸化物より
も厚くなる。
を形成した後に、第６図に示すように、構造体を熱酸化
して、シリコン表面３４、Ｎドープ・ポリシリコン側壁
３２および層２０上に酸化物３６を成長させる。ポリシ
リコン上に成長する酸化物は、シリコン上の酸化物より
も厚くなる。
酸化物３６の代表的な厚みの範囲は２００ないし５００
人である。この熱酸化ステップ中に、Ｎ型ドーパントが
、側壁３２からその下のエピタキシアル・シリコン中に
拡散され、浅い自己整合Ｎドープ・エミッタ３８を形成
する。エミッタ３８の真下の低濃度にＰドープされた領
域４０がトランジスタの真性ベースとして働く。Ｐドー
プされた領域２８の残りの部分は、外部ベースとなる領
域である。熱酸化（またはドーパントのドライブ・イン
）の温度および時間は、エミッタ／ベース接合の深さが
通常的４００ないし６００人になるように制御する。
人である。この熱酸化ステップ中に、Ｎ型ドーパントが
、側壁３２からその下のエピタキシアル・シリコン中に
拡散され、浅い自己整合Ｎドープ・エミッタ３８を形成
する。エミッタ３８の真下の低濃度にＰドープされた領
域４０がトランジスタの真性ベースとして働く。Ｐドー
プされた領域２８の残りの部分は、外部ベースとなる領
域である。熱酸化（またはドーパントのドライブ・イン
）の温度および時間は、エミッタ／ベース接合の深さが
通常的４００ないし６００人になるように制御する。
側壁エミッタ・トランジスタ製造プロセスを続行すると
、次の工程ステップは外部ベース４２の形成である（第
６図）。外部ベース４２は、酸化物３６を通して外部ベ
ースの領域にＰ型イオンを注入することにより形成され
る。外部ベースを形成するためのイオン注入の量とエネ
ルギーは、外部ベース領域４２中のドーパント濃度が、
（次に形成される）ベースケイ化物と外部ベースの間で
のショットキー接触を回避できるのに十分な高さで、か
つ外部ベースとエミッタの接合を横切るトンネル効果を
引き起こさないほど低くなるように調整すべきである。
、次の工程ステップは外部ベース４２の形成である（第
６図）。外部ベース４２は、酸化物３６を通して外部ベ
ースの領域にＰ型イオンを注入することにより形成され
る。外部ベースを形成するためのイオン注入の量とエネ
ルギーは、外部ベース領域４２中のドーパント濃度が、
（次に形成される）ベースケイ化物と外部ベースの間で
のショットキー接触を回避できるのに十分な高さで、か
つ外部ベースとエミッタの接合を横切るトンネル効果を
引き起こさないほど低くなるように調整すべきである。
ある例では、エネルギーが２０ないし４０Ｋｅｙで量が
１０１４ないし１０Ｉ５イオン／ｃＩ１１２のホウ素イ
オンを、このステップで使って、最大的３０００ないし
４０００人の深さまでコレクタ１４中にＰ型ドーパント
を侵入させることができる。外部ベースの注入中に、Ｐ
型ドーパントの一部が、Ｎドープ・エミッタ・ポリシリ
コン側壁３２および水平ポリシリコン導体２０に入るが
、この注入の量は、（エミッタをイオン注入によって形
成する場合でも）エミッタ注入に比べて低いので、その
ポリシリコン中のＮ型ドーパント濃度に対する影響は無
視できる。次に、約８００ないし９００℃の温度でアニ
ール・ステップを実施して、注入された化学種を移動さ
せずに外部ベース注入物を活性化させる。指定温度での
炉内アニールまたは急速熱アニールが利用できる。
１０１４ないし１０Ｉ５イオン／ｃＩ１１２のホウ素イ
オンを、このステップで使って、最大的３０００ないし
４０００人の深さまでコレクタ１４中にＰ型ドーパント
を侵入させることができる。外部ベースの注入中に、Ｐ
型ドーパントの一部が、Ｎドープ・エミッタ・ポリシリ
コン側壁３２および水平ポリシリコン導体２０に入るが
、この注入の量は、（エミッタをイオン注入によって形
成する場合でも）エミッタ注入に比べて低いので、その
ポリシリコン中のＮ型ドーパント濃度に対する影響は無
視できる。次に、約８００ないし９００℃の温度でアニ
ール・ステップを実施して、注入された化学種を移動さ
せずに外部ベース注入物を活性化させる。指定温度での
炉内アニールまたは急速熱アニールが利用できる。
外部ベースの形成後、方向性反応性イオン・エツチング
によって、水平なシリコン表面およびポリシリコン表面
上の酸化物３６は除去されるが、水平でないポリシリコ
ン表面上の酸化物層は保持される。言い換えれば、酸化
物３６１（本明細書では側壁酸化物とも呼ぶ）の層が、
第７図に示すように、側壁３２上に保持される。側壁酸
化物３６１は、エミッタ３８から外部ベース４２を分離
し、またエミッタ・ポリシリコン側壁３２上でのケイ化
物の形成を防止する。
によって、水平なシリコン表面およびポリシリコン表面
上の酸化物３６は除去されるが、水平でないポリシリコ
ン表面上の酸化物層は保持される。言い換えれば、酸化
物３６１（本明細書では側壁酸化物とも呼ぶ）の層が、
第７図に示すように、側壁３２上に保持される。側壁酸
化物３６１は、エミッタ３８から外部ベース４２を分離
し、またエミッタ・ポリシリコン側壁３２上でのケイ化
物の形成を防止する。
次に、第８図に示すように、Ｐ ｔ Ｎ Ｔ ｔ １Ｎ
ｔなどの金属層を付着し、それを反応させてシリコン
領域内にケイ化物層を形成させる。具体的に言うと、外
部ベース領域４２上にケイ化物ベース接点４４を形成さ
せ、ポリシリコン層２０上にポリサイド・エミッタ接点
４６を形成させる。このケイ化ステップでは、ポリシリ
コン２０の全部が消費されないように注意する必要があ
る。ポリシリコン側壁３２は酸化物３８”で覆われてい
るので、その上にはポリサイドは形成されない。このよ
うにして自己整合ケイ化物ベース接点とポリサイド・エ
ミッタ接点が単一のステップで形成される。
ｔなどの金属層を付着し、それを反応させてシリコン
領域内にケイ化物層を形成させる。具体的に言うと、外
部ベース領域４２上にケイ化物ベース接点４４を形成さ
せ、ポリシリコン層２０上にポリサイド・エミッタ接点
４６を形成させる。このケイ化ステップでは、ポリシリ
コン２０の全部が消費されないように注意する必要があ
る。ポリシリコン側壁３２は酸化物３８”で覆われてい
るので、その上にはポリサイドは形成されない。このよ
うにして自己整合ケイ化物ベース接点とポリサイド・エ
ミッタ接点が単一のステップで形成される。
次に、リーチスルー領域１６を介してコレクタ接点を形
成するために、酸化物１８とポリシリコン２０中にリー
チスルー領域１６に対応する開口部を設ける。構造体全
体の上に二酸化ケイ素４８の厚い不動態化層を形成する
。酸化物４８中に接点孔を形成し、コレクタ、エミッタ
、ベースに対する導電性（たとえば、金属）接点５０，
５２および５４を、リフトオフ技術など従来の技術で形
成する。
成するために、酸化物１８とポリシリコン２０中にリー
チスルー領域１６に対応する開口部を設ける。構造体全
体の上に二酸化ケイ素４８の厚い不動態化層を形成する
。酸化物４８中に接点孔を形成し、コレクタ、エミッタ
、ベースに対する導電性（たとえば、金属）接点５０，
５２および５４を、リフトオフ技術など従来の技術で形
成する。
外部ベース領域４２上のケイ化物が、エミッタ３８の側
の外部ベース４２の端部５６の所で反応してエミッタに
到達することがないようにすることが重要である。エピ
タキシアル層１４の表面よりも低くされた外部ベースの
凹部／深さは、少なくとも１０００人とすべきである。
の外部ベース４２の端部５６の所で反応してエミッタに
到達することがないようにすることが重要である。エピ
タキシアル層１４の表面よりも低くされた外部ベースの
凹部／深さは、少なくとも１０００人とすべきである。
この深さは、真性ベース注入領域が過度に狭まらないよ
うに調節される。それはベース／コレクタ接合より浅く
保つべきである。この点に関して重要なのは、深さの関
係を、ベース抵抗を減らすことよりもエミッタ／ベース
漏れを防止するように調整すべきであるということであ
る。その理由は、外部ベース自体が、ベース抵抗の減少
を助けると考えられるからである。外部ベースの表面は
、エミッタ／ベース接合の深さより深いが、真性ベース
／コレクタ接合はど深くない深さまで陥没させる。
うに調節される。それはベース／コレクタ接合より浅く
保つべきである。この点に関して重要なのは、深さの関
係を、ベース抵抗を減らすことよりもエミッタ／ベース
漏れを防止するように調整すべきであるということであ
る。その理由は、外部ベース自体が、ベース抵抗の減少
を助けると考えられるからである。外部ベースの表面は
、エミッタ／ベース接合の深さより深いが、真性ベース
／コレクタ接合はど深くない深さまで陥没させる。
第９図ないし第１３図に本発明の第２の実施例を示す。
これらの図で、第１図ないし第８図の要素と類似の要素
は同じ番号で示す。エビタキシアル層１４の選択した表
面部分上に浅い誘電性分離領域を形成する。通常、分離
領域６０は、埋設酸化物トレンチ分離領域である。その
後、酸化物層６２を付着し、第９図に示すようにほぼ垂
直な壁６４を備えた開口部６３をもつようパターンづけ
る。第１の実施例のベース２８に関連して説明したよう
に、真性ベース６６を注入する。Ｎドープ・ポリシリコ
ン層６８を付着させる。次に分離領域６０上のポリシリ
コンロ８の所定部分を覆うようにマスク７０を形成する
。次いで、反応性イオン・エツチングによって、ポリシ
リコン部分７２およびポリシリコン側壁７４を形成する
。ポリシリコン部分７２が必要なのは、エミッタ・ポリ
シリコン側壁７４が狭過ぎるため、エミッタとの導電性
接触を与えるためのパッドとして機能させるためである
。さらに、この方法では、エミッタ接点をトランジスタ
動作領域から離して形成するのが容易である。酸化物６
２の開口部６３の３つの側部上にポリシリコン側壁７４
が形成されるので、ポリシリコン部分７２と７４は一体
的部分をなす。
は同じ番号で示す。エビタキシアル層１４の選択した表
面部分上に浅い誘電性分離領域を形成する。通常、分離
領域６０は、埋設酸化物トレンチ分離領域である。その
後、酸化物層６２を付着し、第９図に示すようにほぼ垂
直な壁６４を備えた開口部６３をもつようパターンづけ
る。第１の実施例のベース２８に関連して説明したよう
に、真性ベース６６を注入する。Ｎドープ・ポリシリコ
ン層６８を付着させる。次に分離領域６０上のポリシリ
コンロ８の所定部分を覆うようにマスク７０を形成する
。次いで、反応性イオン・エツチングによって、ポリシ
リコン部分７２およびポリシリコン側壁７４を形成する
。ポリシリコン部分７２が必要なのは、エミッタ・ポリ
シリコン側壁７４が狭過ぎるため、エミッタとの導電性
接触を与えるためのパッドとして機能させるためである
。さらに、この方法では、エミッタ接点をトランジスタ
動作領域から離して形成するのが容易である。酸化物６
２の開口部６３の３つの側部上にポリシリコン側壁７４
が形成されるので、ポリシリコン部分７２と７４は一体
的部分をなす。
この特徴を、ポリシリコン構造の上面図である第１２図
に示す。工程ステップの残りの部分は、第１実施例に関
連して説明した工程ステップに準する。これに含まれる
工程としては、エピタキシアル層（層１４）の主表面よ
り下に外部ベースを陥没させ、ポリシリコン側壁７４か
ら真性ベースの一部分にドーパントを拡散させることに
より自己整合エミッタ７８を形成し、それによって、真
性ベース８０をも形成し、露出したすべてのポリシリコ
ン表面とエピタキシアル・シリコン表面上に酸化物を成
長させ、側壁７４上の酸化物被覆８２（第１３図）を残
すように成長した酸化物を反応性イオン・エツチングに
よって除去し、外部ベース８４を形成し、外部ベース８
４に自己整合ケイ化物８６を形成し、エミッタ・ポリシ
リコン７２にポリサイド８８を形成し、酸化物６２にコ
レクタ・リーチスルー１６に対応する開口部を設け、酸
化物不動態化層９０を形成し、層９０中に接点開口部を
形成し、それぞれエミッタ、ベースおよびコレクタに対
する導電性接点９２．９４および９６を形成する工程が
ある。
に示す。工程ステップの残りの部分は、第１実施例に関
連して説明した工程ステップに準する。これに含まれる
工程としては、エピタキシアル層（層１４）の主表面よ
り下に外部ベースを陥没させ、ポリシリコン側壁７４か
ら真性ベースの一部分にドーパントを拡散させることに
より自己整合エミッタ７８を形成し、それによって、真
性ベース８０をも形成し、露出したすべてのポリシリコ
ン表面とエピタキシアル・シリコン表面上に酸化物を成
長させ、側壁７４上の酸化物被覆８２（第１３図）を残
すように成長した酸化物を反応性イオン・エツチングに
よって除去し、外部ベース８４を形成し、外部ベース８
４に自己整合ケイ化物８６を形成し、エミッタ・ポリシ
リコン７２にポリサイド８８を形成し、酸化物６２にコ
レクタ・リーチスルー１６に対応する開口部を設け、酸
化物不動態化層９０を形成し、層９０中に接点開口部を
形成し、それぞれエミッタ、ベースおよびコレクタに対
する導電性接点９２．９４および９６を形成する工程が
ある。
第１４図ないし第１７図に、本発明の第３の実施例を示
す。この実施例も、第１図に関して説明したものと同様
のサブコレクタ１２とエピタキシアル層１４をもつ半導
体基板１０から出発して、酸化物分離層１００とポリシ
リコン、ケイ化物、ポリサイドまたは耐火金属の層１０
２を形成する。
す。この実施例も、第１図に関して説明したものと同様
のサブコレクタ１２とエピタキシアル層１４をもつ半導
体基板１０から出発して、酸化物分離層１００とポリシ
リコン、ケイ化物、ポリサイドまたは耐火金属の層１０
２を形成する。
ポリサイド層は、Ｎドープ・ポリシリコンを付着し、続
いて耐火金属層を付加し、両者を焼結して形成する。層
１０２がケイ化物または耐火金属の場合、それを、酸化
物１００上に直接付着する。
いて耐火金属層を付加し、両者を焼結して形成する。層
１０２がケイ化物または耐火金属の場合、それを、酸化
物１００上に直接付着する。
ポリサイドの方がエミッタ接触抵抗を非常に低くするの
で、ポリシリコンよりも好ましい。
で、ポリシリコンよりも好ましい。
次に、層１０２上に酸化物層１０４を形成し、３つの層
１００，１０２および２０４を反応性イオン・エツチン
グで除去して、はぼ垂直な壁１０８をもつ開口部を形成
する。
１００，１０２および２０４を反応性イオン・エツチン
グで除去して、はぼ垂直な壁１０８をもつ開口部を形成
する。
次に、ベース領域１１０を形成し、第１５図に示すよう
に、第４図の側壁３２の形成に関連して説明したように
垂直表面１０８上にサブミクロン幅のドープされたポリ
シリコン側壁１１２を形成する。開口部１０６内部のリ
ングとして形成されるポリシリコン側壁１１２は、自己
整合エミッタ、および自己整合エミッタ接点を形成し、
エミッタを導体１０２に結合する働きをし、導体１０２
は、デバイスの活性領域から離れた場所でエミッタとの
電気的接触を可能にする。工程ステップの残りの部分は
、上記の第１の実施例に関して説明したものと全く類似
している。第１６図と第１７図を参照すると、これらの
ステップには、反応性イオン・エツチングによってエピ
タキシアル層１４の表面より下の深さＸまでマスクされ
ていないベース領域１１０を陥没させ、側壁１１２から
その下の真性ベース領域までＮＦ−パントを拡散させて
、自己整合エミッタ・リング１１４を形成し、同時に、
エミッタ１１４の真下に真性ベース１１６を形成し、ポ
リシリコン側壁１１２上に酸化物被覆を形成し、Ｐ型外
部ベース１２０を注入し、自己整合ベース・ケイ化物１
２２を形成し、不動態酸化物層１２４を形成し、それぞ
れコレクタ１４、外部ベース１２０およびエミッタ１１
４との導電性接点１２６．１２８．１３０を形成するこ
とが含まれる。
に、第４図の側壁３２の形成に関連して説明したように
垂直表面１０８上にサブミクロン幅のドープされたポリ
シリコン側壁１１２を形成する。開口部１０６内部のリ
ングとして形成されるポリシリコン側壁１１２は、自己
整合エミッタ、および自己整合エミッタ接点を形成し、
エミッタを導体１０２に結合する働きをし、導体１０２
は、デバイスの活性領域から離れた場所でエミッタとの
電気的接触を可能にする。工程ステップの残りの部分は
、上記の第１の実施例に関して説明したものと全く類似
している。第１６図と第１７図を参照すると、これらの
ステップには、反応性イオン・エツチングによってエピ
タキシアル層１４の表面より下の深さＸまでマスクされ
ていないベース領域１１０を陥没させ、側壁１１２から
その下の真性ベース領域までＮＦ−パントを拡散させて
、自己整合エミッタ・リング１１４を形成し、同時に、
エミッタ１１４の真下に真性ベース１１６を形成し、ポ
リシリコン側壁１１２上に酸化物被覆を形成し、Ｐ型外
部ベース１２０を注入し、自己整合ベース・ケイ化物１
２２を形成し、不動態酸化物層１２４を形成し、それぞ
れコレクタ１４、外部ベース１２０およびエミッタ１１
４との導電性接点１２６．１２８．１３０を形成するこ
とが含まれる。
すなわち、自己整合エミッタ接点として働く導電性側壁
材料からエミッタを形成する、新規なトランジスタが提
供された。エミッタのサイズはりソグラフィに依存しな
いので、エミッタは、極端に小さい（サブミクロン）幅
（０，５ミクロン未満）であり、その許容差は厳密であ
る。このトランジスタのエミッタ抵抗、エミッタ／ベー
ス間のキャパシタンス、ベース抵抗およびベース／コレ
クタ間のキャパシタンスは小さい。このデバイスは十分
に自己整合されているので、半導体チップのデバイス集
積密度が向上する。
材料からエミッタを形成する、新規なトランジスタが提
供された。エミッタのサイズはりソグラフィに依存しな
いので、エミッタは、極端に小さい（サブミクロン）幅
（０，５ミクロン未満）であり、その許容差は厳密であ
る。このトランジスタのエミッタ抵抗、エミッタ／ベー
ス間のキャパシタンス、ベース抵抗およびベース／コレ
クタ間のキャパシタンスは小さい。このデバイスは十分
に自己整合されているので、半導体チップのデバイス集
積密度が向上する。
【図面の簡単な説明】
第１図ないし第８図は、本発明にもとづく、第８図に示
す新規な構造で完結する、側壁エミッタ・トランジスタ
の１つの実施例の製造手順の各ステップの断面図である
。 第９図ないし第１３図は、本発明にもとづく、第１３図
に示す新規な構造で完結する、側壁エミッタ・トランジ
スタの第２の実施例の製造手順の各ステップの断面図で
ある。 第１４図ないし第１７図は、本発明にもとづく、第１７
図に示す新規な構造で完結する、側壁エミッタ・トラン
ジスタの第３の実施例の製造手順の各ステップの断面図
である。 １０・・・・Ｐ型シリコン基板、１２・・・・Ｎ＋サブ
コレクタ領域、１４・・・・Ｎ型エピタキシアル層（コ
レクタ）、１６・・・・コレクタ・リーチスルー領域、
１８・・・・分離酸化物、２０・・・・Ｎドープ・ポリ
シリコン、３２・・・・Ｎドープ・ポリシリコン側壁、
３８・・・・Ｎ型エミッタ、４０・・・・真性ベース領
域、４２・・・・外部ベース領域、４４・・・・シリサ
イド・ベース接点、４６・・・・ポリサイド・エミッタ
接点、５０．５２．５４・・・・導電性接点。
す新規な構造で完結する、側壁エミッタ・トランジスタ
の１つの実施例の製造手順の各ステップの断面図である
。 第９図ないし第１３図は、本発明にもとづく、第１３図
に示す新規な構造で完結する、側壁エミッタ・トランジ
スタの第２の実施例の製造手順の各ステップの断面図で
ある。 第１４図ないし第１７図は、本発明にもとづく、第１７
図に示す新規な構造で完結する、側壁エミッタ・トラン
ジスタの第３の実施例の製造手順の各ステップの断面図
である。 １０・・・・Ｐ型シリコン基板、１２・・・・Ｎ＋サブ
コレクタ領域、１４・・・・Ｎ型エピタキシアル層（コ
レクタ）、１６・・・・コレクタ・リーチスルー領域、
１８・・・・分離酸化物、２０・・・・Ｎドープ・ポリ
シリコン、３２・・・・Ｎドープ・ポリシリコン側壁、
３８・・・・Ｎ型エミッタ、４０・・・・真性ベース領
域、４２・・・・外部ベース領域、４４・・・・シリサ
イド・ベース接点、４６・・・・ポリサイド・エミッタ
接点、５０．５２．５４・・・・導電性接点。
Claims (3)
- （１）エミッタ領域に接した真性ベース領域およびこの
真性ベース領域につながった外部ベース領域を有する縦
型バイポーラ・トランジスタにおいて、上記外部ベース
領域が上記エミッタ領域よりも下げて形成されており、
かつ実質的に垂直な絶縁体側壁によって上記エミッタ領
域から分離されていることを特徴とする縦型バイポーラ
・トランジスタ。 - （２）第１導電型のエピタキシアル層を有する半導体基
板を準備し、 上記基板上に、下側の絶縁層およびこの絶縁層上の導電
層を少なくとも含みかつ実質的に垂直な側壁面を有する
複合層を形成し、 上記側壁面に隣接する上記エピタキシアル層の領域に第
２導電型の真性ベース領域を形成し、上記側壁面に、上
記第１導電型にドープされた導電性側壁を形成し、 上記複合層および上記側壁によって覆われていない上記
エピタキシアル層の領域を所定深さまで垂直方向にエッ
チングし、 上記側壁から上記真性ベース領域へドーパントを拡散さ
せてエミッタ領域を形成し、 上記側壁上に絶縁層を形成し、 上記エッチングされた上記エピタキシアル層の領域に第
２導電型の外部ベース領域を形成すること、 を含む縦型バイポーラ・トランジスタの製造方法。 - （３）第１導電型のエピタキシアル層を有する半導体基
板を準備し、 上記基板上に、実質的に垂直な側壁面を有する絶縁層を
形成し、 上記側壁面に隣接する上記エピタキシアル層の領域に第
２導電型の真性ベース領域を形成し、上記側壁面の側壁
部およびこの側壁部と一体なパッド部を有する、上記第
１導電型にドープされた導電体を形成し、 上記絶縁層および上記導電体によって覆われていない上
記エピタキシアル層の領域を所定の深さまで垂直方向に
エッチングし、 上記側壁部から上記真性ベース領域へドーパントを拡散
させてエミッタ領域を形成し、 上記側壁部上に絶縁層を形成し、 上記エッチングされた上記エピタキシアル層の領域に第
２導電型の外部ベース領域を形成すること、 を含む縦型バイポーラ・トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/048,346 US4847670A (en) | 1987-05-11 | 1987-05-11 | High performance sidewall emitter transistor |
| US48346 | 1987-05-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63292674A true JPS63292674A (ja) | 1988-11-29 |
| JPH0646638B2 JPH0646638B2 (ja) | 1994-06-15 |
Family
ID=21954085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63087422A Expired - Lifetime JPH0646638B2 (ja) | 1987-05-11 | 1988-04-11 | 縦型バイポーラ・トランジスタ及びその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4847670A (ja) |
| EP (1) | EP0290763B1 (ja) |
| JP (1) | JPH0646638B2 (ja) |
| AU (1) | AU601575B2 (ja) |
| BR (1) | BR8801815A (ja) |
| CA (1) | CA1277780C (ja) |
| DE (1) | DE3884665T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758120A (ja) * | 1993-08-11 | 1995-03-03 | Nec Corp | 半導体装置及びその製造方法 |
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|---|---|---|---|---|
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| JPH06101473B2 (ja) * | 1988-12-05 | 1994-12-12 | 日本電気株式会社 | 半導体装置 |
| US5001538A (en) * | 1988-12-28 | 1991-03-19 | Synergy Semiconductor Corporation | Bipolar sinker structure and process for forming same |
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| US5008210A (en) * | 1989-02-07 | 1991-04-16 | Hewlett-Packard Company | Process of making a bipolar transistor with a trench-isolated emitter |
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