JPS5934660A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はＢｉｐＩＣ，ＬＳＩ　　に内蔵されるトラン
ジスタの高速および高密度化が可能な半導体装置に関す
るものである。

従来、高速バイポーラデバイスはベース抵抗の低減、接
合容量の低減を計ることで改良がなされている。そして
、素子間分離技術と並行して、細いエミッタ構造、浅い
接合形成技術により、素子間接合容量を著しく低減した
微細構造のものが提案されている。そして、近年、これ
らの先端技術に改良を加え、ポリシリコンをエミッタと
し、活性ベース領域を極力低減し、接合容量を低減した
技術が提案されているが、いずれの技術もエミッタ構造
を微細化する手法として、リソグラフィ技術に負うもの
がほとんどである。現段階ではＬ／１．０縮少、　１／
１５縮少技術、　ＥＢ直接露光技術に負うところが多く
、前者で１．５１ｔｍ、後者で１．０地のエミツタ幅が
実用的に可能なレベルであり、このエミッタの形状は使
用トランジスタのエミッタ・ベース接合容量を低減する
ため、できる限り狭い方が望ましい。

第１図は従来のｌ５ＡＣ法によるトランジスタを示す断
面図である。その構造を簡単に説明すると、Ｐ型基板（
１）に埋込み層（２）を形成したのち、この埋込み層（
２）上にエピタキシャル層（４）を形成する。次に、分
離酸化膜（３）を形成したのち、イオン注入およびドラ
イブでベース領域（５）を作成する。次に、絶縁膜（７
）およびエミッタ（６）を形成する。そして、ベース、
エミッタ。コレクタコンタクトを同時に開孔して、Ｐｔ
Ｓｉを形成したのち、それぞれコレクタ電極（８）、ベ
ース電極（９）およびエミッタ電極（１０）を形成する
。

しかしながら、従来のトランジスタではエミッタの開孔
はリソグラフィー技術で決定される。まだ、し和縮小投
影露光法では安定に開孔し得るのは１．５μｍが限度で
ある。また、構造から明らかな様に、電極間の距離も同
一平面内であるため、最小寸法に形成するには２μｍ程
度が望ましい。まだ、エミッタ形成においてはたとえ、
写真製版技術が充分性なえたとしても、酸化膜エッチを
異方性エッチで行なわない限り、開口部は広がってしま
い、ドライエッチを行なうことで、Ｓｉ　と５ｉ０２の
選択比、およびＳｔ　エッチのウニノ・内均一度が充分
でないと、開口部のシリコンがつ二ノ・内のあらゆるコ
ンタクトで不均一にエツチングされるため、エミッタ不
純物を導入後のベース幅にバラツキが生じ、ｈｙｘもバ
ラツキが生ずる。また、同一平面内での配線はコンタク
ト・配線マージンおよび配線間マージンが必要で、トラ
ンジスタのベース面積は、エミッタが１．５Ｘ４μｍ構
造では例えば１１Ｘ９μｍ２＝９９μｍ２を要し、また
、エミッタ面積は６μｍ２となるなど、高速化および高
密度化ができない欠点があった。

したがって、この発明の目的はペース面積を小さくして
、コレクタ・ベース接合容量を低減し、かつエミッタ・
ベース接合容量を低減することができるトランジスタお
よびこのトランジスタを含んでなる半導体装置を提供す
るものである。

このような目的を達成するため、この発明はバイポーラ
トランジスタのエミッタ構造が絶縁膜上に形成された第
１のポリシリコン部とこの絶縁膜の少なくとも一端から
垂直に前記第１のポリシリコンに接続される第２のポリ
シリコンとにより形成され、この第２のポリシリコンの
幅（デポ時の厚さ）を利用して、エミツタ幅とするもの
であり、以下実施例を用いて詳細に説明する。

第２図はこの発明に係る半導体装置の一実施例を示す断
面図であシ、その製造工程を第３図（、）〜第３図（ｉ
）に示す。同図において、（１１）は水平な第１のポリ
シリコン部と垂直な第２のポリシリコン部からなる屈曲
して形成したポリシリコンのエミッタ、（１２）はこの
エミッタ（１１）のポリシリコンの第１のポリシリコン
部上に形成し、バランス抵抗を兼ねたＰｔＳｉで代表さ
れるポリサイド、（１３）はＰｔＳｉで形成され、前記
エミッタ（１１）に極めて近い領域にまで低抵抗例えば
１０００程度（第１図においては８０００程度）に形成
されるベース電極であり、前記第２のポリシリコンの一
端とセルファラインになっている。（１４ａ）および（
］４ｂ）はそれぞれコレクタ（２）上およびベース（５
）上に形成されたシリサイド、（１５）は前記ポリシリ
コンのエミッタ（１１）の側面に設けた酸化膜である。

次に、上記構成による半導体装置の製造工程について説
明する。まず、第１図（ａ）に示すように、Ｐ型基板（
１）上に埋込みコレクタ層（２）、エピタキシャル層（
４）および分離絶縁膜（３）を形成する。

そして、絶縁膜（７）を２．５００；、の厚さに形成し
たのち、ポリシリコン（１１）を３，５ｏｏＸの厚さに
形成する。そして、全面にＡ＋ｓを１００ＫｅＶでドー
ズ量４×１０Ｃｍ　　イオン注入する。そして、前処理
を行なったのち、１０５０Ｃで２０分間ドライブする。

次に、第１図（ｂ）に示すように、写真製版を行ない、
ベース領域およびコレクタ領域となる領域のみ同時に開
孔する。このとき、ベース領域は１．５　Ｘ　３．０μ
ｍになるように開孔し、その上面図を第４図に示す。な
お、この第４図において、（１６）はコレクタコンタク
ト、　（１７）はベースコンタクトを示す。

また、コレクタはトランジスタの飽和を防ぐ上で大きく
開孔するのが望ましい。１．５μｍベースは］／１０縮
少投影を用いて形成する。また、ポリシリコン（１１）
および酸化膜の絶縁膜（７）はりアクティブイオンエッ
チ（ＲＩＥ）で垂直にエツチングする。

次に、第３図（ｃ）に示すように、再度、写真製版を行
ない、エミッタ引出し領域となるポリシリコンのみを第
５図に示すように残し、他の領域のあらゆるポリシリコ
ン（１１）を除去する。このエツチング法は等方性エッ
チで充分である。このとき、先にエツチングされたベー
ス（左側）領域とポリシリコンの境界領域はレジストで
覆われている。次に、第３図（ｄ）に示すように、エミ
ッタとなるポリシリコン（１１）の一部とコレクタとな
る領域をレジス）　（１８）で覆いボロンを注入する。

次に、第３図（ｅ）に示すように、熱処理を加えた上で
、全体をポリシリコン（ｌｌａ）で覆う。このポリシリ
コンは低圧下で形成することによシ、極めてステップカ
バレンジの優れた形状となる。このときのポリシリコン
の厚さは３，０ＯＯＡである。次に、ＲＩＥによる異方
性エッチを行なうことにより第３図（ｆ）に示すように
、水平な第１のポリシリコン部と垂直な第２のポリシリ
コン部からなる屈曲して形成されたポリシリコンのエミ
ッタ（１１）が形成される。このときに残された垂直方
向のポリシリコンがエミツタ幅となる。次に、第３図（
ｇ）に示すように、熱処理を１０５０℃で２０分行なう
ことにより、ポリシリコン中を拡散したＡｓがエミッタ
としてＳｉ中に拡散する。図において明らかな様に、最
初形成されたポリシリコン直下のペースと今回拡散され
たエミッタがセルファラインで形成される。そして、こ
れらを酸化膜（１９）で覆うことにより、ポリシリコン
の形状に合った被膜が形成される。この酸化膜（１９）
はＬＰＧＶＤ　、スパツク５ｉｎｓまたはプラズマ５ｉ
ｎｓなどカバレンジがよくかつ不純物の少ないものがよ
い。また、９００℃〜１　、０００℃で焼きしめること
により、耐湿性の優れた絶縁膜に変わる。

しかるのち、再びＲＩＥを行なうことにより、第３図（
ｈ）に示すように、絶縁膜（１５）をペースとエミッタ
の境界のみに垂直に形成せしめることができる。

次に、ｐｔをデボし、ｐｔシンクを６００℃で行い、王
水除去すると、Ｓｔとポリシリコン上のみにＰｔＳｉが
形成される。このようにして作られたトランジスタに電
極形成することにより、第２図に示す構成のトランジス
タを形成することができる。

なお、第２図に示すトランジスタを高速デバイスに応用
するとき、例えばＢｉＰ　ＥＣＬＣシロクの伝播遅延速
度ｔｐｄは近似的に下式で示すことができる。

ｔ％＝０．７ｒＡｈ’ｘＣｉｎ＋０．７Ｒｃ−Ｃｃ＋０
．５Ｘ（０，７Ｘ（Ｒｅ＋ｒｈｈ’　Ｆ、ｙ）Ｃｉ　ｎ
　Ｋ　ｙ＋Ｑ、５ΔＶｏ　・Ｃｉｅ　ｐ／Ｉ　Ｉｅ　？
　）ここで、Ｃｉｎ　（等個人カキャバシタンス）＝　
２ＣＴＯ＋０，５ＣＴＩＣ＋Ｉｃｓ／２πｆ　ＴΔＶｉ
ｎ。

Ｃｃ（スイッチングＴｒの等価コレク タ容量＝　ＣＴ８＋ＣＲ。

Ｒｃ　（コレクタ負荷容量）−ΔＶｏ／Ｉｃｇ、ｒｈｈ
’・・・・ベース抵抗、 ΔＶｏ、ΔＶｉｎ・・・・出力、入力振幅、ＣＲ・・・
・コレクタ負荷の寄生容量、“ａｙ”・・・・エミッタ
フォロアＴｒ。

ＩａＳ・・・・スイッチング電流 従って、ｒｂｂ’　、　ｒｂｂ’ｚｙ　、　ＣＴＣ，Ｃ
ｔｚが極めて小さくなり、ｆＴ　も向上するため、上式
の第１項および第３項が極めて小さくなり、ｔｐｄが著
しく速くなる。計算によれば下表の通りである。

第１図のトランジスタ　第２図のトランジスタエミッタ
面積Ｓｅ（μｍ”）　　　　１．５Ｘ４　　　　　０．
３ｘ０．５ベ一ス面積　ＳＲ（μｍ”）　　　　１１Ｘ
９　　　　　１．５Ｘ３コレクタベース容量ＣＴＣ（Ｐ
Ｆ）　　０．０２０　　　　　０．００３５エミンタベ
ース容量ＣＴＩ（ＰＦ）０．０４１　　　　　０．００
２０ペース抵抗　ｒｈｈ’（Ω’）　　　８００　　　
　　１００１００ｆＴ　　　（ＧＨｚ）　　　　　　　
　４．０　　　　　　　　　　７．０ＣＲ（ＰＦ）　　
　　　　　０．１４３　　　　　　０．１４３Ｃｉｎ（
ＰＦ）　　　　　　　０．０５　　　　　　　０．００
８Ｃｃ（ＰＦ）　　　　　　　０．２６３　　　　　　
０．２２３伝播遅延時間ｔｐｄ（ｎ　ａｅｃ）　０．７
２９　　　　０．４８２＠ｌ５ｏ＝２００μＡ 伝播遅延時間ｔｐｄ（ｎｓｅｃ）　０．４２７　　　　
０．２４１＠ＩｆｌＯ＝４００μＡ ただし、スイッチング電流＝エミッタホロワ電流とし、
論理振幅は０．６Ｖとした。上表の伝播遅延時間の計算
値から明らかな様に、第２図に示すトランジスタによれ
ば極めて効果が大きいことが分かる。

また、第３図（ｅ）におけるシリコンはイオン注入され
ていても、ドープドポリシリコンであっても伺ら製法に
おいて変わりはない。同様に、第３図（、）におけるポ
リシリコンもドープされていてもよく、不純物はリンで
もよいことはもちろんである。

また、第３図（ｇ）における酸化膜は熱酸化膜でもよい
ことはもちろんである。また、前記実施例ではノンウォ
ールドエミッタについて示したが、ウォールドエミッタ
にしてもよいことはもちろんである。一般に、酸化膜分
離トランジスタではウォールドエミッタはプロセス手順
上Ｎ型エピタキシャルで作られたトランジスタでは接合
リークを生じる。これはペース形成時には酸化膜の開孔
が無いのに対し、エミッタ形成時には酸化膜が開孔され
るだめ、特に分離酸化膜のバードビーク部の先端付近で
エミッタがベースを追い越すことにより、いわゆるエミ
ッタパイプが生じていた。前記実施例テハベース、エミ
ッタが同一開孔部の一部に形成されるため、このような
部分的にエミッタがベースを追い越すこともなく、安定
なデバイス特性が得られる。さらに、トランジスタにつ
いて説明したが、工２Ｌや個別トランジスタに実施して
も同様に高性能が得られることはもちろんである。また
、ペース形成方法はセル７アラインとしなくても目的が
達成されることはもちろんである。

以上詳細に説明したように、この発明に係る半導体装置
によれば幅の狭い開孔をもつトランジスタを従来の製造
プロセス技術および設計基準を用いて形成できるうえ、
高速および高密度化（高集積化）が可能になるなどの効
果がある。

【図面の簡単な説明】

第１図は従来のＩ　ＳｉＣ法によるトランジスタを示す
断面図、第２図はこの発明に係る半導体装置の一実施例
を示す断面図、第３図（ａｌ〜第３図（ｉ）は第２図に
示すトランジスタの製造工程を示す図、第４図は第３図
（ｂ）の一部詳細な上面図、第５図は第３図（ｃ）のエ
ミンタ引き出し領域となるポリシリコンを示す一部詳細
な斜視図である。 （１）・・・・Ｐ形基板、（２）・・・・埋込み層、（
３）・・・・分離酸化膜、（４）・・・・エピタキシャ
ル層、（５）・・・・ベース領ｔ　　（６）・・・・エ
ミッタ、（７）・・・・絶縁膜、（８）・・・・コレク
タ電極、（９）・・・・ペース電極、（１ｏ）・・・・
エミッタ電極、（１１）・・・・ポリシリコンのエミッ
タ、（１２）・・・・ポリサイド、（１３）・・・・ヘ
ース！極、（１４ａ）およヒ（１４ｂ）・・・・シリサ
イド、（１５）・・・・酸化膜、（１６）・・・・コレ
クタコンタクト、（１７）・・・・ベースコンタクト、
（１８）・・・・レジスｈ、　　（１９）・・・・酸化
膜。 なお、図中、同一符号は同一または相当部分を示す。 代理人　葛野信− 絶１図 第２図 第３図 築３図 第３図 手続補正書（自発） 特許庁長官殿 １、事件の表示　　　　特願昭　５７−１４５９０３号
２、発明の名称 半導体装置 ３、補正をする者 代表者片山仁へ部 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書第２頁第１２行のＩＩ／１５縮少技術」を「ｌ、
１５縮少技術」と補正する。 以　　上

Claims (2)

【特許請求の範囲】
1. （１）バイポーラトランジスタのエミッタ構造が、絶縁
   膜上に形成された第１のポリシリコン部とこの絶縁膜の
   少なくとも一端から垂直に前記第１のポリシリコンに接
   続される第２のポリシリコンとにより形成され、この第
   ２のポリシリコンの幅（デポ時の厚さ）を利用してエミ
   ツタ幅とすることを特徴とするトランジスタおよびこの
   トランジスタを含んでなる半導体装置。
2. （２）トランジスタのベースの一端が前記第２のポリシ
   リコンの一端とセルファラインになっていることを特徴
   とする特許請求の範囲第１項記載の半導体装置。