JPH06216145A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06216145A JPH06216145A JP1247592A JP1247592A JPH06216145A JP H06216145 A JPH06216145 A JP H06216145A JP 1247592 A JP1247592 A JP 1247592A JP 1247592 A JP1247592 A JP 1247592A JP H06216145 A JPH06216145 A JP H06216145A
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Abstract
(57)【要約】
【目的】 本発明は,高速バイポーラトランジスタ及び
その製造方法の改良に関し, 遮断周波数の低下を招くよ
うなことはなしに, しかもベースとコレクタ間の接合容
量を低減できるバイポーラトランジスタ並びにその製造
方法を提供することを目的とする。 【構成】 ベース層の下方にありコレクタ埋没層に接触
する深いペデスタル領域と, 該ベース層と該深いペデス
タル領域の両方に接触し, 該深いペデスタル領域よりも
小さい注入面積を有する浅いペデスタル領域とを有する
バイポーラトランジスタ。並びに,ベース拡散窓を通し
てイオン注入し，Siエピタキシャル層内に深いペデスタ
ル領域を形成する工程と, 該ベース拡散窓にサイドウォ
ールを形成する工程と,該サイドウォールにより狭窄さ
れた該ベース拡散窓を通してイオン注入し, ベース層と
該深いペデスタル領域の両方に接触する浅いペデスタル
領域を形成する工程とを有するバイポーラトランジスタ
製造方法とより構成する。
その製造方法の改良に関し, 遮断周波数の低下を招くよ
うなことはなしに, しかもベースとコレクタ間の接合容
量を低減できるバイポーラトランジスタ並びにその製造
方法を提供することを目的とする。 【構成】 ベース層の下方にありコレクタ埋没層に接触
する深いペデスタル領域と, 該ベース層と該深いペデス
タル領域の両方に接触し, 該深いペデスタル領域よりも
小さい注入面積を有する浅いペデスタル領域とを有する
バイポーラトランジスタ。並びに,ベース拡散窓を通し
てイオン注入し，Siエピタキシャル層内に深いペデスタ
ル領域を形成する工程と, 該ベース拡散窓にサイドウォ
ールを形成する工程と,該サイドウォールにより狭窄さ
れた該ベース拡散窓を通してイオン注入し, ベース層と
該深いペデスタル領域の両方に接触する浅いペデスタル
領域を形成する工程とを有するバイポーラトランジスタ
製造方法とより構成する。
Description
【０００１】
【産業上の利用分野】本発明は高速バイポーラトランジ
スタ及びその製造方法の改良に関する。近年，集積回路
の微細化に伴い，バイポーラトランジスタのデバイス特
性を向上させるためには，伝播遅延時間の短縮，ベース
抵抗の低減，遮断周波数の向上，寄生容量の低減が必須
の課題になっている。
スタ及びその製造方法の改良に関する。近年，集積回路
の微細化に伴い，バイポーラトランジスタのデバイス特
性を向上させるためには，伝播遅延時間の短縮，ベース
抵抗の低減，遮断周波数の向上，寄生容量の低減が必須
の課題になっている。
【０００２】
【従来の技術】従来のバイポーラトランジスタの標準的
構造として図5 に示される構造がよく知られている。図
5(a)は該バイポーラトランジスタの断面構造を模式的に
示すもので, 51は基板, 52はエピタキシャル層, 53はコ
レクタ埋没層, 54はSiO2フィールド酸化膜, 55はベース
層, 56はエミッタ層, 57はポリSi膜, 58はSiO2膜, 59は
エミッタ電極をそれぞれ表している。図5(b)は図5(a)の
X-X'断面における不純物濃度分布を表わす図である。図
中,56, 55, 52, 53 はそれぞれエミッタ層,ベース層,
エピタキシャル層,埋没層に相当する部分の不純物濃度
分布を表わす。
構造として図5 に示される構造がよく知られている。図
5(a)は該バイポーラトランジスタの断面構造を模式的に
示すもので, 51は基板, 52はエピタキシャル層, 53はコ
レクタ埋没層, 54はSiO2フィールド酸化膜, 55はベース
層, 56はエミッタ層, 57はポリSi膜, 58はSiO2膜, 59は
エミッタ電極をそれぞれ表している。図5(b)は図5(a)の
X-X'断面における不純物濃度分布を表わす図である。図
中,56, 55, 52, 53 はそれぞれエミッタ層,ベース層,
エピタキシャル層,埋没層に相当する部分の不純物濃度
分布を表わす。
【０００３】図6 は，遮断周波数が向上する従来のペデ
スタル構造を持つバイポーラトランジスタである。図6
(a)は, ベース層55直下に，ベース広がりを抑止するた
めの高不純物濃度のペデスタル領域60( SIC (Selecti
vely Implanted Collector)とも呼ばれているが, ここ
ではペデスタル領域と呼ぶ。)が設けられているバイポ
ーラトランジスタの断面構造を模式的に示す図である。
図6(b)は, 図6(a)のX-X'断面における不純物濃度分布を
表わす図である。図中, 60はぺデスタル領域60に相当す
る部分の不純物濃度分布を表す。
スタル構造を持つバイポーラトランジスタである。図6
(a)は, ベース層55直下に，ベース広がりを抑止するた
めの高不純物濃度のペデスタル領域60( SIC (Selecti
vely Implanted Collector)とも呼ばれているが, ここ
ではペデスタル領域と呼ぶ。)が設けられているバイポ
ーラトランジスタの断面構造を模式的に示す図である。
図6(b)は, 図6(a)のX-X'断面における不純物濃度分布を
表わす図である。図中, 60はぺデスタル領域60に相当す
る部分の不純物濃度分布を表す。
【０００４】しかし, ペデスタル領域60のピークがベー
ス層55に近づきすぎるとコレクタ埋没層53とペデスタル
領域60の間に不純物濃度の低い領域が生じ, その結果,
コレクタバイアスが大きくなると, コレクタ電流が増加
し, ベースとコレクタの間に存在する高電界領域がコレ
クタ側に伸びるため実効的ベース幅が増大するいわゆる
ベースの押出効果によって遮断周波数が急激に落ち込む
ようなことが起こる。これに対処する方法として, 図7
に示されるように, 二重イオン注入により, ベース層55
直下に浅いペデスタル領域と深いペデスタル領域のよう
な高不純物濃度領域を形成することにより, ベースの押
出効果を抑制する方法がある。
ス層55に近づきすぎるとコレクタ埋没層53とペデスタル
領域60の間に不純物濃度の低い領域が生じ, その結果,
コレクタバイアスが大きくなると, コレクタ電流が増加
し, ベースとコレクタの間に存在する高電界領域がコレ
クタ側に伸びるため実効的ベース幅が増大するいわゆる
ベースの押出効果によって遮断周波数が急激に落ち込む
ようなことが起こる。これに対処する方法として, 図7
に示されるように, 二重イオン注入により, ベース層55
直下に浅いペデスタル領域と深いペデスタル領域のよう
な高不純物濃度領域を形成することにより, ベースの押
出効果を抑制する方法がある。
【０００５】図7 は, 従来の二重ペデスタル構造をもつ
バイポーラトランジスタである。図7(a)はベース層55直
下に浅いペデスタル領域61と深いペデスタル領域62を有
するバイポーラトランジスタの断面構造を模式的に示す
図である。図7(b)は, 図7(a)のX-X'断面における不純物
濃度分布を表わす図である。図中, 61, 62はそれぞれ浅
いペデスタル領域61, 深いペデスタル領域62に相当する
部分の不純物濃度分布を表す。この不純物濃度分布には
図6(b)にみられるような埋没層53とペデスタル領域61の
間に不純物濃度の低い領域は無い。このような不純物濃
度分布を表す構造を傾斜型コレクタ構造と呼ぶ。
バイポーラトランジスタである。図7(a)はベース層55直
下に浅いペデスタル領域61と深いペデスタル領域62を有
するバイポーラトランジスタの断面構造を模式的に示す
図である。図7(b)は, 図7(a)のX-X'断面における不純物
濃度分布を表わす図である。図中, 61, 62はそれぞれ浅
いペデスタル領域61, 深いペデスタル領域62に相当する
部分の不純物濃度分布を表す。この不純物濃度分布には
図6(b)にみられるような埋没層53とペデスタル領域61の
間に不純物濃度の低い領域は無い。このような不純物濃
度分布を表す構造を傾斜型コレクタ構造と呼ぶ。
【０００６】図7(a)に示される構造を基にして, ベース
とコレクタ間の接合容量を低減させるためには, 先ずベ
ース拡散窓にサイドウォールを形成し, このサイドウォ
ールをマスクとしてベデスタル領域形成のためのイオン
注入を行う。図6(a)のようにベデスタル領域が一つの場
合は, ベデスタル領域の横方向への拡がりが抑制され
て, その結果, べース55とベデスタル領域の接合面積減
少分に相当してベースとコレクタ間の接合容量を低減さ
せることができると考えられる。( 但し, この場合は遮
断周波数の低下という問題がある。)
とコレクタ間の接合容量を低減させるためには, 先ずベ
ース拡散窓にサイドウォールを形成し, このサイドウォ
ールをマスクとしてベデスタル領域形成のためのイオン
注入を行う。図6(a)のようにベデスタル領域が一つの場
合は, ベデスタル領域の横方向への拡がりが抑制され
て, その結果, べース55とベデスタル領域の接合面積減
少分に相当してベースとコレクタ間の接合容量を低減さ
せることができると考えられる。( 但し, この場合は遮
断周波数の低下という問題がある。)
【０００７】
【発明が解決しようとする課題】しかし, 図6(a)に示さ
れるような浅いペデスタル領域と深いペデスタル領域の
二つのペデスタル領域を持つ構造に対して, 上記サイド
ウォールイオン注入を行う際,深いペデスタル領域を形
成する場合の注入エネルギーは当然浅いペデスタル領域
を形成する場合よりも大きくなる。従って, この場合,
マスクとして用いるサイドウォールを貫通するイオンの
量が増加し, それら貫通イオンはエピタキシャル層52の
比較的浅い領域へ注入される。その結果, べース55とベ
デスタル領域の接合面積は却って増加し, そのためにベ
ースとコレクタ間の接合容量が増加してしまうという問
題があった。
れるような浅いペデスタル領域と深いペデスタル領域の
二つのペデスタル領域を持つ構造に対して, 上記サイド
ウォールイオン注入を行う際,深いペデスタル領域を形
成する場合の注入エネルギーは当然浅いペデスタル領域
を形成する場合よりも大きくなる。従って, この場合,
マスクとして用いるサイドウォールを貫通するイオンの
量が増加し, それら貫通イオンはエピタキシャル層52の
比較的浅い領域へ注入される。その結果, べース55とベ
デスタル領域の接合面積は却って増加し, そのためにベ
ースとコレクタ間の接合容量が増加してしまうという問
題があった。
【０００８】そこで, 本発明は遮断周波数の低下を招く
ようなことはなしに, しかもベースとコレクタ間の接合
容量を低減できるバイポーラトランジスタ並びにその製
造方法を提供することを目的とする。
ようなことはなしに, しかもベースとコレクタ間の接合
容量を低減できるバイポーラトランジスタ並びにその製
造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題は下記によって
解決することができる。即ち,ベース拡散窓を通してイ
オン注入し，Siエピタキシャル層内に深いペデスタル領
域を形成する工程と, 該ベース拡散窓にサイドウォール
を形成する工程と, 該サイドウォールにより狭窄された
該ベース拡散窓を通してイオン注入し, ベース層と該深
いペデスタル領域の両方に接触する浅いペデスタル領域
を形成する工程とを有するバイポーラトランジスタ製造
方法。
解決することができる。即ち,ベース拡散窓を通してイ
オン注入し，Siエピタキシャル層内に深いペデスタル領
域を形成する工程と, 該ベース拡散窓にサイドウォール
を形成する工程と, 該サイドウォールにより狭窄された
該ベース拡散窓を通してイオン注入し, ベース層と該深
いペデスタル領域の両方に接触する浅いペデスタル領域
を形成する工程とを有するバイポーラトランジスタ製造
方法。
【００１０】図1 は本発明の原理説明図である。図1(a)
に示されるように, Si基板1 の上に, Siエピタキシャル
層2, コレクタ埋没層3, フィールド酸化膜4 を形成し
て後, ポリSi膜を堆積してこれにベース拡散窓を開口
し, 先ず高いエネルギのイオン注入により深いペデスタ
ル領域12を形成して傾斜型コレクタとする。これにより
ベースの押出効果を抑制する。その後, 図1(b)に示され
るように, ベース拡散窓開口部にCVD SiO2膜8 のサイド
ウォール13を形成する。このサイドウォール13をマスク
としてベース直下に, 低いエネルギのイオン注入により
浅いペデスタル領域11を形成する。このようにして, ベ
ース層5 とコレクタの接合面積の低減化が諮られる。
に示されるように, Si基板1 の上に, Siエピタキシャル
層2, コレクタ埋没層3, フィールド酸化膜4 を形成し
て後, ポリSi膜を堆積してこれにベース拡散窓を開口
し, 先ず高いエネルギのイオン注入により深いペデスタ
ル領域12を形成して傾斜型コレクタとする。これにより
ベースの押出効果を抑制する。その後, 図1(b)に示され
るように, ベース拡散窓開口部にCVD SiO2膜8 のサイド
ウォール13を形成する。このサイドウォール13をマスク
としてベース直下に, 低いエネルギのイオン注入により
浅いペデスタル領域11を形成する。このようにして, ベ
ース層5 とコレクタの接合面積の低減化が諮られる。
【００１１】
【作用】上記構造を有するバイポーラトランジスタの不
純物濃度分布は,図7(b)に示されるような傾斜型コレク
タ構造であるためベースの押出効果が抑制されて遮断周
波数の低下が防止される。それのみならず, 浅いペデス
タル領域11とベース層5との接触面積はサイドウォール1
3の断面積に相当する分だけ小さくなる。更に,深いペデ
スタル領域12の形成はサイドウォール13形成以前である
から従来のようなサイドウォール13を貫通したイオンが
エピタキシャル層52の比較的浅い領域へ注入されてベー
ス層5 との接触面積を増大させることはない。従って,
ベースとコレクタの接合容量は大幅に低減され, 従来の
図7 のタイプの接合容量の約40%になる。
純物濃度分布は,図7(b)に示されるような傾斜型コレク
タ構造であるためベースの押出効果が抑制されて遮断周
波数の低下が防止される。それのみならず, 浅いペデス
タル領域11とベース層5との接触面積はサイドウォール1
3の断面積に相当する分だけ小さくなる。更に,深いペデ
スタル領域12の形成はサイドウォール13形成以前である
から従来のようなサイドウォール13を貫通したイオンが
エピタキシャル層52の比較的浅い領域へ注入されてベー
ス層5 との接触面積を増大させることはない。従って,
ベースとコレクタの接合容量は大幅に低減され, 従来の
図7 のタイプの接合容量の約40%になる。
【００１２】
【実施例】以下に本発明の実施例について説明する。図
2 は本発明によるnpn バイポーラトランジスタの断面模
式図である。本図において, 1 はSi基板, 2 はn 型Siエ
ピタキシャル層, 3 はコレクタとなる高濃度埋没層, 4
はフィールド酸化膜, 5 はp 型ベース層, 11はベース層
5 に接触する浅いペデスタル領域, 12は浅いペデスタル
領域11と埋没層3 に接触する深いペデスタル領域, 7 は
ポリSi層, 8 はSiO2層, 6 はn 型エミッタ層, 9 はエミ
ッタ電極となるポリSi層である。
2 は本発明によるnpn バイポーラトランジスタの断面模
式図である。本図において, 1 はSi基板, 2 はn 型Siエ
ピタキシャル層, 3 はコレクタとなる高濃度埋没層, 4
はフィールド酸化膜, 5 はp 型ベース層, 11はベース層
5 に接触する浅いペデスタル領域, 12は浅いペデスタル
領域11と埋没層3 に接触する深いペデスタル領域, 7 は
ポリSi層, 8 はSiO2層, 6 はn 型エミッタ層, 9 はエミ
ッタ電極となるポリSi層である。
【００１３】次ぎに, 上記npn バイポーラトランジスタ
の製造方法を説明する。図3,4は本発明によるnpn バイ
ポーラトランジスタの製造工程を説明するための断面模
式図である。
の製造方法を説明する。図3,4は本発明によるnpn バイ
ポーラトランジスタの製造工程を説明するための断面模
式図である。
【００１４】図3(a)に示されるように, n 型Si基板1 に
コレクタ埋没層3 を形成した後に厚さ約1 μm のn 型Si
エピタキシャル層2 を堆積する。 Si エピタキシャル層
2 にフィールド酸化膜4 を形成して後, 全面に厚さ約
0.3μm のポリSi膜を堆積し,これにベースの拡散窓14を
開口する。
コレクタ埋没層3 を形成した後に厚さ約1 μm のn 型Si
エピタキシャル層2 を堆積する。 Si エピタキシャル層
2 にフィールド酸化膜4 を形成して後, 全面に厚さ約
0.3μm のポリSi膜を堆積し,これにベースの拡散窓14を
開口する。
【００１５】図3(b)に示されるように, 拡散窓14を通し
てエネルギーが約500KeV, ドーズ量が約1012cm-2の燐
(P) をSiエピタキシャル層2 へイオン注入して, 深いペ
デスタル領域12を形成する。
てエネルギーが約500KeV, ドーズ量が約1012cm-2の燐
(P) をSiエピタキシャル層2 へイオン注入して, 深いペ
デスタル領域12を形成する。
【００１６】図3(c)に示されるように, 同じく拡散窓14
を通してエネルギーが約10 KeV, ドーズ量が約1013cm-2
のボロン(B) をSiエピタキシャル層2 へイオン注入して
ベース層5 を形成する。
を通してエネルギーが約10 KeV, ドーズ量が約1013cm-2
のボロン(B) をSiエピタキシャル層2 へイオン注入して
ベース層5 を形成する。
【００１７】図4(d)に示されるように, 全面にCVD SiO2
膜8 を堆積し, RIE(Reactive Ion Etching) を用いる公
知の方法で拡散窓14にサイドウォール13を形成する。図
4(e)に示されるように, サイドウォール13により縁取ら
れた窓を通して, エネルギーが約300KeV, ドーズ量が約
1012cm-2の燐(P) をSiエピタキシャル層2 へイオン注入
して, 浅いペデスタル領域11を形成する。
膜8 を堆積し, RIE(Reactive Ion Etching) を用いる公
知の方法で拡散窓14にサイドウォール13を形成する。図
4(e)に示されるように, サイドウォール13により縁取ら
れた窓を通して, エネルギーが約300KeV, ドーズ量が約
1012cm-2の燐(P) をSiエピタキシャル層2 へイオン注入
して, 浅いペデスタル領域11を形成する。
【００１８】図4(f)に示されるように, 全面にポリSiを
堆積してこれをパターニングし, これにエネルギーが約
40 KeV, ドーズ量が約1016cm-2の砒素(As)をイオン注入
して後, 拡散によりエミッタ層6 を形成する。パターニ
ングされたポリSiはエミッタ電極9 となる。
堆積してこれをパターニングし, これにエネルギーが約
40 KeV, ドーズ量が約1016cm-2の砒素(As)をイオン注入
して後, 拡散によりエミッタ層6 を形成する。パターニ
ングされたポリSiはエミッタ電極9 となる。
【００１９】本実施例では, npn バイポーラトランジス
タ及びその製造方法が説明されたが本発明は, イオン注
入に関するイオン種, エネルギー, ドーズ量等の変更に
よって pnpバイポーラトランジスタ及びその製造方法に
対しても適用することができる。
タ及びその製造方法が説明されたが本発明は, イオン注
入に関するイオン種, エネルギー, ドーズ量等の変更に
よって pnpバイポーラトランジスタ及びその製造方法に
対しても適用することができる。
【００２０】
【発明の効果】本発明により, 遮断周波数の低下を招く
ことなしにべースとコレクタ間の接合容量を低減できる
Siバイポーラトランジスタ及びその製造方法が提供され
る。その結果,VLSI 等の素子の微細化に寄与するところ
が大きい。
ことなしにべースとコレクタ間の接合容量を低減できる
Siバイポーラトランジスタ及びその製造方法が提供され
る。その結果,VLSI 等の素子の微細化に寄与するところ
が大きい。
【図１】 本発明の原理説明図
【図２】 本発明によるnpn バイポーラトランジスタの
断面模式図
断面模式図
【図３】 本発明によるnpn バイポーラトランジスタの
製造工程を説明するための断面模式図（その１）
製造工程を説明するための断面模式図（その１）
【図４】 本発明によるnpn バイポーラトランジスタの
製造工程を説明するための断面模式図（その２）
製造工程を説明するための断面模式図（その２）
【図５】 従来のバイポーラトランジスタの標準的構造
図
図
【図６】 従来のペデスタル構造を持つバイポーラトラ
ンジスタの説明図
ンジスタの説明図
【図７】 従来の二重ペデスタル構造をもつバイポーラ
トランジスタの説明図
トランジスタの説明図
1, 51 Si基板 2, 52 Siエピタキシャル層 3, 53 コレクタ埋没層 4, 54 フィールド酸化膜 5, 55 ベース層 6, 56 エミッタ層 7, 57 ポリSi層 8, 58 SiO2層 9, 59 エミッタ電極層 60 ペデスタル層 11, 61, 浅いペデスタル層 12, 62 深いペデスタル層 13, 63 サイドウォール 14 ベース拡散窓
Claims (2)
- 【請求項１】 基板上に形成した絶縁膜をパターニング
してベース拡散窓を形成する工程と，該ベース拡散窓を
通してイオン注入し，Siエピタキシャル層内に第一のペ
デスタル領域を形成する工程と, 該ベース拡散窓にサイ
ドウォールを形成する工程と, 該サイドウォールにより
狭窄された該ベース拡散窓を通してイオン注入し, 該第
一のペデスタル領域の上に第二のペデスタル領域を形成
する工程とを有することを特徴とする半導体装置の製造
方法。 - 【請求項２】 前記第一のペデスタル領域と第二のペデ
スタル領域形成のためのそれぞれのイオン注入ドーズ量
は，第一のペデスタル領域と第二のペデスタル領域が傾
斜型コレクタ領域を形成する量であることを特徴とする
請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1247592A JPH06216145A (ja) | 1992-01-28 | 1992-01-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1247592A JPH06216145A (ja) | 1992-01-28 | 1992-01-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216145A true JPH06216145A (ja) | 1994-08-05 |
Family
ID=11806408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1247592A Withdrawn JPH06216145A (ja) | 1992-01-28 | 1992-01-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06216145A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0969528A (ja) * | 1995-08-31 | 1997-03-11 | Nec Corp | 半導体装置およびその製造方法 |
| US6436781B2 (en) | 1998-04-07 | 2002-08-20 | Nec Corporation | High speed and low parasitic capacitance semiconductor device and method for fabricating the same |
-
1992
- 1992-01-28 JP JP1247592A patent/JPH06216145A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0969528A (ja) * | 1995-08-31 | 1997-03-11 | Nec Corp | 半導体装置およびその製造方法 |
| US6436781B2 (en) | 1998-04-07 | 2002-08-20 | Nec Corporation | High speed and low parasitic capacitance semiconductor device and method for fabricating the same |
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |