JP3205361B2 - 縦方向電流によるパワーｍｏｓトランジスタを製造するための方法 - Google Patents
縦方向電流によるパワーｍｏｓトランジスタを製造するための方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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- Y10S148/126—Power FETs
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Description
【０００１】
【産業上の利用分野】本発明は、縦方向電流によって、
個別タイプ（ＶＤＭＯＳ）および集積タイプ（例えば、
制御回路と電力段から成るモノリシック回路）の両タイ
プのパワーＭＯＳトランジスタを製造するための方法な
らびに、この製造方法により得られたトランジスタに関
する。
個別タイプ（ＶＤＭＯＳ）および集積タイプ（例えば、
制御回路と電力段から成るモノリシック回路）の両タイ
プのパワーＭＯＳトランジスタを製造するための方法な
らびに、この製造方法により得られたトランジスタに関
する。
【０００２】
【従来の技術】上述のタイプのトランジスタを製造する
従来技術によるプロセス（製造方法）は、それらがｎ型
チャネルであってもあるいはＰ型チャネルであっても、
第１型の導電率の低濃度のドーパントを持つエピタキシ
ャルシリコン層を、同型の高濃度ドーパントを持つシリ
コン基板上に成長させ、電界酸化させ、マスキングし、
次いで前記エピタキシャル層において第２型の導電率の
高濃度ドーパントをイオン注入し、拡散して高ドーパン
ト本体領域を生成し、マスキングし、次いで前記エピタ
キシャル層の表面に活性区域を画定し、前記活性区域に
ゲート酸化物を成長させ、ゲート酸化物上に多結晶シリ
コンを付着し、かつドーピングし、マスキングし、次い
でゲート領域の外側の多結晶シリコンとゲート酸化物を
エッチングし、マスキングし、次いでゲート領域の両側
および下部の低ドーピング本体領域において、第２型の
低濃度ドーパントを拡散してチャネル領域を形成し、前
記ゲート領域の両側に第１型の高濃度ドーパントを拡散
してソース領域を形成し、多結晶シリコン上に絶縁酸化
物を付着させ、接点領域を画定し、表面全体をメタライ
ズし、このメタライゼーションをガラスまたは他の不活
性化材料によって覆う、という数工程を備えている。さ
らに、基板の裏側をメタライズしてドレイン領域を形成
する工程も備えている。
従来技術によるプロセス（製造方法）は、それらがｎ型
チャネルであってもあるいはＰ型チャネルであっても、
第１型の導電率の低濃度のドーパントを持つエピタキシ
ャルシリコン層を、同型の高濃度ドーパントを持つシリ
コン基板上に成長させ、電界酸化させ、マスキングし、
次いで前記エピタキシャル層において第２型の導電率の
高濃度ドーパントをイオン注入し、拡散して高ドーパン
ト本体領域を生成し、マスキングし、次いで前記エピタ
キシャル層の表面に活性区域を画定し、前記活性区域に
ゲート酸化物を成長させ、ゲート酸化物上に多結晶シリ
コンを付着し、かつドーピングし、マスキングし、次い
でゲート領域の外側の多結晶シリコンとゲート酸化物を
エッチングし、マスキングし、次いでゲート領域の両側
および下部の低ドーピング本体領域において、第２型の
低濃度ドーパントを拡散してチャネル領域を形成し、前
記ゲート領域の両側に第１型の高濃度ドーパントを拡散
してソース領域を形成し、多結晶シリコン上に絶縁酸化
物を付着させ、接点領域を画定し、表面全体をメタライ
ズし、このメタライゼーションをガラスまたは他の不活
性化材料によって覆う、という数工程を備えている。さ
らに、基板の裏側をメタライズしてドレイン領域を形成
する工程も備えている。
【０００３】上述の従来技術によって得たパワーＭＯＳ
トランジスタの最終構造を分析する場合、ゲート領域の
各側にバイポーラ寄生トランジスタがあることが理解さ
れるが、それはｎ型チャネルパワートランジスタの場合
はＮＰＮタイプであり、そしてこの場合、エミッタはソ
ース領域によって形成され、ベースは本体領域によって
形成され、そしてコレクタはエピタキシャル層に形成さ
れる。
トランジスタの最終構造を分析する場合、ゲート領域の
各側にバイポーラ寄生トランジスタがあることが理解さ
れるが、それはｎ型チャネルパワートランジスタの場合
はＮＰＮタイプであり、そしてこの場合、エミッタはソ
ース領域によって形成され、ベースは本体領域によって
形成され、そしてコレクタはエピタキシャル層に形成さ
れる。
【０００４】ＭＯＳトランジスタの表面に形成したメタ
ライゼーションのために、この寄生トランジスタは、メ
タライゼーションによって実際に短絡が生ずる場合、パ
ワートランジスタの表面と、寄生トランジスタの活性ベ
ースを構成するソースの下の本体領域との間に存在する
内部抵抗によって限定されるが、そのベースがエミッタ
とほぼ短絡状態に置かれることになる。このような抵抗
は寄生トランジスタのベース外因性抵抗となる。
ライゼーションのために、この寄生トランジスタは、メ
タライゼーションによって実際に短絡が生ずる場合、パ
ワートランジスタの表面と、寄生トランジスタの活性ベ
ースを構成するソースの下の本体領域との間に存在する
内部抵抗によって限定されるが、そのベースがエミッタ
とほぼ短絡状態に置かれることになる。このような抵抗
は寄生トランジスタのベース外因性抵抗となる。
【０００５】そのような抵抗ならびに寄生トランジスタ
の利得は、高ドーピング本体領域においては低く、この
場合高ドーピングによって前記領域では再結合が増加
し、従ってエミッタからコレクタへの電流は流れにくく
なっており、一方、低ドーパント濃度を有する本体領域
においては、それらはより高い値を持っている。寄生ト
ランジスタが低利得と低抵抗を持つことの重要性は、Ｍ
ＯＳパワートランジスタにかかって印加された電圧の変
動率が十分高い時はいつも寄生トランジスタベースの外
因性ベース抵抗を通って流れる容量電流はそれをバイア
スし、従ってそれを活性領域にスイッチさせ得ることを
考慮することで認めることができる。この場合、パワー
トランジスタは、そのベースがエミッタと短絡していな
い寄生トランジスタのそれに等しい降伏電圧を持たなけ
ればならず、それはパワーＭＯＳトランジスタのそうで
ないもののそれより明らかに低い。
の利得は、高ドーピング本体領域においては低く、この
場合高ドーピングによって前記領域では再結合が増加
し、従ってエミッタからコレクタへの電流は流れにくく
なっており、一方、低ドーパント濃度を有する本体領域
においては、それらはより高い値を持っている。寄生ト
ランジスタが低利得と低抵抗を持つことの重要性は、Ｍ
ＯＳパワートランジスタにかかって印加された電圧の変
動率が十分高い時はいつも寄生トランジスタベースの外
因性ベース抵抗を通って流れる容量電流はそれをバイア
スし、従ってそれを活性領域にスイッチさせ得ることを
考慮することで認めることができる。この場合、パワー
トランジスタは、そのベースがエミッタと短絡していな
い寄生トランジスタのそれに等しい降伏電圧を持たなけ
ればならず、それはパワーＭＯＳトランジスタのそうで
ないもののそれより明らかに低い。
【０００６】従って、上記の寄生トランジスタが存在す
ることはパワーＭＯＳトランジスタの降伏電圧を低下さ
せる効果、あるいはとにかくスイッチング速度を低減さ
せる効果がある。この事象が生ずるのに必要な電圧変動
率の値が高ければ、従って寄生トランジスタ利得および
そのベース外因性抵抗の値が低ければそれだけＶＤＭＯ
Ｓデバイスが強力になることは明らかである。
ることはパワーＭＯＳトランジスタの降伏電圧を低下さ
せる効果、あるいはとにかくスイッチング速度を低減さ
せる効果がある。この事象が生ずるのに必要な電圧変動
率の値が高ければ、従って寄生トランジスタ利得および
そのベース外因性抵抗の値が低ければそれだけＶＤＭＯ
Ｓデバイスが強力になることは明らかである。
【０００７】従来技術の欠点は、高ドーピング本体領域
およびチャネル領域が２つの明確なマスキングによって
画定されているということに関連している。そのことか
ら、高ドーピング本体領域とゲートを構成する多結晶シ
リコンとの間に当然の結果として位置合わせ誤りが生ず
る。この位置合わせ誤りの結果、高ドーピング本体領域
のチャネル領域への侵透が生ずることがあり、この場
合、ドーピングの増加によって導電段階中、導電閾値電
圧の上昇ならびにデバイスのソース／ドレイン抵抗の増
大を生じさせることもあり得る。
およびチャネル領域が２つの明確なマスキングによって
画定されているということに関連している。そのことか
ら、高ドーピング本体領域とゲートを構成する多結晶シ
リコンとの間に当然の結果として位置合わせ誤りが生ず
る。この位置合わせ誤りの結果、高ドーピング本体領域
のチャネル領域への侵透が生ずることがあり、この場
合、ドーピングの増加によって導電段階中、導電閾値電
圧の上昇ならびにデバイスのソース／ドレイン抵抗の増
大を生じさせることもあり得る。
【０００８】従来技術の別の欠点は低ドーピング本体領
域のそれに関して高ドーピング本体領域の接合深さがよ
り大きいことによって構成される。そのような不均衡の
ために、所定の降伏電圧に対して導電中のソース／ドレ
イン抵抗を最適化することができないが、それは導電中
のソース／ドレイン抵抗はエピタキシャル層の厚さの成
長によって増大し、一方、降伏電圧は本体領域の下のエ
ピタキシャル層の最小の厚さによって設定されており、
従って高ドーピング本体領域の接合厚さが高ければそれ
だけ低くなるからである。
域のそれに関して高ドーピング本体領域の接合深さがよ
り大きいことによって構成される。そのような不均衡の
ために、所定の降伏電圧に対して導電中のソース／ドレ
イン抵抗を最適化することができないが、それは導電中
のソース／ドレイン抵抗はエピタキシャル層の厚さの成
長によって増大し、一方、降伏電圧は本体領域の下のエ
ピタキシャル層の最小の厚さによって設定されており、
従って高ドーピング本体領域の接合厚さが高ければそれ
だけ低くなるからである。
【０００９】
【発明が解決しようとする課題】本発明の目的は、上述
の欠点を克服することができる、縦方向電流によるパワ
ーＭＯＳトランジスタを製造するためのプロセス（製造
方法）を達成することである。
の欠点を克服することができる、縦方向電流によるパワ
ーＭＯＳトランジスタを製造するためのプロセス（製造
方法）を達成することである。
【００１０】
【課題を解決するための手段】この発明によれば、第１
型の導電率の高濃度ド−パントを持つシリコン基板上に
前記と同じ型の導電率の低濃度ド−パントを持つエピタ
キシャル層を成長させ、フィールド酸化物領域を生成
し、前記エピタキシャル層の表面に活性領域をマスキン
グして決定し、ゲート酸化物を成長させ、多結晶シリコ
ン層を付着させ、且つ前記第１型の導電率の高濃度のド
ーパントをドーピングし、ゲート領域を決めるため、多
結晶シリコン層およびゲート酸化物をマスキングおよび
エッチングし、前記ゲート領域の両側および下の一部
に、低ド−ピング本体領域を生成するため第２型の導電
率のドーパントの注入および拡散させる各工程に次い
で、前記低ドーピング本体領域の上方にソース領域を生
成するため、第１型の導電率のドーパントを注入し、前
記ゲート領域の両側にスペーサを形成し、前記ソース領
域の下方に前記低ドーピング本体領域内に完全に収まり
且つ前記ゲート領域に整合する高ドーピング領域を形成
するため前記第２型の導電率のドーパントを高濃度に注
入し、前記ソース領域および前記高ド−ピング本体領域
のドーパントを拡散させ、前記スペーサを除去する各工
程からなることを特徴としている。
型の導電率の高濃度ド−パントを持つシリコン基板上に
前記と同じ型の導電率の低濃度ド−パントを持つエピタ
キシャル層を成長させ、フィールド酸化物領域を生成
し、前記エピタキシャル層の表面に活性領域をマスキン
グして決定し、ゲート酸化物を成長させ、多結晶シリコ
ン層を付着させ、且つ前記第１型の導電率の高濃度のド
ーパントをドーピングし、ゲート領域を決めるため、多
結晶シリコン層およびゲート酸化物をマスキングおよび
エッチングし、前記ゲート領域の両側および下の一部
に、低ド−ピング本体領域を生成するため第２型の導電
率のドーパントの注入および拡散させる各工程に次い
で、前記低ドーピング本体領域の上方にソース領域を生
成するため、第１型の導電率のドーパントを注入し、前
記ゲート領域の両側にスペーサを形成し、前記ソース領
域の下方に前記低ドーピング本体領域内に完全に収まり
且つ前記ゲート領域に整合する高ドーピング領域を形成
するため前記第２型の導電率のドーパントを高濃度に注
入し、前記ソース領域および前記高ド−ピング本体領域
のドーパントを拡散させ、前記スペーサを除去する各工
程からなることを特徴としている。
【００１１】上記工程の最後に、多結晶シリコン上に絶
縁酸化物を付着させ、接点領域を画定し、基板の表側と
裏側をメタライズし、基板の表側のメタライゼーション
をガラスまたは他の不活性化材料によって覆う通常の最
終工程がある。
縁酸化物を付着させ、接点領域を画定し、基板の表側と
裏側をメタライズし、基板の表側のメタライゼーション
をガラスまたは他の不活性化材料によって覆う通常の最
終工程がある。
【００１２】
【００１３】この発明によるプロセスは本質的に次のよ
うな利点を生じている。 ａ）高ドーピング本体領域をゲート領域と位置合わせす
ることによって、パワートランジスタに関連するバイポ
ーラ寄生トランジスタのベース外因性抵抗と利得を同時
に最小にしている。 ｂ）高ドーピング本体領域の接合深さは低ドーピング本
体領域のそれより小さい。このように、エピタキシャル
層の厚さは最小にされ、そしてそれによって導電段階中
のデバイスの抵抗もまた、上記最小厚さに依存して最小
にされる。
うな利点を生じている。 ａ）高ドーピング本体領域をゲート領域と位置合わせす
ることによって、パワートランジスタに関連するバイポ
ーラ寄生トランジスタのベース外因性抵抗と利得を同時
に最小にしている。 ｂ）高ドーピング本体領域の接合深さは低ドーピング本
体領域のそれより小さい。このように、エピタキシャル
層の厚さは最小にされ、そしてそれによって導電段階中
のデバイスの抵抗もまた、上記最小厚さに依存して最小
にされる。
【００１４】ｃ）高ドーピング領域を生成するためのホ
トマスキングプロセスを取除くことによって製造価格を
低減している。 本発明の特徴は、単に非限定例として添付の図面を参照
することによって、一層よく理解されるであろう。
トマスキングプロセスを取除くことによって製造価格を
低減している。 本発明の特徴は、単に非限定例として添付の図面を参照
することによって、一層よく理解されるであろう。
【００１５】
【実施例】縦方向電流によってパワーＭＯＳｎ型チャネ
ルトランジスタのセルを完成させる本発明の実施例に関
し、図１〜図５に示さす比較例と対比させて説明する。
この比較例は、ソース領域およびその下に形成される高
ドーピング本体領域の形成に、例えば特開平６１- １５
６８８２号公報および特開平６２- ２２２６７７号公報
などに開示されている手段を用いたものである。比較例
によるプロセスは先ず、ｎ+ ドーピング（例えばアンチ
モニー）を有するシリコン基板６上に、ｎドーピングを
有するエピタキシャル層７を成長させ、その上で酸化と
活性領域の画定後、ゲート酸化物８が成長され、次いで
ｎ+ ドーピング後、パワートランジスタのゲートの設立
に適した多結晶シリコン９の付着が実行される（図
１）。
ルトランジスタのセルを完成させる本発明の実施例に関
し、図１〜図５に示さす比較例と対比させて説明する。
この比較例は、ソース領域およびその下に形成される高
ドーピング本体領域の形成に、例えば特開平６１- １５
６８８２号公報および特開平６２- ２２２６７７号公報
などに開示されている手段を用いたものである。比較例
によるプロセスは先ず、ｎ+ ドーピング（例えばアンチ
モニー）を有するシリコン基板６上に、ｎドーピングを
有するエピタキシャル層７を成長させ、その上で酸化と
活性領域の画定後、ゲート酸化物８が成長され、次いで
ｎ+ ドーピング後、パワートランジスタのゲートの設立
に適した多結晶シリコン９の付着が実行される（図
１）。
【００１６】レジスト１０による適切なマスキングの後
（図１）、多結晶シリコン９およびゲート酸化物８のエ
ッチングが連続して行なわれてゲート領域１５が画定さ
れ、続いてｐ - ドーパント（例えばほう素）が注入さ
れ、かつ拡散されて低ドーピング本体領域１２が形成さ
れる（図２）。図３に示される比較例のプロセスの次の
工程では、多結晶シリコン９の両側に（酸化物または他
の適切な材料から成る）スペーサ１３が形成され、次い
でＰ+ドーパントが注入され、かつ拡散されて、ゲート
９と自己整合した、そして低ドーピング本体領域１２の
内側に完全に含まれた高ドーピング本体領域１４が形成
される。
（図１）、多結晶シリコン９およびゲート酸化物８のエ
ッチングが連続して行なわれてゲート領域１５が画定さ
れ、続いてｐ - ドーパント（例えばほう素）が注入さ
れ、かつ拡散されて低ドーピング本体領域１２が形成さ
れる（図２）。図３に示される比較例のプロセスの次の
工程では、多結晶シリコン９の両側に（酸化物または他
の適切な材料から成る）スペーサ１３が形成され、次い
でＰ+ドーパントが注入され、かつ拡散されて、ゲート
９と自己整合した、そして低ドーピング本体領域１２の
内側に完全に含まれた高ドーピング本体領域１４が形成
される。
【００１７】次いで、図４に示されるように、スペーサ
１３が除去され、次に酸化物区域３０の形成後、ひ素の
注入および拡散が行なわれてｎ+ 型のソース領域１６が
形成される。次いで酸化物３０は除去される。次に、ゲ
ート９は絶縁層１７で覆われ、そして接点領域の形成
後、図５における１８と１９でそれぞれ示されるよう
に、デバイスの表側と裏側にメタライゼーションが行な
われる。
１３が除去され、次に酸化物区域３０の形成後、ひ素の
注入および拡散が行なわれてｎ+ 型のソース領域１６が
形成される。次いで酸化物３０は除去される。次に、ゲ
ート９は絶縁層１７で覆われ、そして接点領域の形成
後、図５における１８と１９でそれぞれ示されるよう
に、デバイスの表側と裏側にメタライゼーションが行な
われる。
【００１８】従って、低ドーピング本体領域１２の内側
に含まれ、かつゲート９と自己整合された高ドーピング
本体領域１４を有する、縦方向電流によるＭＯＳ型パワ
ートランジスタが得られる。トランジスタの種々の層に
おいて可能な濃度プロフィールは図８の線図で示されて
おり、この場合、ｘ軸は表面からの接合深さ（ミクロ
ン）を表し、そしてｙ軸はドーパント濃度の log値（ア
トム／cm3)を表す。
に含まれ、かつゲート９と自己整合された高ドーピング
本体領域１４を有する、縦方向電流によるＭＯＳ型パワ
ートランジスタが得られる。トランジスタの種々の層に
おいて可能な濃度プロフィールは図８の線図で示されて
おり、この場合、ｘ軸は表面からの接合深さ（ミクロ
ン）を表し、そしてｙ軸はドーパント濃度の log値（ア
トム／cm3)を表す。
【００１９】４つの曲線２０，２１，２２，２３が示さ
れており、曲線２０はソース領域１６におけるひ素の濃
度の対数を表し、曲線２１は高ドーピング領域１４にお
けるほう素の濃度の対数を表し、曲線２２は低ドーピン
グ領域におけるほう素の対数を表し、そして曲線２３は
エピタキシャル層７におけるりんの濃度の対数を表す。
れており、曲線２０はソース領域１６におけるひ素の濃
度の対数を表し、曲線２１は高ドーピング領域１４にお
けるほう素の濃度の対数を表し、曲線２２は低ドーピン
グ領域におけるほう素の対数を表し、そして曲線２３は
エピタキシャル層７におけるりんの濃度の対数を表す。
【００２０】上記線図から高ドーピング領域１４の接合
深さは低ドーピング領域１２のそれより小さいことがわ
かる。本発明の実施例による図６および図７に示すされ
るように、低ドーピング領域１２の注入および拡散の
後、すなわち図２で示される状態の後、図３および図４
で示される工程の代わりに、ソース領域１６の注入（図
６）、スペーサ１３の形成、高ドーピング領域１４の注
入、ソース領域１６および高ドーピング領域１４の同時
拡散（図７）、そしてスペーサ１３の除去が連続して行
なわれる。前述の場合のように、このプロセスは進行
し、次いで図５のそれと同様なトランジスタを製造する
ことで終了する。
深さは低ドーピング領域１２のそれより小さいことがわ
かる。本発明の実施例による図６および図７に示すされ
るように、低ドーピング領域１２の注入および拡散の
後、すなわち図２で示される状態の後、図３および図４
で示される工程の代わりに、ソース領域１６の注入（図
６）、スペーサ１３の形成、高ドーピング領域１４の注
入、ソース領域１６および高ドーピング領域１４の同時
拡散（図７）、そしてスペーサ１３の除去が連続して行
なわれる。前述の場合のように、このプロセスは進行
し、次いで図５のそれと同様なトランジスタを製造する
ことで終了する。
【００２１】図９は、図６と図７に示す本発明の実施例
で得られる濃度／深さ図を示す。理解されるように、高
ドーピング領域１４の接合深さは図１〜図５のプロセス
によって得られるそれよりなお小さい。図では、一例と
してｎ型チャネルトランジスタを引用しているが、別の
実施態様では、発明によるプロセスを利用してＰ型チャ
ネルＭＯＳトランジスタをも完成できることが明らかで
ある。
で得られる濃度／深さ図を示す。理解されるように、高
ドーピング領域１４の接合深さは図１〜図５のプロセス
によって得られるそれよりなお小さい。図では、一例と
してｎ型チャネルトランジスタを引用しているが、別の
実施態様では、発明によるプロセスを利用してＰ型チャ
ネルＭＯＳトランジスタをも完成できることが明らかで
ある。
【００２２】さらに、個別デバイスに対して述べたこの
ようなプロセスは、例えば制御回路と電力段から成るモ
ノリシック回路のような集積デバイスにもまた、利用す
ることができる。
ようなプロセスは、例えば制御回路と電力段から成るモ
ノリシック回路のような集積デバイスにもまた、利用す
ることができる。
【図１】比較例による縦方向電流によるパワーＭＯＳト
ランジスタを製造する連続する諸工程の第１の工程を示
す断面図である。
ランジスタを製造する連続する諸工程の第１の工程を示
す断面図である。
【図２】前記連続工程の第２の工程を示す断面図であ
る。
る。
【図３】前記連続工程の第３の工程を示す断面図であ
る。
る。
【図４】前記連続工程の第４の工程を示す断面図であ
る。
る。
【図５】前記連続工程の第５の工程を示す断面図であ
る。
る。
【図６】本発明方法の実施例によるパワーＭＯＳトラン
ジスタの製造工程を示す図であり、前記図２に示す工程
に続いて行う工程を示す断面図である。
ジスタの製造工程を示す図であり、前記図２に示す工程
に続いて行う工程を示す断面図である。
【図７】図６に示された工程に続く工程を示す断面図で
ある。
ある。
【図８】図１〜図５に示す比較例の工程によって完成さ
れたパワーＭＯＳトランジスタの異なる領域におけるド
ーパント濃度プロフィールを示す断面図である。
れたパワーＭＯＳトランジスタの異なる領域におけるド
ーパント濃度プロフィールを示す断面図である。
【図９】図６および図７に示す本発明方法の実施例によ
って完成されたパワーＭＯＳトランジスタの異なる領域
におけるドーパント濃度のプロフィールを示す断面図で
ある。
って完成されたパワーＭＯＳトランジスタの異なる領域
におけるドーパント濃度のプロフィールを示す断面図で
ある。
６ シリコン基板 ７ エピタキ
シャル層 ８ ゲート酸化物 ９ 多結晶シ
リコン １２ 低ドーピング本体領域 １３ スペー
サ １４ 高ドーピング本体領域 １５ ゲート
領域 １６ ソース領域 １７ 絶縁層 １８，１９メタライズ層
シャル層 ８ ゲート酸化物 ９ 多結晶シ
リコン １２ 低ドーピング本体領域 １３ スペー
サ １４ 高ドーピング本体領域 １５ ゲート
領域 １６ ソース領域 １７ 絶縁層 １８，１９メタライズ層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラファエレ ツァンブラーノ イタリア共和国、84085 メルカート サン セベリーノ（サレルノ）、ヴィア ジォヴァンニ ヴェンテシモ テルツ ォ、26 (72)発明者 カルメロ マーグロ イタリア共和国、95121 カターニア、 ヴィア エッフェ・グリールミーノ、16 (56)参考文献 特開 昭61−156882（ＪＰ，Ａ) 特開 昭62−222677（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/336 H01L 29/78
Claims (1)
- 【請求項１】ａ）第１型の導電率の高濃度ド−パントを
持つシリコン基板（６）上に前記と同じ型の導電率の低
濃度ド−パントを持つエピタキシャル層（７）を成長さ
せ、 ｂ）フィールド酸化物領域を生成し、 ｃ）前記エピタキシャル層（７）の表面に活性領域をマ
スキングして決定し、 ｄ）ゲート酸化物（８）を成長させ、 ｅ）多結晶シリコン層（９）を付着させ、且つ前記第１
型の導電率の高濃度のドーパントをドーピングし、 ｆ）ゲート領域（15）を決めるため、多結晶シリコン層
（９）およびゲート酸化物（８）をマスキングおよびエ
ッチングし、 ｇ）前記ゲート領域（15) の両側および下の一部に、低
ド−ピング本体領域（12）を生成するため第２型の導電
率のドーパントの注入および拡散させる各工程に次い
で、 ｈ）前記低ドーピング本体領域（12）の上方にソース領
域（16）を生成するため、第１型の導電率のドーパント
を注入し、 ｉ）前記ゲート領域（15）の両側にスペーサ（13）を形
成し、 ｊ）前記ソース領域（16）の下方に前記低ドーピング本
体領域（12）内に完全に収まり且つ前記ゲート領域（1
5）に整合する高ドーピング領域（14）を形成するため
前記第２型の導電率のドーパントを高濃度に注入し、 ｋ）前記ソース領域（16）および前記高ド−ピング本体
領域（14）のドーパントを拡散させ、 ｌ）前記スペーサ（13）を除去する各 工程からなること
を特徴とする縦方向電流によるパワーＭＯＳトランジス
ターの製造方法。
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|---|---|---|---|
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| Publication Number | Publication Date |
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ID=8206028
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| JP26371491A Expired - Fee Related JP3205361B2 (ja) | 1990-10-16 | 1991-10-11 | 縦方向電流によるパワーｍｏｓトランジスタを製造するための方法 |
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|---|---|
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|---|---|---|---|---|
| DE69223499T2 (de) * | 1992-04-02 | 1998-05-20 | Cons Ric Microelettronica | Integrierte Strombegrenzungsanordnung für MOS-Leistungstransistoren und Verfahren zu ihrer Herstellung |
| DE59504562D1 (de) * | 1994-03-04 | 1999-01-28 | Siemens Ag | Mis-struktur auf siliciumcarbid-basis mit hoher latch-up-festigkeit |
| DE69434937D1 (de) * | 1994-06-23 | 2007-04-19 | St Microelectronics Srl | Verfahren zur Herstellung von Leistungsbauteilen in MOS-Technologie |
| EP0689238B1 (en) * | 1994-06-23 | 2002-02-20 | STMicroelectronics S.r.l. | MOS-technology power device manufacturing process |
| DE69429915D1 (de) * | 1994-07-04 | 2002-03-28 | St Microelectronics Srl | Verfahren zur Herstellung von Leistungsbauteilen hoher Dichte in MOS-Technologie |
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| DE69512021T2 (de) | 1995-03-31 | 2000-05-04 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania | DMOS-Anordnung-Struktur und Verfahren zur Herstellung |
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| US6228719B1 (en) | 1995-11-06 | 2001-05-08 | Stmicroelectronics S.R.L. | MOS technology power device with low output resistance and low capacitance, and related manufacturing process |
| EP0772244B1 (en) * | 1995-11-06 | 2000-03-22 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | MOS technology power device with low output resistance and low capacity and related manufacturing process |
| DE69518653T2 (de) * | 1995-12-28 | 2001-04-19 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania | MOS-Technologie-Leistungsanordnung in integrierter Struktur |
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-
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-
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