KR0154850B1 - 바이씨모스 및 그의 제조방법 - Google Patents

바이씨모스 및 그의 제조방법

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Abstract

실리콘 기판에 N+형 이온이 도핑된 매몰층과 P형 이온이 도핑된 N-웰층을 형성하고, 상기 실리콘 기판위에 로코스를 형성하고, 상기 기판 상부에 형성된 로코스와 상기 웰층 상부에 형성된 로코스 사이에 N 이온을 주입하여 깊은 N+횡형 PNP 트랜지스터 베이스 콘택트를 형성한 후, 상기 웰층 상부에 게이트 산화막을 형성한 후 폴리 실리콘과 텅스텐 실리사이드층을 증착한 후 사진/식각 공정을 통해 게이트를 형성시킨다. 이어서, 상기 게이트 형성 후 P형 이온주입을 실시하여 P-PMOS LDD 구조 및 P-횡형 PNP 트랜지스터 LDC 구조를 동시에 형성시키고, 상기 게이트 산화막 위에 산화막을 증착하고 상기 산화막층을 이방성 건식 식각하여 스페이서 월을 형성한 후 P+이온 주입을 실시하여 PMOS 소스/드레인 형성 및 횡형 PNP 트랜지스터 에미터/콜렉터 구조를 형성하여 바이씨모스(BiCOMOS)를 제조하는 방법을 PMOS의 LDD 구조를 통해 전류구동 능력을 향상시키고 핫 케리어 효과를 감소시키며 펀치 쓰루를 개선시킬 수 있다. 또한, 횡형 PNP 트랜지스터의 LDC 구조를 통해 전류 구동 능력 개선과 핫 케리어 효과에 의한 신뢰도 개선 및 BVceo개선을 시킬 수 있다. 횡형 PNP 트랜지스터의 에미터-콜렉터 접합을 얕게 형성시키므로써 BVceo및 BVcbo, BVebo, BVdss개선도 동시에 꾀할 수 있다.

Description

바이씨모스 및 그의 제조방법
제1도는 본 발명의 바이씨모스(BiCMOS)를 개략적으로 나타낸 단면도.
제2도는 종래의 바이씨모스(BiCMOS)를 개략적으로 나타낸 단면도.
제3도의 (a)∼(d)는 본 발명의 바이씨모스(BiCMOS)를 제조하는 공정을 개략적으로 나타낸 공정도.
제4도의 (a)∼(d)는 종래의 바이씨모스(BiCMOS)를 제조하는 공정을 개략적으로 나타낸 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 제1도전형 매몰층
3 : 제1도전형 웰층 4 : 로코스
5 : 깊은 N+횡형 PNP 트랜지스터 베이스 콘택트
6 : 게이트 산화막층 7 : 게이트 폴리실리콘층
8 : 게이트 텅스텐 실리사이드층 9 : 제2도전형 이온주입층
10 : 스페이서 월 형성층 11,11' : 제2도전형 이온주입층
[산업상 이용분야]
본 발명은 바이씨모스(BiCMOS) 및 그의 제조방법에 관한 것으로서, 더욱 상세하게는 바이폴라 트랜지스터와 모스 트랜지스터를 동시에 최적화하고 고성능을 얻을 수 있는 바이씨모스(BiCMOS) 및 그의 제조방법에 관한 것이다.
[종래기술]
집적회로의 주요 요소로, 이들의 전기적 기능이 회로의 동작을 가능하게 하며, 두 개의 PN 접합과, 세 개의 전기적 콘택트를 가지는 트랜지스터중 가장 보편적인 것에는 바이폴라(bipolar:두 개의 전류 극성) 트랜지스터(transistor), 모스(MOS:Metal Oxide Semicunductor) 트랜지스터가 있다. 이 중 바이폴라 트랜지스터는 전자의 흐름은 높게 도핑된 에미터(emitter)에서 베이스(base)를 지나 콜렉터(collector)로 흐르고, 콜렉터나 에미터와는 반대의 전도 형태를 갖는 베이스의 저항을 전기적으로 변환시켜 전류를 조절하며, PNP 형태와 NPN 형태가 있는데 기능때문에 주로 NPN 형태가 사용되는 트랜지스터를 말한다. 또한, 모스 트랜지스터는 소스, 드레인, 게이트, 기판이 4단자로 구성되며, 전류(정공 혹은 전자)의 흐름이 확산된 소스 지역에서 시작하고, 게이트 지역에 가해준 전압이 소스와 드레인 사이에 전도 채널을 형성해 전류가 흐르게 하고, 이때 게이트 전압의 크기가 채널 크기를 조절해 전류량을 조절하는 트랜지스터를 말한다.
상기한 바이폴라 트랜지스터와 모스 트랜지스터중 초기의 회로에는 바이폴라 트랜지스터가 많이 사용되었으나, 70년대에 공정과 물질의 청결도가 향상되어 모스 회로의 경제적인 공정이 가능해져 80년대에는 모스기술이 더 우월하게 되었다. 바이씨모스는 일정한 VDS(소스에 대한 드레인 전압) VGS(소스에 대한 게이트 전압)의 변화에 대한 IDS(소스에 대한 드레인 전류)의 변화량인 gm(상호 콘덕턴스)이 모스 디바이스에 비해 차이가 크므로 대전류를 꺼내기 쉬운 대부하 용량을 구동하는데에 적합하고, 미소진폭 입력에서도 이득이 크다고 하는 잇점이 있어 출력버퍼나 메모리 디바이스의 워드선 드라이버 및 센스앰프 회로 등에 응용할 수 있다.
종래에 사용되는 바이씨모스를 첨부된 도면을 참고하여 구체적으로 설명하면 다음과 같다.
제2도는 종래의 바이씨모스를 개략적으로 나타낸 단면도이고, 제4도는 이 종래의 바이씨모스를 제조하는 공정을 개략적으로 나타낸 공정도이다. 실리콘 기판 위에 도핑된 매몰층과 도핑된 N-웰층(3)을 형성하면 제4도의 (a)와 같다. 상기 실리콘 기판위에 제1산화막과 제1질화막, 포토레지스트를 차례로 증착한후, 마스크를 이용하여 사진 공정으로 패터닝하고 확산시키고 상기 질화막을 제거하여 로코스를 형성하고, 상기 웰층 상부에 게이트 산화막을 형성하면 제4도의 (b)와 같다. 이어서, 상기 게이트 산화막층에 폴리실리콘과 텅스텐 실리사이드층을 증착한 후 마스크를 상기 게이트를 형성한 후 상기 게이트 폴리 실리콘층층에 도핑하고, 상기 텅스텐 실리사이드층에 도핑한 뒤, 상기 웰층에 주입하면 제4도의 (c)와 같다. 상기 게이트 산화막 위에 제2산화막을 증착하고 상기 산화막층을 이방성 건식식각하여 스페이서 월을 형성한 후 도핑하면 제4도의 (d)와 같이 되고 최종적으로 제2도의 바이씨모스가 제조된다.
제2도에서와 같은 종래의 바이씨모스 구조에서는 PMOS가 일반적으로 형성되고, 더불어 횡형 PNP 트랜지스터가 모스 게이트 셀프 얼라인(self-align) 에미터, 콜렉터가 형성되는 게이트 횡형 PNP 트랜지스터 구조를 갖는데, 이 구조에서의 디바이스 특성은 PMOS는 트랜지스터의 에미터 접합 또는 컬렉터 접합의 공간 전하 영역이 넓어져서 베이스 영역을 관통하는 현상이고, 드레인 전압의 상승과 더불어 드레인 부근의 공핍층이 소스영역까지 미쳐, 이 결과 전압에 의해 제어되지 않는 전류인 공간전하 제한전류가 대량으로 유출하여 FET(field effect transistor:전계 효과 트랜지스터)의 기능을 잃어버리는 현상인 펀치 쓰루(punch through) 및 핫 캐리어 효과(hot carrier effect)에 취약하고 횡형 PNP 트랜지스터는 전류 구동 능력(current driving capability)이 떨어지고 핫 캐리어 효과에도 취약한 문제점이 있다.
[발명이 해결하려는 과제]
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 PMOS와 횡형 PNP 트랜지스터를 동시에 개선시키고자 농도가 엷은 드레인 영역을 갖추어 이 부분의 접합내압을 통상의 드레인부보다 높혀 게이트 전계의 집중을 이 LDD 부분에 한정시킴으로써 표면부분의 내압저하를 방지하는 방법인 LDD 구조를 PMOS에, 기존 횡형 PNP 트랜지스터 구조는 LDC(lightly doped collector) 횡형 PNP 구조로 가져가서, 종래의 PNP 전류 구동 능력을 증가시키기 위해 PNP 에미터/콜렉터 부분만 개봉하여 추가로 이온주입하여 깊은 접합을 형성하는 추가 공정없이, 모스 소수/드레인 지역은 깊은 접합 형성시 펀치 쓰루 현상이 나타나므로 개봉하지 않고 두 디바이스의 특성을 최적화할 수 있는 BiCOMS의 제조방법을 제공하는 것이다. 또한, 횡형 PNP 에미터 콘택트와 횡형 PNP 영역의 게이트 산화막위에 형성된 게이트 전극을 공통 접전(common contact)시킴으로써 횡형 PNP 표면 전류 경로상에 N-웰층 공핍에 의한 펀치 쓰루를 방지할 수 있는 바이씨모스 제조방법을 제공하는 것이다.
[과제를 해결하기 위한 수단]
상기와 같은 본 발명의 목적을 달성하기 위하여, 본 발명은 제1도전형 실리콘 기판 두 부분에 각각 제2도전형 이온이 도핑된 제1, 제2매몰층과 제2도전형 이온이 도핑된 제2도전형 제1, 제2웰층을 차례로 형성하고, 상기 실리콘 기판위에 제1산화막과 제1질화막, 포토레지스트를 차례로 증착한 후, 사진 공정으로 패터닝하고 확산시키고 상기 질화막을 제거하여 로코스를 형성하는 제1단계; 상기 기판 상부에 형성된 로코스와 상기 제1웰층의 상부에 형성된 로코스 사이에 제2도전형 이온을 깊게 주입하여 깊은 제2도전형 횡형 PNP 트랜지스터 베이스 콘택트를 형성하는 제2단계; 상기 제1, 제2웰층 상부에 게이트 산화막을 각각 형성한 후, 이 게이트 산화막 위에 폴리 실리콘층과 텅스텐 실리사이드층을 증착한 후 사진/식각 공정을 통해 게이트를 형성시키는 제3단계; 상기 게이트 형성 후 제1도전형 이온을 상기 제1, 제2웰층에 각각 주입하여 제1도전형 PMOS LDD 구조 및 제1도전형 횡형 PNP 트랜지스터 LDC 구조를 동시에 형성시키는 제4단계; 상기 게이트 산화막 위에 제2산화막을 증착하고 상기 산화막층을 이방성 건식식각하여 상기 게이트 좌우에 스페이서 월을 형성한 후 이 스페이서 월에 제1도전형 이온을 주입하여 PMOS 소스/드레인 형성 및 횡형 PNP 트랜지스터 에미터/콜렉터 구조를 형성하는 제5단계를 포함하는 바이씨모스 제조방법을 제공한다.
[실시예]
본 발명의 따른 바이씨모스를 제조하는 대표적인 제조방법은 다음과 같다.
제1도전형 실리콘 기판 두 부분에 각각 제2도전형 이온이 도핑된 제1, 제2매몰층과 제2도전형 이온이 도핑된 제2도전형 제1, 제2웰층을 차례로 형성하고, 상기 실리콘 기판위에 제1산화막과 제1질화막, 포토레지스트를 차례로 증착한 후, 사진 공정으로 패터닝하고 확산시키고 상기 질화막을 제거하여 로코스를 형성하는 제1단계를 거치고, 상기 기판 상부에 형성도니 로코스와 상기 제1웰층의 상부에 형성된 로코스 사이에 제2도전형 이온을 깊게 주입하여 깊은 제2도전형 횡형 PNP 트랜지스터의 베이스 콘택트를 형성하는 제2단계를 거친 후, 상기 제1, 제2웰층 상부에 게이트 산화막을 각각 형성한 후, 이 게이트 산화막 위에 게이트 폴리 실리콘층과 텅스텐 실리사이드층을 증착하고 사진/식각 공정을 통해 게이트를 형성시키는 제3단계를 거치고, 상기 게이트 형성 후 제1도전형 이온을 상기 제1, 제2웰층에 각각 주입하여 제1도전형 PMOS LDD 구조 및 제1도전형 횡형 PNP 트랜지스터 LDC 구조를 동시에 형성시키는 제4단계를 거친 뒤 상기 게이트 산화막 위에 제2산화막을 증착하고 상기 산화막층을 이방성 건식식각하여 상기 게이트 좌우에 스페이서 월을 형성한 후 이 스페이서 월에 제1도전형 이온을 주입하여 PMOS 소스/드레인 형성 및 횡형 PNP 트랜지스터 에미터/콜렉터 구조를 형성하는 제5단계를 거쳐 바이씨모스를 제조한다.
상기한 본 발명에 있어서, 상기 제1도전형, 제2도전형은 P형 또는 N형이 바람직하다.
상기한 본 발명에 있어서, 상기 N형은 As, P 또는 Sb로 이루어진 그룹에서 선택하는 것이 바람직하다.
상기한 본 발명에 있어서, 상기 P형은 B, BF2로 이루어진 그룹에서 선택하는 것이 바람직하다.
상기한 본 발명에 있어서, 상기 매몰층은 상기 제2도전형을 5E14∼5E16atoms/cm2 농도로, 50∼150KeV 에너지를 사용하여 주입해서 형성하는 것이 바람직하다. 농도와 에너지가 상기 범위보다 너무 낮으면 표면에 집중된 도판트로 인해 에피층 성장시 자동 도핑 현상이 나타나며, 상기 범위보다 너무 높으면 접합 깊이가 커져서 파라사이틱 정전용량(parasitic capasitence)이 커지게 됨에 따라 스피드 저하를 초래하므로 바람직하지 못하다.
상기한 본 발명에 있어서, 상기 웰층은 상기 제2도전형을 5E11∼5E13atoms/cm2 농도로, 50∼200KeV 에너지를 사용하여 주입해서 형성하는 것이 바람직하다. 상기한 농도와 에너지가 상기 범위보다 너무 낮으면 웰 프로파일(profile)이 표면에서 매몰층으로 갈수록 떨어지므로 매몰층 펀치 쓰루의 위험이 있고, 너무 높으면 웰 농도에 의한 정전용량이 증가하여 스피드 감소가 일어나므로 바람직하지 못하다.
상기한 본 발명에 있어서, 상기 로코스를 4000∼6000Å의 두께로 형성하는 것이 바람직하다. 상기한 두께보다 얇으면 식각에 의한 산화막 손실로 필드 산화막위로 형성되는 금속과 필드 산화막간의 파라사이틱 정전용량이 증가하며, 상기 한두께보다 두꺼우면 산화 시간이 증가되어 웨이퍼 스트레스가 증가되어 활성 영역과 아이솔레이션(isolation) 영역에 결합이 형성되어 손실 전류가 발생되어 바람직하지 못하다.
상기한 본 발명에 있어서, 상기 깊은 제2도전형 횡형 PNP 트랜지스터 베이스 콘택트는 제2도전형으로 As, P로 이루어진 그룹에서 선택되는 N형을 이용하여, 1E15∼5E16atoms/cm2 농도로, 50∼150KeV 에너지를 사용해 이온주입하여 형성하는 것이 바람직하다. 농도와 에너지가 상기한 범위보다 낮으면 PN이 부정확하게 형성되거나 산포로 인한 PN 접합 손실 전류가 발생하기 쉽고, 상기한 범위보다 높으면 접합 면적이 커져서 항복 전압 감소 및 펀치 쓰루 현상이 발생되어 바람직하지 못하다.
상기한 본 발명에 있어서, 상기 게이트 산화막층을 50∼300Å의 두께로 형성하는 것이 바람직하다.
상기한 본 발명에 있어서, 상기 게이트는 하부에 N형, P형으로 이루어진 그룹에서 선택되는 이온을 고농도로 도핑한 게이트 폴리 실리콘층층과, 상부에 텅스텐 실리사이드층으로 구성하는 것이 바람직하다.
상기한 본 발명에 있어서, 상기 게이트 폴리 실리콘층층에 도핑된 N형 또는 P형의 농도는 1E15∼1E16atoms/cm2이고, 사용한 에너지는 50∼100KeV이 바람직하다. 농도와 에너지가 상기한 범위보다 낮으면 상기 게이트 폴리 실리콘층층 전면이 활성화되지 않고, 너무 높으면 아래에 있는 게이트 산화막의 신뢰성에 문제가 발생될 수 있어 바람직하지 못하다.
상기한 본 발명에 있어서, 상기 게이트를 구성하는 게이트 폴리 실리콘층층은 1000∼3000Å 두께를 가지며, 상기 텅스텐 실리사이드층은 1000∼3000Å 두께를 갖는 것이 바람직하다.
상기한 본 발명에 있어서, 상기 게이트를 구성하는 게이트 폴리 실리콘층층과 텅스텐 실리사이드층의 N형은 As, P로 이루어진 그룹에서 선택되는 액셉터(acceptor) 이온이고, P형은 B, BF2로 이루어진 그룹에서 선택되는 도우너(donor) 이온이다.
상기한 본 발명에 있어서, 상기 제4단계에서의 제1도전형 주입층은 B, BF2로 이루어진 그룹에서 선택되는 P형인 제1도전형을 1E12∼1E15atoms/㎠ 농도로, 20∼800KeV 에너지를 사용해서 이온주입하여 형성한다. PMOS의 LDD와 횡형 PNP LDC 영역이므로 얕은 접합을 형성하여야 하며, 농도와 에너지가 상기한 범위보다 낮으면 PN 접합 형성시 산포가 생기고, 상기한 범위보다 높으면 충분한 항복 전압을 확보하는 것이 어려우므로 바람직하지 못하다.
상기한 본 발명에 있어서, 상기 제2산화막의 두께는 1000∼4000Å인 것이 적정한 항복 전압을 확보하는 것에 유리하므로 바람직하다.
상기한 본 발명에 있어서, 상기 스페이서 월은 CF4, CHF3가스, 800mtorr의 압력과, 300W의 에너지를 사용하여 상기 제2산화막을 이방성 건식식각하여 형성된다.
상기한 본 발명에 있어서, 상기 제5단계에서의 제1도전형 이온주입공정은 제1도전형을 5E14∼5E16atoms/㎠ 농도로, 20∼100KeV 에너지를 사용하여 수행한다. PMOS의 소스/드레인 및 횡형 PNP의 에미터/콜렉터 영역이므로 너무 낮으면 콘택트 저항이 커지고 너무 낮으면 접합 깊이가 커져서 파라사이틱 정전용량이 증가하여 항복 전압이 감소되어 바람직하지 못하다.
상기한 본 발명에 있어서, 상기 이온 주입공정의 방법은 게이트 전극을 형성한 상태에서 횡형 PNP 에미터/콜렉트 및 PMOS 소스/드레인 영역을 형성함에 있어서 게이트 전극을 마스크로 이온주입함으로써 자동적으로 횡형 PNP 에미터/콜렉트 및 PMOS 소스/드레인 접합 영역이 형성되는 게이트층 셀프 얼라인 이온주입공정을 이용한다.
상기한 본 발명에 있어서, 횡형 PNP 에미터와 횡형 PNP의 게이트에 공통 접전을 형성시켜 횡형 PNP 베이스 표면 전류로 인한 펀치 쓰루 현상을 방지한다.
이하 본 발명의 바람직한 실시예 및 비교예를 기재한다. 그러나 하기한 실시예 및 비교예는 본 발명의 이해를 돕기 위한 본 발명의 바람직한 일 실시예일분 본 발명이 하기한 실시예에 한정되는 것은 아니다.
[실시예 1]
제3도는 본 발명에 따른 바이씨모스를 제조하는 공정을 개략적으로 나타낸 것이다.
붕소 P형, 저항 20Ωcm, 625㎛ 두께의 실리콘 기판(1) 위 두 부분에 각각 As를 3E15atoms/㎠ 농도로 60KeV 에너지를 사용하여 도핑된 1.0㎛두께의 제1, 제2매몰층(2)과 에피층 성장 후 P를 2E12atoms/㎠ 농도로 120KeV 에너지를 사용하여 도핑된 0.6㎛ 두께의 N-웰층(3)을 형성하면 제3도의 (a)와 같다. 상기 실리콘 기판위에 250Å 두께의 제1산화막과 1500Å 두께의 제1질화막, 12310Å 두께의 포지티브형 포토레지스트를 차례로 증착한 후, 글래스 레티클(glass reticle)를 이용하여 사진 공정으로 패터닝하고 확산시키고 상기 질화막을 건식방법으로 제거하여 로코스(4)를 4000∼6000Å 두께로 형성하고, 상기 기판 상부에 형성된 로코스와 상기 제1웰층 상부에 형성된 로코스 사이에 P를 5E15atoms/㎠ 농도로 80KeV 에너지를 사용하여 깊게 주입하여 깊은 N+횡형 PNP 트랜지스터 베이스 콘택트(5)를 형성한 후, 상기 제1, 제2웰층 상부에 150Å 두께의 게이트 산화막(6)을 형성하면 제3도의 (b)와 같다. 이어서, 상기 게이트 산화막층에 고농도로 도핑된 1000∼3000Å 두께의 텅스텐 실리사이드층(8)을 증착한 후 마스크를 사용하여 상기 게이트를 형성한 후, 상기 제1, 제2웰층에 BF2를 2E14atoms/㎠ 농도로 40KeV 에너지를 사용하여 주입해서 P형 PMOS LDD 구조 및 P형 횡형 PNP 트랜지스터 LDC 구조를 동시에 형성시키면 제3도의 (c)와 같다. 상기 게이트 산화막 위에 2000Å 두께의 제2 산화막을 증착하고, CF4, CHF3가스, 800 mtoor의 압력과(장비 Rainbow 4500 이용), 300W의 에너지를 사용하여 상기 산화막층을 이방성 건식식각하여 스페이서 월(10)을 형성한 후 BF2를 5E15 atoms/㎤ 농도로 80KeV 에너지를 사용해서 상기 스페이서 월에 도핑하여 PMOS 소스/드레인 형성 및 횡형 PNP 트랜지스터 에미터/콜렉터 구조를 형성하면 제3도의 (d)와 같은 바이씨모스(BiCMOS)가 제조된다.
[비교예]
제4도는 종래의 바이씨모스(BiCMOS)를 제조하는 공정을 개략적으로 나타낸 공정도이다.
PWP20625 실리콘 기판(1) 위 두 부분에 As를 6E15 atoms/㎤ 농도로 40kEv 에너지를 사용하여 도핑된 1.2㎛ 두께의 제1, 제2 매몰층(2)과 P를 2E12 atoms/㎤ 농도로 120 kEv 에너지를 사용하여 도핑된 0.6㎛ 두께의 제1, 제2 N-웰층(3)을 형성하면 제3도의 (a)와 같다. 상기 실리콘 기판위에 380Å 두께의 제1 산화막과 1500Å 두께의 제1 질화막, 12000Å 두께의 포지티브형 포토레지스트를 차례로 증착한 후, 활성 레티클을 이용하여 사진 공정으로 패터닝하고 확산시키고 상기 질화막을 건식식각방법으로 제거하여 로코스(4)를 4000~6000Å 두께로 형성하고, 상기 제1 웰층 상부에 150Å 두께의 게이트 산화막(6)을 형성하면 제3도의 (b)와 같다. 이어서, 상기 게이트 산화막층에 1000~3000Å 두께의 폴리 실리콘(7)과 1000~3000Å 두께의 텅스턴 실리사이드층(8)을 증착하고, 마스크를 사용하여 상기 게이트를 형성한 후, 상기 제1, 제2 웰층에 BF2를 2E14 atoms/㎤ 농도로 40 KeV 에너지를 사용하여 주입하면 제4도의 (c)와 같다. 상기 게이트 산화막 위에 2500Å 두께의 제2 산화막을 증착하고 상기 산화막층을 이방성 건식식각하여 스페이서 월(10)을 형성한 후 BF2를 5E15atoms/㎤ 농도로 60 KeV 에너지를 사용하여 상기 스페이서 월에 도핑하면 제4도의 (d)와 같은 바이씨모드(BiCOMOS)가 제조된다.
상기한 실시예에 따라 제조된 본 발명의 바이씨모드(BiCOMOS)와 비교예에 따라 제조된 종래의 바이씨모드(BiCOMOS)의 BVceo(베이스를 개방한 콜랙트와 에미터 사이의 항복전압), BVebo(에미터를 개방한 콜렉터와 베이스 사이의 왕복 전압), BVebo(콜렉트를 개방한 에미터와 베이스 사이의 항복전압), BVdss(소스와 드레인 사이가 단락된 항복전압)를 측정한 결과는 다음표와 같다.
[효과]
상기한 바와 같이 본 발명에 따라 제조된 바이씨모스(BiCOMOS)는 PMOS의 LDD 구조를 통해 전류 구동 능력을 향상시키고 핫 캐리어 효과를 감소시키며 펀치 쓰루를 개선시킬 수 있다. 또한, 횡형 PNP 트랜지스터의 LDC 구조를 통해 전류 구동 능력 개선과 핫 케리어 효과에 의한 신뢰도 개선 및 BV(베이스를 개방한 콜랙트와 에미터 사이의 항복전압) 개선을 시킬 수 있다. 횡형 PNP 트랜지스터의 에미터-콜렉터 전합을 얕게(shallow) 형성시키므로써 BV및 BV(에미터를 개방한 콜렉터와 베이스 사이의 항복 전압), BV(콜렉트를 개방한 에미터와 베이스 사이의 항복 전압), BV(소스와 드레인 사이가 단락된 항복전압) 개선을 동시에 꾀할 수 있다.

Claims (44)

  1. 제1 도전형 실리콘 기판 두 부분에 각각 제2 도전형 이온이 도핑된 제1, 제2 매몰층과 제2 도전형 이온이 도핑된 제2 도전형 제1, 제2 웰층을 차례로 형성하고, 상기 실리콘 기판위에 제1 산화막과 제1 질화막, 포토레지스트를 차례로 증착한 후, 사진 공정으로 패터닝하고 확산시키고 상기 질화막을 제거하여 로코스를 형성하는 제1 단계; 상기 기판 상부에 형성된 로코스와 상기 제1 웰층의 상부에 형성된 로코스 사이에 제2 도전형 이온을 깊게 주입하여 깊은 제2 도전형 횡형 PNP 트랜지스터 베이스 콘택트를 형성하는 제2단계; 상기 제1, 제2 웰층 상부에 게이트 산화막을 각각 형성한 후, 이 게이트 산화막 위에 폴리 실리콘과 텅스텐 실리사이드층을 증착하고, 사진/식각 공정을 통해 게이트를 형성시키는 제3단계; 상기 게이트 형성 후 제1도전형 이온을 상기 제1, 제2 웰층에 각각 주입하여 제1 도전형 PMOS LDD 구조 및 제1 도전형 횡형 PNP 트랜지스터 LDC 구조를 동시에 형성시키는 제4단계; 상기 게이트 산화막 위에 제2 산화막을 증착하고 상기 산화막층을 이방성 건식식각하여 상기 게이트 좌우에 스페이서 월을 형성한 후 이 스페이서 월에 제1 도전형 이온을 주입하여 PMOS 소스/드레인 형성 및 횡형 PNP 트랜지스터 에미터/콜렉터 구조를 형성하는 제5단계; 를 포함하는 바이씨모스(BiCOMOS) 제조방법.
  2. 제1항에 있어서, 상기 제1 도전형은 P형이고 제2 도전형은 N형인 제조방법.
  3. 제1항에 있어서, 상기 제1 도전형은 N형이고 제2 도전형은 P형인 제조방법.
  4. 제2항 또는 제3항에 있어서, 상기 N형은 As, p 또는 Sb로 이루어진 그룹에서 선택되는 제조방법.
  5. 제2항 또는 제3항에 있어서, 상기 P형은 B, BF2로 이루어진 그룹에서 선택되는 제조방법.
  6. 제1항에 있어서, 상기 매몰층은 상기 제2 도전형을 5E14~5E16atoms/㎤ 농도로, 50~150KeV 에너지를 사용하여 주입해서 형성하는 제조방법.
  7. 제1항에 있어서, 상기 웰층은 상기 제2 도전형을 5E11~5E13atoms/㎤ 농도로, 50~200KeV 에너지를 사용하여 주입해서 형성하는 제조방법.
  8. 제1항에 있어서, 상기 로코스를 4000~6000Å의 두께로 형성하는 제조방법.
  9. 제1항에 있어서, 상기 깊은 제2 도전형 횡형 PNP 트랜지스터 베이스 콘택트는 제2 도전형을 1E15~1E16atoms/㎤ 농도로, 50~150KeV 에너지를 사용하여 이온주입해서 형성하는 제조방법.
  10. 제7항 또는 제9항에 있어서, 상기 제2 도전형은 As, P로 이루어진 그룹에서 선택되는 N형인 제조방법.
  11. 제1항에 있어서, 상기 게이트 산화막층 50~300Å의 두께로 형성하는 제조방법.
  12. 제1항에 있어서, 상기 게이트는 하부에 N형, P형으로 이루어진 그룹에서 선택되는 이온을 고농도로 도핑한 폴리 실리콘층과, 상부에 텡스텐 실리사이드층으로 구성되는 제조방법.
  13. 제12항에 있어서, 상기 폴리 실리콘층에 도핑된 N형 또는 P형의 농도는 1E15~1E16atoms/㎤이고, 사용한 에너지는 50~100KeV인 제조방법.
  14. 제12항에 있어서, 상기 게이트를 구성하는 폴리 실리콘층은 1000~3000Å 두께를 가지며, 상기 텡스텐 실리사이드층은 1000~3000Å 두께를 갖는 제조방법.
  15. 제12항에 있어서, 상기 게이트를 구성하는 폴리 실리콘층의 N형은 As, P로 이루어진 그룹에서 선택되는 액셉터 이온이고, P형은 B, BF2로 일어진 그룹에서 선택되는 도우너 이온인 제조방법.
  16. 제1항에 있어서, 상기 제4단계에서의 제1 도전형 주입층은 제1 도전형을 1E12~1E15atoms/㎤ 농도로, 20~80KeV 에너지를 사용하여 이온주입해서 형성하는 제조방법.
  17. 제16항에 있어서, 상기 제1 도전형은 B, BF2로 이루어진 그룹에서 선택되는 P형인 제조방법.
  18. 제1항에 있어서, 상기 산화막의 두께는 1000~4000Å인 제조방법.
  19. 제1항에 있어서, 상기 스페이터 월은 CF4, CHF3가스, 800motorr의 압력과, 300W의 에너지를 사용하여 상기 산화막을 이방성 건식식각을 하여 형성되는 제조방법.
  20. 제1항에 있어서, 상기 제5 단계에서의 제1 도전형 이온주입공정은 제1 도전형을 5E14~5E16atoms/㎤ 농도로, 20~100KeV 에너지를 사용하여 수행하는 제조방법.
  21. 제20항에 있어서, 상기 이온 주입공정의 방법은 게이트층 셀프 얼라인 이온주입공정을 이용하는 제조방법.
  22. 제1항에 있어서, 상기 횡형 PNP 에미터 콘택트와 상기 횡형 PNP의 게이트를 공통 접전시키는 제조방법.
  23. 제2 도전형 이온이 도핑된 매몰층과 제2 도전형 이온이 도핑된 제2 도전형 웰층이 두 부분에 각각 차례로 형성된 제1 도전형 실리콘 기판; 상기 기판 상부에 형성된 로코스; 상기 기판 상부에 형성된 로코스와 상기 두 웰층 상부에 형성된 로코스 사이에 제2 도전형 이온을 깊게 주입하여 형성된 깊은 제2 도전형 PNP 트랜지스터 베이스 콘택트; 상기 웰층 상부에 형성된 게이트 산화막; 상기 게이트 산화막 상부에 폴리 실리콘과 텅스텐 실리사이드층을 증착한 후 사진/식각 공정을 통해 형성된 게이트; 제1 도전형 이온을 상기 두 웰층에 각각 주입하여 동시에 형성된 제1 도전형 PMOS LDD 구조 및 제1 도전형 횡형 PNP 트랜지스터 LDC 구조; 상기 게이트 산화막 위에 제2 산화막을 증착하고 상기 산화막층을 이방성 건식식각하여 상기 게이트 좌우에 스페이서 월을 형성한 후 이 스페이서 월에 제1 도전형 이온을 주입하여 형성된 PMOS 소스/드레인 및 횡형 PNP 트랜지스터 에미터/콜렉터를 포함하는 바이씨모스.
  24. 제23항에 있어서, 상기 제1 도전형은 P형이고 제2 도전형은 N형인 바이씨모스.
  25. 제23항에 있어서, 상기 제1 도전형은 N형이고 제2 도전형은 P형인 바이씨모스.
  26. 제24항 또는 제25항에 있어서, 상기 N형은 As, P 또는 Sb로 이루어진 그룹에서 선택되는 바이씨모스.
  27. 제24항 또는 제25항에 있어서, 상기 P형은 B, BF2로 이루어진 그룹에서 선택되는 바이씨모스.
  28. 제23항에 있어서, 상기 매몰층은 상기 제2 도전형을 5E14~5E16atoms/㎤ 농도로, 50~150KeV 에너지를 사용하여 주입해서 형성하는 바이씨모스.
  29. 제23항에 있어서, 상기 웰층은 상기 제2 도전형을 5E11~5E13atoms/㎤ 농도로, 50~2000KeV 에너지를 사용하여 주입해서 형성하는 바이씨모스.
  30. 제23항에 있어서, 상기 로코스를 4000~6000Å의 두께로 형성하는 바이씨모스.
  31. 제23항에 있어서, 상기 깊은 제2 도전형 횡형 PNP 트랜지스터 베이스 콘택트는 제2 도전형을 1E15~1E16atoms/㎤ 농도로, 50~150KeV 에너지를 사용하여 이온주입해서 형성하는 바이씨모스.
  32. 제29항 또는 제31항에 있어서, 상기 제2 도전형은 As, P로 이루어진 그룹에서 선택되는 N형인 바이씨모스.
  33. 제23항에 있어서, 상기 게이트 산화막층을 50~300Å의 두께로 형성하는 바이씨모스.
  34. 제23항에 있어서, 상기 게이트는 하부에 N형, P형으로 이루어진 그룹에서 선택되는 이온을 고농도로 도핑한 폴리 실리콘층과, 상부에 텡스텐 실리사이드층으로 구성되는 바이씨모스.
  35. 제34항에 있어서, 상기 폴리 실리콘층에 도핑된 N형 또는 P형의 농도는 1E15~1E16atoms/㎤이고, 사용한 에너지는 50~100KeV인 바이씨모스.
  36. 제34항에 있어서, 상기 게이트를 구성하는 폴리 실리콘층은 1000~3000Å 두께를 가지며, 상기 텡스텐 실리사이드층은 1000~3000Å 두께를 갖는 바이씨모스.
  37. 제34항에 있어서, 상기 게이트를 구성하는 폴리 실리콘층의 N형은 As, P로 이루어진 그룹에서 선택되는 액셉터 이온이고, P형은 B, BF2로 이루어진 그룹에서 선택되는 도우너 이온인 바이씨모스.
  38. 제34항에 있어서, 상기 PMOS LDD 구조 및 제1 도전형 횡형 PNP 트랜지스터 LDC는 제1 도전형을 1E12~1E15atoms/㎤ 농도로, 20~80KeV 에너지를 사용하여 이온주입해서 형성되는 바이씨모스.
  39. 제38항에 있어서, 상기 제1 도전형은 B, BF2로 이루어진 그룹에서 선택되는 P형인 바이씨모스.
  40. 제23항에 있어서, 상기 산화막의 두께는 1000~4000Å인 바이씨모스.
  41. 제23항에 있어서, 상기 스페이서 월은 CF4, CHF3가스를 사용하여 800mtorr의 압력과, 300W의 에너지를 사용하여 상기 산화막을 이방성 건식식각을 하여 형성되는 바이씨모스.
  42. 제23항에 있어서, 상기 PMOS 소스/드레인 및 횡형 PNP 트랜지스터는 제1 도전형을 5E14~5E16atoms/㎤ 농도로, 20~100KeV 에너지를 사용하여 이온주입해서 형성되는 바이씨모스.
  43. 제42항에 있어서, 상기 이온 주입공정의 방법은 게이트층 셀프 얼라인 이온주입공정을 이용하는 바이씨모스.
  44. 제23항에 있어서, 상기 횡형 PNP 에미터와 상기 횡형 PNP의 게이트를 공통 접전시킨 바이씨모스.
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