KR970024137A - 바이씨모스 및 그의 제조방법 - Google Patents

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Abstract

실리콘 기판에 N+형 이온이 도핑된 매몰층과 P형 이온이 도핑된 N-웰층을 형성하고, 상기 실리콘 기판위에 로코스를 형성하고, 상기 기판 상부에 형성된 로코스와 상기 기판 상부에 형성된 로코스와 상기 웰층 상부에 형성된 로코스 사이에 N 이온을 주입하여 깊은 N+횡형 PNP 트랜지스터 베이스 콘택트를 형성한 후, 상기 웰층 상부에 게이트 산화막을 형성한 후 폴리 실리콘과 텅스텐 실리사이드층을 증착한 후 사진/식각 공정을 통해 게이트를 형성시킨다. 이어서, 상기 게이트 형성 후 P형 이온주입을 실시하여 P-PMOS LDD 구조 및 횡형 PNP 트랜지스터 LDC 구조를 동시에 형성시키고, 상기 게이트 산화막 위에 산화막을 증착하고 상기 산화막층을 이방성 건식 식각하여 스페이서 월을 형성한 후 P+이온 주입을 실시하여 PMOS 소스/드레인 형성 및 횡형 PNP 트랜지스터 에미터/콜렉터 구조를 형성하여 바이씨모스(BiCMOS)를 제조하는 방법은 PMOS의 LDD 구조를 통해 전류 구동 능력을 향상시키고 핫 케리어 효과를 감소시키며 펀치 쓰루를 개선시킬 수 있다. 또한, 횡형 PNP 트랜지스터의 LDC 구조를 통해 전류 구동 능력 개선과 핫 케리어 효과에 의한 신뢰도 개선 및 BVceo 개선을 시킬 수 있다. 횡형 PNP 트랜지스터의 에미터-콜렉터 접합을 얕게 형성시키므로서 BVceo 및 BVcbo, BVebo, BVdss 개선도 동시에 꾀할 수 있다.

Description

바이씨모스 및 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 바이씨모스(BiCMOS)를 개략적으로 나타낸 단면도.
제2도는 종래의 바이씨모스(BiCMOS)를 개략적으로 나타낸 단면도.
제3도의 (가)∼(라)는 본 발명의 바이씨모스(BiCMOS)를 제조하는 공정을 개략적으로 나타낸 공정도.

Claims (44)

  1. 제 1도전형 실리콘 기판 두 부분에 각각 제2 도전형 이온이 도핑된 제1, 제2 매몰층과 제2 도전형 이온이 도핑된 제2 도전형 제1, 제2 웰층을 차례로 형성하고, 상기 실리콘 기판위에 제1 산화막과 제1 질화막, 포토레지스트를 차례로 증착한 후, 사진 공정으로 패터닝하고 확산시키고 상기 질화막을 제거하여 로코스를 형성하는 제1 단계; 상기 기판 상부에 형성된 로코스와 상기 제 1웰층의 상부에 형성된 로코스 사이에 제 2 도전형 이온을 깊게 주입하여 깊은 제 2도전형 횡형 PNP 트랜지스터 베이스 콘택트를 형성하는 제2단계; 상기 제1, 제2 웰층 상부에 게이트 산화막을 각각 형성한 후, 이 게이트 산화막 위에 폴리 실리콘과 텅스텐 실리사이드층을 증착하고, 사진/식각 공정을 통해 게이트를 형성시키는 제3 단계; 상기 게이트 형성 후 제1 도전형 이온을 상기 제1, 제2 웰층에 강각 주입하여 제1 도전형 PMOS LDD 구조 및 제1 도전형 횡형 PMP 트랜지스터 LDC 구조를 동시에 형성시키는 제4 단계; 상기 게이트 산화막 위에 제2 산화막을 증착하고 상기 산화막층을 이방성 건식 식각하여 상기 게이트 좌우에 스페이서 월을 형성한 후 이 스페이서월에 제1 도전형 이온을 주입하여 PMOS 소스/드레인 형성 및 횡형 PNP 트랜지스터 에미터/콜렉터 구조를 형성하는 제5 단계; 를 포함하는 바이씨모스(BiCMOS) 제조방법.
  2. 제1항에 있어서, 상기 제1 도전형은 P형이고 제2 도전형은 N형인 제조방법.
  3. 제1항에 있어서, 상기 제1 도전형은 N형이고 제2 도전형은 P형인 제조방법.
  4. 제2항 또는 제3항에 있어서, 상기 N형은 As, P 또는 Sb로 이루어진 그룹에서 선택되는 제조방법.
  5. 제2항 또는 제3항에 있어서, 상기 P형은 B, BF2로 이루어진 그룹에서 선택되는 제조방법.
  6. 제1항에 있어서, 상기 매몰층은 상기 제2 도전형을 5E14∼5E16 atoms/㎠ 농도로, 50∼150KeV 에너지를 사용하여 주입해서 형성하는 제조방법.
  7. 제1항에 있어서, 상기 웰층은 상기 제2 도전형을 5E11-5E13 atoms/㎠ 농도로, 50∼200KeV 에너지를 사용하여 주입해서 형성하는 제조방법.
  8. 제1항에 있어서, 상기 로코스를 4000∼6000Å의 두께로 형성하는 제조방법.
  9. 제1항에 있어서, 상기 깊은 제2 도전형 횡형 PNP 트랜지스터 베이스 콘택트는 제2 도전형을 1E15∼1E16 atoms/㎠ 농도로, 50∼150KeV 에너지를 사용하여 이온주입해서 형성하는 제조방법.
  10. 제7항 또는 제9항에 있어서, 상기 제2 도전형은 As, P로 이루어진 그룹에서 선택되는 제조방법.
  11. 제1항에 있어서, 상기 게이트 산화막층을 50∼300Å의 두께로 형성하는 제조방법.
  12. 제1항에 있어서, 상기 게이트는 하부에 N형, P형으로 이루어진 그룹에서 선택되는 이온을 고농도로 도핑한 폴리 실리콘층과, 상부에 텅스텐 실리사이드층으로 구성되는 제조방법.
  13. 제12항에 있어서, 상기 폴리 실리콘층에 도핑된 N형 또는 P형의 농도는 1E15∼1E16 atoms/㎠ 사용한 에너지는 50∼100KeV인 제조방법.
  14. 제12항에 있어서, 상기 게이트를 구성하는 폴리 실리콘층은 1000∼3000Å의 두께를 가지며, 상기 텅스텐 실리사이드층은 1000∼3000Å 두께를 갖는 제조방법.
  15. 제12항에 있어서, 상기 게이트를 구성하는 폴리 실리콘층의 N형은 As, P 로 이루어진 그룹에서 선택되는 액셉터 이온이고, P형은 B, BF2로 이루어진 그룹에서 선택되는 도우너 이온인 제조방법.
  16. 제1항에 있어서, 상기 제4 단계에서의 제1 도전형 주입층은 제1 도전형을 1E12∼1E15 atoms/㎠ 이고, 농도로, 20∼80KeV 에너지를 사용하여 이온주입해서 형성하는 제조방법.
  17. 제16항에 있어서, 상기 제1 도전형은 B, BF2로 이루어진 그풉에서 선택되는 P형인 제조방법.
  18. 제1항에 있어서, 상기 산화막의 두께는 1000∼4000Å인 제조방법.
  19. 제1항에 있어서, 상기 스페이서 월은 CF4, CHF3가스, 800 mtorr의 압력과, 300 W의 에너지를 사용하여 상기 산화막을 이방성 건식 식각을 하여 형성되는 제조방법.
  20. 제1항에 있어서, 상기 제5 단계에서의 제1 도전형 이온주입공정은 제1 도전형을 5E14∼5E16 atoms/㎠ 농도로, 20∼100KeV 에너지를 사용하여 수행하는 제조방법.
  21. 제20항에 있어서, 상기 이온 주입공정의 방법은 케이트층 셀프 얼라인 이온주입공정을 이용하는 제조방법.
  22. 제1항에 있어서, 상기 횡형 PNP 에미터 콘택트와 상기 횡형 PNP의 게이트를 공통 접전시키는 제조방법.
  23. 제2 도전형 이온이 도핑된 매몰층과 제2 도전형 이온이 도핑된 제2 도전형 웰층이 두 부분에 각각 차례로 형성된 제1 도전형 실리콘 기판; 상기 기판 상부에 형성된 로코스; 상기 기판 상부에 형성된 로코스와 상기 두 웰층 상부에 형성된 로코스 사이에 제2 도전형 이온을 깊게 주입하여 형성된 깊은 제2 도전형 횡형 PNP 트랜지스터 베이스 콘택트; 상기 웰층 상부에 형성된 게이트 산화막; 상기 게이트 산화막 상부에 폴리 실리콘과 텅스텐 실리사이드층을 증착한후 사진/식각 공정을 통해 형성된 게이트; 제1 도전형 이온을 상기 두 웰층에 각각 주입하여 동시에 형성된 제1 도전형 PMOS LDD 구조 및 제1 도전형 횡형 PNP 트랜지스터 LDC 구조; 상기 게이트 산화막 위에 제2 산화막을 증착하고 상기 산화막층을 이방성 건식식각하여 상기 게이트 좌우에 스페이서 월을 형성한 후 이 스페이서 월에 제1 도전형 이온을 주입하여 형성된 PMOS 소스/드레인 및 횡형 PNP 트랜지스터 에미터/콜렉터를 포함하는 바이씨모스.
  24. 제23항에 있어서, 상기 제1 도전형은 P형이고 제2 도전형은 N형인 바이씨모스.
  25. 제23항에 있어서, 상기 제1 도전형은 N형이고 제2 도전형은 P형인 바이씨모스.
  26. 제24항 또는 제25항에 있어서, 상기 N형은 As, P 또는 Sb로 이루어진 그룹에서 선택되는 바이씨모스.
  27. 제24항 또는 제25항에 있어서, 상기 P형은 B, BF2로 이루어진 그룹에서 선택되는 바이씨모스.
  28. 제23항에 있어서, 상기 매몰층은 상기 제2 도전형을 5E14∼5E16 atoms/㎠ 농도로, 50∼150KeV 에너지를 사용하여 주입해서 형성하는 바이씨모스.
  29. 제23항에 있어서, 상기 웰층은 상기 제2 도전형을 5E11-5E13 atoms/㎠ 농도로, 50∼200KeV 에너지를 사용하여 주입해서 형성하는 바이씨모스.
  30. 제23항에 있어서, 상기 로코스를 4000∼6000Å의 두께로 형성하는 바이씨모스.
  31. 제23항에 있어서, 상기 깊은 제2 도전형 횡형 PNP 트랜지스터 베이스 콘택트는 제2 도전형을 1E15∼1E16 atoms/㎠ 농도로, 50∼150KeV 에너지를 사용하여 이온주입해서 형성하는 바이씨모스.
  32. 제29항 또는 제31항에 있어서, 상기 제2 도전형은 As, P로 이루어진 그룹에서 선택되는 N형인 바이씨모스.
  33. 제23항에 있어서, 상기 게이트 산화막층을 50∼300Å의 두께로 형성하는 바이씨모스.
  34. 제23항에 있어서, 상기 게이트는 하부에 N형, P형으로 이루어진 그룹에서 선택되는 이온을 고농도로 도핑한 폴리 실리콘통과, 상부에 텅스텐 실리사이드층으로 구성되는 바이씨모스.
  35. 제34항에 있어서, 상기 폴리 실리콘층에 도핑된 N형 또는 P형의 농도는 1E15∼1E16 atoms/㎠ 이고, 사용한 에너지는 50∼100KeV인 바이씨모스.
  36. 제34항에 있어서, 상기 게이트를 구성하는 폴리 실리콘층은 1000∼3000Å의 두께를 가지며, 상기 텅스텐 실리사이드층은 1000∼3000Å 두께를 갖는 바이씨모스.
  37. 제34항에 있어서, 상기 게이트를 구성하는 폴리 실리콘층의 N형은 As, P 로 이루어진 그룹에서 선택되는 액셉터 이온이고, P형은 B, BF2로 이루어진 그룹에서 선택되는 도우너 이온인 바이씨모스.
  38. 제34항에 있어서, 상기 PMOS LDD 구조 및 제1도전형 횡형 PNP 트랜지스터 LDC는 제1 도전형을 1E12∼1E15 atoms/㎠ 농도로, 20∼80KeV 에너지를 사용하여 이온주입해서 형성하는 바이씨모스.
  39. 제38항에 있어서, 상기 제1 도전형은 B, BF2로 이루어진 그룹에서 선택되는 P형인 바이씨모스.
  40. 제23항에 있어서, 상기 산화막의 두께는 1000∼4000Å인 바이씨모스.
  41. 제23항에 있어서, 상기 스페이서 월은 CF4, CHF3가스를 사용하여 800 mtorr의 압력과, 300 W의 에너지를 사용하여 상기 산화막을 이방성 건식 식각을 하여 형성되는 바이씨모스.
  42. 제23항에 있어서, 상기 PMOS 소스/드레인 및 횡형 PNP 트랜지스터는 제1 도전형을 5E14∼5E16 atoms/㎠ 농도로, 20∼100KeV 에너지를 사용하여 이온주입해서 형성되는 바이씨모스.
  43. 제42항에 있어서, 상기 이온 주입공정의 방법은 케이트층 셀프 얼라인 이온주입공정을 이용하는 바이씨모스.
  44. 제23항에 있어서, 상기 횡형 PNP 에미터와 상기 횡형 PNP의 게이트를 공통 접전시킨 바이씨모스.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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* Cited by examiner, † Cited by third party
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KR100767649B1 (ko) * 1998-10-16 2007-10-17 바이오겐 아이덱 엠에이 인코포레이티드 인터페론-베타 융합 단백질 및 용도

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