KR100218537B1 - 트렌치 확산 모스 트랜지스터의 구조 및 제조 공정 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000009792 diffusion process Methods 0.000 claims abstract description 31
- 239000012535 impurity Substances 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 claims abstract description 29
- 230000003647 oxidation Effects 0.000 claims abstract description 16
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 13
- 229920005591 polysilicon Polymers 0.000 claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 150000004767 nitrides Chemical class 0.000 claims description 13
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 16
- 229910052710 silicon Inorganic materials 0.000 abstract description 16
- 239000010703 silicon Substances 0.000 abstract description 16
- 238000002955 isolation Methods 0.000 abstract description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 15
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- YBGJZYCWGNYUMA-UHFFFAOYSA-M [Cl-].[P+]=O Chemical compound [Cl-].[P+]=O YBGJZYCWGNYUMA-UHFFFAOYSA-M 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007614 solvation Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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Abstract
이 발명은 반도체 제조 공정에서 트렌치 확산 모스 트랜지스터의 누설 전류를 감소시킬 수 있는 자기정렬에 의한 트렌치 확산 모스 트랜지스터의 구조 및 제조 공정에 관한 것이다.
이 발명의 구성은 N형 실리콘 기판 위에 얇은 열산화막을 성장시킨 후에 고농도 P형 불순물을 확산시켜 형성한 고농도 P형 벌크층과, 얇은 열산화막을 침투하여 N형 실리콘 기판의 일정 두께까지 트렌치 식각하고, 측벽 산화에 의해 게이트 산화막을 성장시킨 후에 폴리실리콘을 매립한 게이트 폴리와, 고농도 P형 벌크층과 게이트 폴리 상부에 국부 산화막을 성장시키고, 저농도 P형 불순물을 확산시켜 형성한 P형 벌크층과, P형 벌크층의 상부에 N형 불순물을 주입하여 형성한 고농도 N형 소스층으로 이루어진다.
이 발명의 효과는, 게이트 산화시의 격리에 의한 채널 부분 농도 저하를 방지하고, 누설 전류를 감소시켜서 트랜지스터 특성을 형성시키고, 고농도 N형 소스층 형성을 자기 정렬 공정에 의해 진행하여 마스크 수를 줄이고, 공정 단순화 및 제조 원가를 절감할 수 있다.
Description
제1도는 종래 기술에 의한 트렌치 확산 모스 트랜지스터 단위 셀의 수직 구조도이고,
제2도는 이 발명의 실시예에 따른 자기정렬에 의한 트렌치 확산 모스 트랜지스터 단위 셀의 수직 구조도이고,
제3a도 내지 3f도는 이 발명의 실시예에 따른 자기정렬에 의한 트렌치 확산 모스 트랜지스터의 제조 공정을 도시하고 있다.
* 도면의 주요부분에 대한 부호의 설명
1 : N 형 실리콘 기판 2 : 고농도 P형 벌크층(P+-type Bulk)
3 : 게이트 폴리(Gate poly) 4 : p형 벌크층(P-쇼 Bulk)
5 : 고농도 N형 소스층 6 : 얇은 열산화막(Thermal Thin Oxide )
7 : 질화실리콘막(Nitride) 8 : 감광막(Photoresist)
9 : 저온 산화막(LTO) 10 : 국부 산화막(LOCOS)
이 발명은 트렌치 확산 모스 트랜지스터의 구조 및 제조 공정에 관한 것으로서, 특히 반도체 제조 공정에서 트렌치 확산 모스 트랜지스터의 누설 전류를 감소시킬 수 있는 자기정렬에 의한 트렌치 확산 모스 트렌지스터의 구조 및 제조 공정에 관한 것이다.
이하, 첨부된 도면을 참조로 하여 종래의 트렌치 확산 모스 트랜지스터에 대하여 설명하기로 한다.
제1도는 종래 기술에 의한 트렌치 확산 모스 트랜지스터 단위 셀의 수직 구조도이다.
제1도를 참고로 하여, 종래 기술에 의한 트렌치 확산 모스 트랜지스터 단위 셀(Unit Cell)의 구성은, 일정한 두께로 에피택셜(Epitaxial)성장시킨 N형 실리콘 기판(1) 위에 저농도 P형 불순물을 확산시켜 형성한 P형 벌크층(P-type Bulk Layer)(4)과, 상기의 N형 실리콘 기판(1) 위에 고농도 P형 불순물을 상기의 P형 벌크층(4)보다 깊게 확산시켜 형성한 고농도 p형 벌크층(p+-type bulk layer) (2)과, 상기의 P형 벌크층(4)의 상부에 N형 불순물을 주입하여 형성한 고농도 N형 소스층(N+-Type source layer) (5)과, 상기의 고농도 N형 소스층(5), P형 벌크층(4)을 침투하여 N형 실리콘기판(1)의 상부까지 트렌치 식각하고, 산화막을 성장시킨 후에 폴리실리콘(Polysilicon)을 매립하여 형성한 게이트 폴리(3)와, 상기의 고농도 P형 벌크층(2), 고농도 N형 소스층(5) 상부에 형성되어 있고 상기의 트렌치 식각부를 측벽 산화시켜 형성한 게이트 산화막과 연결된 얇은 열산화막(6)으로 이루어져 있다.
상기의 구성에 의한 종래의 트렌치 확산 모스 트랜지스터의 작용은 다음과 같다.
일반적으로 N채널 확산 모스 트랜지스터(Diffused Metal Oxide Semiconductor : 이하 DMOS)는 높은 전이 전도도와 높은 입력 임피던스(Impedance)를 갖기 때문에 NPN 바이폴라 소자와 함께 제조되고 있다.
즉, DMOS는 붕소(B) 이론 주입을 한 번만 실시하여 상기의 NPN 바이폴라트렌지스터의 베이스와 DMOS의 채널을 동시에 만들어 줄 수 있고 비소(As)를 주입하여 DMOS의 소스를 만든다.
이렇게 만들어진 DMOS는 유효 채널 길이가 짧기 때문에 보통의 DMOS보다 이득이 높고, 또한 N형 이온인 붕소의 주입에 의해 정확한 문턱 전압(Threshold Voltage)의 조절이 가능하게 된다. 또한 저항을 만들어 줄 경우 붕소 이온 주입에 의해 저항 크기가 쉽게 조절되는 P영역을 함께 제공할 수 있다.
또한 트렌치(Trench)공정 기술은 바이폴라 트랜지스터를 서로 분리하거나 모스 트랜지스터의 아이솔레이션을 개선하기 위한 기술로서, 두 개의 튜브(Tube)사이에 트렌치를 형성하게 되며, 반도체 소자의 고집적화를 가능하게 한다. 여기에서 트렌치 아이솔레이션은 실리콘 기판에 좁고 깊은 홈을 식각하여, 홈 안에 산화막을 성장시킨 후에 폴리실리콘을 매빙하여 형성된다. 즉, 트렌치가 형성된 이후에 절연층을 형성하기 위해 측벽 산화막을 성장시키며, 이때 트렌치는 폴리실리콘이 제거되지 않도록 증착과 에칭백(Etching Back) 공정을 실시한 후에 폴리실리콘을 채운다. 또한 트렌치를 덮기 위해 다시 산화막(Oxide)을 성장시키며, 이때 질화실리콘막을 제거한다. 이후의 공정은 일반적인 CMOS 공정에 의해 콘택 및 금속층을 제조한다.
상기한 트렌치 구조는 에피택셜층을 통해 침투할 수 있도록 깊게 만들어서 바이폴라 또는 모스 트랜지스터를 분리시키게 된다.
상기한 트렌치 공정으로 제조되는 DMOS인 트렌치 확산 모스 트랜지스터(Trench Diffused Metal Oxide Semiconductor : 이하 TDMOS)에 있어서, 제1도는 종래 기술에 이한 트렌치 확산 모스 트랜지스터의 단위 셀의 수직 구조이고 세부 제조 공정은 다음과 같다.
먼저, 웨이터에 6000Å으로 초기 산화막을 형성하고 링 감광막(Ring Photo)을 올려놓은 후에 상기의 초기 산화막을 식각하며, 다음에 상기의 링 감광막을 제거하고, 400Å의 얇은 열산화막(6)을 형성한 후에 저농도 P형 이온을 주입하게 된다.
다음 공정으로 고농도 P형 감광막을 덮고, 고농도 P형 이온을 주입한 후에는 상기의 고농도 P형 감광막을 제거하고, 저농도 P형 및 고농도 P형 이온을 확산시킨다. 즉, 일정한 두께로 에피택셜 성장시킨 N형 실리콘 기판(1) 위에 저농도 P형 불순물을 확산시켜 P형 벌크층(4)을 형성하고, 상기의 N형 실리콘 기판(1) 위에 고농도 P형 불순물을 상기의 P형 벌크층 보다 깊게 확산시켜 고농도 P형 벌크층(2)을 형성한다.
다음 공정으로 고농도, N형 감광막을 덮고, 고농도 N형 불순물을 주입한 후에는 상기의 고농도 N형 감광막을 제거하고, 고농도 N형 불순물을 확산하게 된다. 즉, 상기의 P형 벌크층(4)의 상부에 N형 불순물을 주입하여 고농도 N형 소스층(5)을 형성한다.
다음 공정으로, 1000Å의 질화실리콘막을 증착시킨 후에 5000Å의 저온 산화막을 증착시키고, 상기의 저온 산화막 위에 트렌치 감광막을 올려놓고 트렌치 마스크를 식각하며, 상기의 트렌치 감광막을 제거한 후에 트렌치 식각을 하게 된다.
다음 공정으로, 상기의 저온 산화막을 제거하고, 3500Å의 희생산화(Sacrificial Oxidation)를 한 후에 산화막을 식각하며, 1000Å의 게이트 산화막을 형성한 후에 폴리실리콘을 매립한다.
다음 공정으로, 산화염화인(POCl3)을 증착시켜 깊은 식각을 하고, 상기의 산화염화인을 확산시킨 후에, 폴리싱 평탄화 공정을 거친다. 다음에 상기의 질화실리콘막을 제거하고서 1000Å의 얇은 산화막을 형성한다. 그리고, 2000Å의 저온 산화막을 형성한 후에 7000Å의 BPSG(Borophospgosilicate glass)를 증착하여 리플로우 (Refow) 시킨다.
결국 상기의 고농도 N형 소소층(5), P형 벌크층(4), N형 실리콘 기판(1)의 상부까지 트렌치 식각한 후에, 폴리실리콘 (Polysilicon)을 매립하여 게이트 폴리(3)을 형성하고 상기의 고농도 P형 벌크층(2) 및 고농도 N형 소스층(5) 상부에 형성된 얇은 열산화막(6)과 상기의 트렌치 식각부를 측벽 산화시켜 형성한 게이트 산화막이 연결된게 된다.
상기의 게이트 폴리(3)을 형성한 이후에는 일반적인 CMOS 공정을 따르게 된다. 먼저 콘택감광막을 올려놓고 상기의 콘택을 식각하며, 다시 상기의 콘택감광막을 제거한 다음에 3000Å의 메탈을 증착시키고 다음에 메탈 감광막을 올려 놓고 메탈 습식 식각과 메탈 건식 식각 공정을 실시한다. 그리고 상기의 메탈 감광막을 제거한 상태에서 합금(Alloy)공정을 실시함으로써 트렌치 확산 모스 트랜지스터를 제조하게 된다.
그러나 상기한 종래의 트렌치 확산 모스 트렌지스터는 P형 벌크층 및 고농도 N형, 소스층을 이온 주입 확산(Dirve-In)시켜서 형성한 후에 게이트 폴리를 채울 경우, 게이트 산화막을 형성할 때 표면 벌크인 채널이 형성되는 부분의 p농도가 격리 (Sogregation) 현상에 의해 농도가 낮아지고, 누설 전류(Leakage Current)의 원인이 되는 문제점이 있다.
그러므로 이 발명의 목적은 상기한 문제점을 해결하기 위한 것으로 트렌치 구조를 식각하고 게이트 산화막을 형성한 이후에 P형 벌크층 및 고농도 N형 소스층을 형성시킴으로써 격리에 의한 채널 부분의 농도 저하를 방지하여 누설전류를 감소시키고, 또한 고농도 N형 소스층을 형성할 때 자기정렬 공정에 의해 진행시켜 마스크 수를 줄이며, 공정 단순화 및 제조 원가를 절감시킬 수 있는 자기정렬에 의한 트렌치 확산 모스 트랜지스터의 구조 및 제조 공정을 제공하기 위한 것이다.
상기의 목적을 달성하기 위한 수단으로서, 이 발명의 구성은, 제1도전형의 반도체 기판, 상기 기판 위에 형성되어 있는 제2도전형의 제1벌크층, 상기 제2도 벌크층의 바깥에 형성되어 있으며, 상기 제1벌크층보다 고농도로 도핑되어 있는 제2도전형의 제2벌크층, 상기 제1벌크층의 상부에 형성되어 있는 제1도전형의 소스층, 상기 소스층 및 상기 제1벌크층을 관통하여 상기 기판에 형성된 트랜치의 벽면에 형성되어 있는 산화막, 상기 산화막으로 덮여 있는 트렌치의 내부에 매립되어 있는 게이트 폴리, 상기 소스층 위에 형성되어 있는 제1산화막, 그리고 상기 게이트 폴리 및 상기 제2벌크층 위에 형성되어 있으며 상기 제1 산화막보다 두꺼운 제2산화막을 포함한다.
또한 상기의 목적을 달성하기 위한 수단으로서, 이 발명의 또 다른 구성은, 제1도전형의 반도체 기판 위에 제1산화막 및 질화막을 형성하는 단계, 상기 질화막을 패터닝하는 단계, 상기 질화막을 마스크로 하여 상기 기판에 제2도전형의 불순물을 이온 주입하여 제1벌크층을 형성하는 단계, 상기 기판에 상기 질화막 및 상기 제1산화막을 관통하는 트렌치를 형성하는 단계, 상기 트렌치의 벽면을 산화하는 단계, 상기 트렌치에 폴리실리콘층을 매립하여 게이트 폴리를 형성하는 단계, 국부 산화 공정을 실시하여 상기 질화막으로 덮이지 않은 상기 게이트 폴리 및 상기 제1벌크층의 상부에 상기 제1산화막보다 두꺼운 제2산화막을 형성하는 단계, 상기 질화막을 제거하는 단계, 상기 제2산화막을 마스크로 하여 제2도전형의 불순물을 주입하고 확산하여 상기 제1벌크층보다 저농도를 가지는 제2벌크층을 형성하는 단계, 그리고 상기 제2산화막을 마스크로 하여 제1도전형의 불순물을 주입하고 확산하여 상기 제1벌크층 위에 소스층을 형성하는 단계를 포함한다.
상기의 구성에 의한 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부한 도면을 참조로 설명하면 다음과 같다.
제2도는 이 발명의 실시예에 따른 자기정렬에 의한 트렌치 확산 모스 트랜지스터의 단위 셀의 구조도이고, 제3a도 내지 3f도는 이 발명의 실시예에 따른 자기정렬에 의한 트렌치 확산모스 트랜지스터의 제조 공정을 도시하고 있다.
첨부한 제2도에 도시되어 있듯이 이 발명의 실시예에 따른 자기정렬에 의한 트렌치 확산 모스 트랜지스터의 구성은, N형, 실리콘 기판(1) 위에 얇은 열산화막(6)을 성장시킨 후에 고농도 P형 불순물을 확산시켜 형성한 고농도 P형 벌크층(2)과, 상기의 얇은 열산화막(6)을 침투하여, 상기의 N형 실리콘 기판(1)의 일정 두께까지 트렌치 식각하고 , 다시 측벽 산화시켜 게이트 산화막을 성장시킨 후에 폴리실리콘을 매립하며, 산화염화인을 증착하여 확산 게이트 폴리를 형성하고 , 폴리성 공정을 진행하여 평탄화시켜 형성하는 게이트 폴리(3)와, 상기의 고농도 P형 벌크층과 게이트 폴리 상부에 국부 산화막(LOCOS) (10)을 성장시킨 후에, 저농도 P형 불순물을 확산시켜 형성한 P형 벌크층(4)과, 상기의 P형 벌크층(4)의 상부에 N형 불순물을 주입하여 형성한 고농도 N형 소스층(5)으로 이루어 진다.
또한 첨부한 제3a도 내지 3f도에 도시되어 있듯이 이 발명의 실시예에 따른 자기정렬에 의한 트렌치 확산 모스 트렌지스터의 제조 공정은, 제3a도에서 보는 바와 같이 고농도 N형 실리콘 기판(1) 위로 얇은 열산화막(6)을 성장시키고, 질화실리콘막(7)을 증착시킨 후에, 상기의 질화실리콘막(7)위에 사진 공정을 통하여 감광막(Photoresist)(8)을 형성하고 감광막(8)을 마스크로 하여 상기의 질화실리콘막(7)의 일부를 식각하며, 고농도의 p형 불순물을 주입하여 고농도 P형 벌크층(2)을 형성한다.
감광막(8)을 제거한 후, 제3b도 및 제3c도에서 보는 바와 같이 , 기판(1)전면에 저온 산화막(LTO)(9)을 증착시킨 후에 고농도 P형 벌크층(2) 사이의 저온 산화막(9)에 개구부를 형성하고 개구부를 가지는 저온 산화막(9)을 식각 마스크로 이용하여 기판(1) 및 질화실리콘막(7)을 식각하여 고농도 벌크층(2) 사이에 트렌치를 형성한다. 이어, 트렌치의 측벽에도 열산화막(6)을 성장시켜 트렌치의 측벽에 모스 트랜지스터의 게이트 산화막을 형성한 후 저온 산화막(9)를 제거한다.
다음 제3d도에서 보는 바와 같이 성가의 트렌치 영역에 폴리실리콘을 채우고, 산화염화인(POCL3)을 증착 및 확산시켜 게이트 폴리(3)을 형성하고 폴리싱 공정에 의해 평탄화 작업을 진행한다. 이때, 질화실리콘막(7)은 제거하지 않는다.
이어, 제3e도에서 보는 바와 같이 국부 산화막(10)을 성장시켜 게이트 폴리(3)를 격리시키는 동시에 고농도 N형 이온 주입이 가능하도록 상기의 국부 산화막(10)을 성장시킨다. 즉 국부 산화막(10)을 성장시키면 도면에서 보는 바와 같이 질화실리콘막(7)으로 가리지 않는 부분(게이트 폴리(3) 및 고농도 벌크층(2)에 상부에는 열산화막(6)이 두껍게 형성된다. 이때, 게이트 폴리(3)는 두꺼운 국부 산화막(10)에 의해 격리되며, 얇은 부분(6)과 두꺼운 부분(10)으로 이루어진 열산화막(6,10)은 이후의 공정에서 이온 주입 마스크로 사용할 수 있다.
상기의 질화실리콘막(7)을 제거하고, P형 불순물을 이온 주입하고 이를 확산시켜 P형 벌크층(4)을 형성하고 다시 상기의 P형 벌크층(4)위에 N형 불순물을 이온 주입하여 N형 소스층(5)을 형성하며 이때 고농도 P형 벌트층(2)도 같이 확산되어 깊이가 깊어진다. 여기서, P형, 벌크층(4)은 모스 트랜지스터의 채널이 형성되는 영역이다.
상기의 구성에 의한 이 발명의 실시예에 따른 자기정렬에 의한 트렌치 확산 모스 트랜지스터의 구조 및 제조 공정의 작용은 다음과 같다.
제2도는 자기정렬에 의한 트렌치 확산 모스 트랜지스터의 단위 셀의 구조도로서, N형 실리콘 기판(1)위에 고농도 P형 불순물로 도핑된 고농도 P형 벌크층(2)이 형성되어 있다. 상기의 고농도 P형 벌크층(2) 사이에는 트렌치가 형성되어 있으며 상기의 트렌치의 벽면에는 게이트 절연막인 산화막이 형성되어 있으며 상기의 트렌치 내부에는 N형으로 도핑된 게이트 폴리(3)가 형성되어 있다.
국부 산화막(10)은 상기의 게이트 폴리(3) 및 고농도 P형 벌트층(2) 상부에만 열산화막(6)보다 두껍게 형성되어 있으며 열산화막(6)은 P형 벌크층(4)과 고농도 N형 소스층(5) 상부에만 형성되어 있다.
이러한 구조의 제조 공정에서 상기의 국부 산화막(10)은 고농도 P형 벌크층(2)을 형성하기 위한 사용하던 이온 주입 마스크로 가리지 않는 부분인 게이트 폴리(3)와 고농도 P형 벌크층(2) 위에서만 두껍게 성장된다. 아울러 P형 벌크층(4), 고농도 N형 소스층(5)은 국부 산화막(10)을 마스크로 하는 이온 주입을 통하여 형성하므로 고농도 P형 벌크층(2)과 P형 벌크층(4) 및 고농도 N형 소스층(5)은 자기 정렬(Self Alignment)로 형성된다. 이에 대하여 상세하게 설명하기로 한다.
제3a도 내지 3f도는 자기정렬에 의한 트렌치 확산 모스 트랜지스터의 제조 공정을 도시 하고 있다.
제3a도를 참고로 하여, 고농도 N형 실리콘 기판(1) 위로 얇은 열산화막(6)을 성장시키고, 질화실리콘막(7)을 증착시킨 후에, 상기의 질화실리콘막(7)위애 감광막(8)을 올려놓고 상기의 질화실리콘막(7)의 일부를 식각하며, 고농도의 P형 불순물을 주입하여 고농도 P형 벌크층(2)을 형성하게 된다.
제3b도를 참고로 하여, 기판 전면에 저온 산화막(LTO)(9)을 증착시킨 후에 감광막(8)과 트렌치 마스크 식각을 한 다음에 트렌치 식각을 진행하게 된다.
제3c도를 참고로 하여, 상기의 저온 산화막(9)을 제거한 후에 측벽 산화를 진행하여, 트렌치 식각 영역까지 게이트 산화막을 성장시킨다.
제3d도를 참고로 하여, 상기의 트렌치 식각 영역에 폴리실리콘을 채우고, 산화염화인을 증착 및 확산시켜 게이트 폴리를 형성하고 폴리싱 공정에 의해 평탄화 작업을 진행하게 된다.
제3e도를 참고로 하여, 국부산화법(Local oxidation of silicon : LOCOS)에 의해 국부 산화막(10)을 성장시켜 게이트 폴리(3)를 격리시키고, 고농도 N형 이온주입이 가능하도록 상기의 국부 산화막(10)을 성장시키게 된다.
제3f도를 참고로 하여, 상기의 질화 실리콘막(7)을 제거하고, P형 불순물을 이온 주입하고 이를 확산시켜 P형 벌크층(4)을 형성하고 다시 상기의 P형 벌크층(4) 위에 N형 불순물을 이온 주입하여 N형 소스층을 형성하며, 이때 고농도 P형 벌크층(2)도 같이 확산되어 깊은 접합을 형성하게 된다.
상기의 고농도 N형 벌크층(5)을 형성한 이후에는 일반적인 COMS공정을 따르게 된다. 먼저 콘택 감광막을 올려놓고, 상기의 콘택을 식각하며, 다시 상기의 콘택 감광막을 제거한 다음에 메탈을 증착시키고, 다음에 메탈 감광막을 올려놓고 메탈 습식 식각과 메탈 건식 식각 공정도 실시한다. 그리고 상기의 메탈 감광막을 제거한 상태에서 합금 공정을 실시하게 된다.
따라서 제2도와 같은 트렌치 확산 모스 트랜지스터(TDMOS)단위 셀은 종래 기술에 의한 TDMOS 단위 셀과 다음과 같은 차이점이 있다.
첫째, P형 불순물에 의해 형성되는 P형 벌크층(4) 및 고농도 N형 소스층(5)을 트렌치 및 게이트 산화 후에 형성하게 되는데 종래의 공정에서 게이트산화시 발생하는 P형 불순물의 산화막쪽으로의 격리를 방지하고 게이트 산화막밑의 채널 부분의 불순물 농도 저하를 방지한다.
둘째, 고농도 N형 소스층(5)을 형성할 때 별도의 마스크 작업 없이 자기정렬(Self Alignment)상태에서 형성한다.
그러므로 상기와 같이 동작하는 트렌치 확산 모스 트랜지스터는 벌크층 및 고농도 N형 소스층을 침투하여 트렌치 형성 및 게이트 산화를 실시함으로써 게이트 산화시의 격리에 의한 채널 부분 농도 저하를 방지하고, 누설전류를 감소시켜서 트랜지스터 특성을 향상시키며 또한 고농도 N형 소스층 형성을 자기 정렬 공정에 의해 진행하여 마스크 수를 줄이고, 공정 단순화 및 제조 원가 절감의 효과가 있다.
Claims (7)
- 제1도전형의 반도체 기판, 상기 기판 위에 형성되어 있는 제2도전형의 제1벌크층, 상기 제2벌크층의 바깥에 상기 제1벌크층보다 고농도로 도핑되어 있으며 상기 제1벌크층보다 깊은 접합을 가지는 제2도전형의 제2벌크층, 상기 제1벌크층의 상부에 형성되어 있는 제1도전형의 소스층, 상기 소스층 및 상기 제1벌크층을 관통하여 상기 기판에 형성된 트랜체의 벽면에 형성되어 있는 산화막, 상기 산화막으로 덮여 있는 트렌치의 내부에 매립되어 있는 게이트 폴리, 상기 소스층 위에 형성되어 있는 제1산화막, 그리고 상기 게이트 폴리 및 상기 제2벌크층 위에 형성되어 있으며 상기 제1산화막보다 두꺼운 제2산화막을 포함하는 트렌치 확산 모스 트랜지스터.
- 제1항에 있어서 상기 제2벌크층은 국부 산화를 통하여 자기정렬 되는 것을 특징으로 하는 트렌치 확산 모스트랜지스터.
- 제1항에 있어서, 상기 소스층은 국부 산화를 통하여 자기정렬 되는 것을 특징으로 하는 트렌치 확산 모스트랜지서터.
- 제1도전형의 반도체 기판 위에 제1산화막 및 질화막을 형성하는 단계, 상기 질화막을 패터닝하는 단계, 상기 질화막을 마스크로 하여 상기 기판에 제2도전형의 불순물을 이온 주입하여 제1벌크층을 형성하는 단계, 상기 기판에 상기 질화막 및 상기 제1산화막을 관통하는 트렌치를 형성하는 단계, 상기 트렌치의 벽면을 산화하는 단계, 상기 트렌치에 폴리실리콘층을 매립하여 게이트 폴리를 형성하는 단계, 국부 산화 공정을 실시하여 상기 질화막으로 덮이지 않은 상기 게이트 폴리 및 상기 제1벌크층의 상부에 상기 제1산화막보다 두꺼운 제2산화막을 형성하는 단계, 상기 질화막을 제거하는 단계, 상기 제2산화막을 마스크로 하여 제2도전형의 불순물을 주입하고 확산하여 상기 제1벌크층보다 저농도를 가지는 제2벌크층을 형성하는 단계, 그리고 상기 제2산화막을 마스크로 하여 제1도전형의 불순물을 주입하고 확산하여 상기 제1벌크층 위에 소스층을 형성하는 단계를 트렌치 확산 모스 트랜지스터의 제조 공정.
- 제6항에 있어서, 상기 제1벌크층은 상기 소스층을 형성할 때 함께 확산되어 상기 제2벌크 층보다 깊은 접합을 가지는 트렌치 확산 모스 트랜지스터의 제조 공정.
- 제4항에 있어서 , 상기 제2벌크층은 국부 산화를 통하여 자기정렬 되는 것을 특징으로 하는 트렌치 확산 모스 트랜지스터의 제조 공정.
- 제4항에 있어서,상기 소스층은 국부 산화를 통하여 자기정렬 되는 것을 특징으로 하는 트렌치 확산 모스트랜지스터의 제조 공정.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960017409A KR100218537B1 (ko) | 1996-05-22 | 1996-05-22 | 트렌치 확산 모스 트랜지스터의 구조 및 제조 공정 |
| JP31349696A JP4077529B2 (ja) | 1996-05-22 | 1996-11-25 | トレンチ拡散ｍｏｓトランジスタの製造方法 |
| US08/855,459 US5918114A (en) | 1996-05-22 | 1997-05-13 | Method of forming vertical trench-gate semiconductor devices having self-aligned source and body regions |
| IT97MI001192A IT1291380B1 (it) | 1996-05-22 | 1997-05-21 | Procedimenti di formazione di dispositivi a semiconduttore a canale- porta verticale aventi regioni di sorgente e di corpo autoallineate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960017409A KR100218537B1 (ko) | 1996-05-22 | 1996-05-22 | 트렌치 확산 모스 트랜지스터의 구조 및 제조 공정 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970077620A KR970077620A (ko) | 1997-12-12 |
| KR100218537B1 true KR100218537B1 (ko) | 1999-09-01 |
Family
ID=19459456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960017409A KR100218537B1 (ko) | 1996-05-22 | 1996-05-22 | 트렌치 확산 모스 트랜지스터의 구조 및 제조 공정 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100218537B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6077744A (en) * | 1999-02-22 | 2000-06-20 | Intersil Corporation | Semiconductor trench MOS devices |
-
1996
- 1996-05-22 KR KR1019960017409A patent/KR100218537B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970077620A (ko) | 1997-12-12 |
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