KR0140715B1 - 반도체 집적회로 구조물 및 그 제조방법 - Google Patents
반도체 집적회로 구조물 및 그 제조방법Info
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Abstract
내용없음
Description
제1도 내지 제6도, 제8도 내지 제14도, 제16도 및 제17도는 본 발명의 방법에 따라 여러가지 제조 상태를 도시한 BiCMOS반도체 구조물의 단면도.
제7a도 내지 제7e도는 본 발명의 다른 실시예에 따라 트렌치 아이솔레이션의 여러 가지 제조 상태를 도시한 BiCMOS반도체 구조물의 단면도.
제15a도 및 제15b도는 본 발명의 방법에 따라 여러가지 제조 상태를 도시한 저항기의 단면도.
제18도는 제17도의 구조물의 평면도.
*도면의 주요부분에 대한 부호의 설명
2:기판 4:실리콘 산화물층
6:실리콘 질화물층 8:매립 n+형층
12:매립 p-형층 14:에피택셜층
18:질화물 산화 마스크 층 19,50,72:포토레지스트 층
20:n-웰 22:산화물 영역
24:p-웰 26,34,44,60:산화물층
28:버퍼 폴리실리콘층 30,56:LPCVD질화물층
32:리세스형 분리 산화물 영역 38,48:TEOS산화물층
40:트렌치 42:채널 정지 영역
46:폴리실리콘 플러그 48:TEOS산화물 캡
52:콜렉터 접촉부 54:폴리실리콘층
61:진성 베이스 영역 62:게이트 산화물
68:폴리실리콘 게이트 150:n-채널 MOS트랜지스터
본 발명은 집적 회로 분야에 관한 것으로, 보다 상세하게는 동일 집적 회로내에 바이폴라 및 CMOS트랜지스터를 제조하는 방법에 관한 것이다.
본 기술 분야에 공지된 바와 같이, 디지털 및 선형 기능은 종종 바이폴라 또는 금속-산화물-반도체(MOS)기술을 이용하는 집적 회로에 의해 수행된다. 물론, 바이폴라 집적 회로는 특히 상보형 MOS(CMOS)회로와 비교될 때, 높은 전력 소모의 대가로, MOS회로보다 고속 동작 및 큰 구동 전류를 제공한다. 최근의 제조 기술상의 장점은 동일한 집적 회로내에 바이폴라 및 CMOS트랜지스터 모두를 사용(통상적으로 BiCMOS소자라고 함)할 수 있게 하였다. BiCMO 구조의 한예가 1987년 1월 30일자로 출원되고 텍사스 인스트루먼츠 인코포레이티드에 양도된, 계류중인 미합중국 특허 출원 제008,910호에 기술되어 있다.
BiCMO 소자의 형성은 물론 그 소자 중에서 선택된 영역 내에 공지된 기술에 따라 바이폴라 트랜지스터를 형성하고, 소자 중에서 선택된 영역 내에 공지된 기술에 따라 MOS트랜지스터를 형성하며, 이 2가지 종류의 트랜지스터를 상호 접속함으로써 달성될 수 있다. 그러나, 각 종류의 트랜지스터의 소정의 특징은 프로세스 관점에서 다른 종류와 호환성이 없게 되어, 이들 각 종류를 형성하기 위해 많은 수의 프로세스 단계를 필요로 한다. 그러므로 BiCMO 회로의 제조에 있어서는 프로세스 복잡성 및 비용을 최소화시키기 위해, 이 2가지 종류의 트랜지스터에 유용한 구조를 이용하는 것이 양호하다. 그러나, 구조적인 소자 및 프로세스 단계의 이러한 2중 이용은 일반적으로 바이폴라 또는 MOS 트랜지스터 또는 이 양자에 최적하지 못한 프로세스를 발생시킨다.
따라서, 본 발명의 목적은 프로세스 복잡성이 추가시키지 않고서, n-채널 MOS트랜지스터 내에의 이동도의 감소로 MOS성능을 제공하는 BiCMO집적 회로의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 래치업(latchup)면역성이 개선된 BiCMO구조를 발생시키는 방법을 제공하는 것이다.
본 발명의 또다른 목적은 MOS 트랜지스터내의 본체 효과가 감소되고 바이폴라 트랜지스터내의 콜렉터-베이스 캐패시턴스가 낮은 구조를 발생시키는 방법을 제공하는 것이다.
또한, 상기 미국 출원 번호 제008,910호에 기술된 바와 같은, 구조에서 바이폴라 트랜지스터를 형성하기 위한 종래의 방법에서는 확산된 베이스 영역과 그 위의 에미터 전극(일반적으로 폴리실리콘으로 형성됨)사이에 얇은 산화물 층을 형성시킨다. 베이스 영역의 얇은 산화물은 일반적으로 MOS트랜지스터의 게이트 산화물과 동일한 단계에서 형성되므로, 일반적으로 20nm정도의 두께로 형성된다.
그러나, 베이스 영역을 에미터 전극으로 부터 분리 시키는 이러한 얇은 산화물은 소정의 문제를 발생시킨다. 첫째로, 바이폴라 트랜지스터의 성능은 에미터-베이스간 캐패시턴스가 증가함에 따라 열화된다. 물론, 이러한 캐패시턴스는 에미터-베이스간의 유전층 두께가 감소함에 따라 증가하므로 에미터와 베이스 영역 사이에 두꺼운 유전층을 갖는 것이 바람직하게 된다. 또한, 에미터 전극과 베이스 영역사이의 얇은 유전층은 접촉 에칭, 규소화 및 금속 피착 및 소결(sinter)과 같은 후속 프로세싱 단계로 부터의 응력에 본래 약하다. 또한, 얇은 유전층은 상부 금속화 층을 에미터 전극에 접속시키기 위해 산화물 위에 형성된 접촉 비아(via)가 베이스 영역으로 리크(leak)되는 위험성을 증가시킨다. 이것은 접촉 비아가 에미터 전극을 통하여 과대 에칭되는 경우에 발생할 수 있는데, 이 경우에 에미터 전극 하부의 유전층은 더욱 얇게 되어, 결국에는 에미터-베이스간 캐패시턴스를 더욱 증가시킨다. 극단적인 경우에는, 유전층은 완전히 에칭될 수 있으므로, 상부 금속 및 에미터 전극이 베이스 영역과 단락되어진다.
베이스 영역위에 얇은 MOS게이트 산화물의 얇은 유전층을 사용하는 상술한 특허 출원 제008,910호에 기술한 방법에서는 폴리실리콘 에미터 전극과의 접촉부를 접촉부로부터 베이스 영역까지 소정 간격 떨어진 위치에서 형성함으로써 응력 및 과대 에칭 문제를 해결하였다. 이러한 구성은 에미터-베이스간 캐패시턴스 문제를 해결하지 못한 채 에미터 저항을 증가시키는 단점을 추가시켰다.
그러므로, 본 발명의 목적은 바이폴라 트랜지스터의 베이스와 에미터 사이에 상당히 두꺼운 유전층을 형성시킨 BiCMO구조를 형성시키기 위한 방법을 제공하는 것이다.
본 발명의 다른 목적은 베이스 영역위에 두꺼운 산화물을 형성하기 위한 부수적인 마스킹 단계를 필요로 하지 않고서, MOS 트랜지스터의 형성과 호환성이 있는 동일한 구조로 두꺼운 유전층을 제공하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 바이폴라 트랜지스터의 베이스 영역 뿐만 아니라 확산 저항기를 형성하는데 사용될 수 있는 방법을 제공하는 것이다.
본 발명은 바이폴라 및 CMOS트랜지스터를 갖고 있는 집적 회로를 제조하기 위한 방법으로 구현될 수 있다. P-형 영역의 선택된 영역내에 매립 n+층이 형성되고, 그 위에 얇은 진성 에피택셜 층이 형성된다. N-웰 및 P-웰은 에피택셜층내로 주입되어 확산되는데, 이 에피택셜층 내에는 P-채널 및 n-채널 MOS트랜지스터가 각각 형성된다. 진성 에피택셜 층은 P-웰을 형성하는데 필요한 역도핑(counterdoping)을 감소시켜, n-채널 MOS트랜지스터의 채널 영역 내에서의 전자의 이동도가 크게 된다.
또한, 본 발명은 베이스 영역 이외의 표면 부분을 덮는 마스킹 층으로 바이폴라 트랜지스터의 베이스 영역을 한정함으로써, 반도체 장치를 제조하기 위한 방법으로 구현될 수도 있다. 마스킹 층은 산화 방지하기 위한 실리콘 질화물을 포함한다. 그 다음에는, 비교적 두꺼운 산화물 층을 의도한 베이스 영역 위에 성장시키고, 베이스 도펀트가 이를 통해 주입된다. 마스킹 층은 또한 베이스 주입을 차단할 정도로 상당히 두껍게 되어야 한다. 베이스 영역의 주입 후에, 마스킹 층은 제거될 수 있고, 폴리실리콘 자기도핑(autodoping), 또는 다른 주입에 의해 에미터 영역이 형성될 수 있다. 이와 동일한 방법을 이용하여 저항기를 한정하기 위해 사용되는 폴리실리콘 층, 및 저항기와의 접촉부를 형성하기 위한 확산 영역의 각각의 단부에서 보다 고농도로 도프된 확산으로, 확산 저항기를 형성할 수 있다. 폴리실리콘은 또한 저항기의 실리사이드화를 방지하도록 작용한다.
본 발명의 그외의 다른 목적 및 장점은 도면과 함께 다음 상세한 설명을 참조함으로써 본 분야에 숙력된 기술자들이 이해할 수 있다.
제1도는 매립 n-형 층을 형성하기 전에 도시한, 웨이퍼 형태의 저농도로 도프된 P-형 단결정 실리콘 기판(2)의 단면도이다. 실리콘 질화물층(6)으로 덮혀진 실리콘 산화물 층(4)로 구성되어 있는 마스킹 층은 다수의 공지된 기술 중의 한 기술에 따라 형성된다. 예를 들어, 실리콘 산화물 층(4)은 50nm의 공칭 두께를 갖는 성장된 산화물로 될 수 있고, 질화물층은 공칭 100nm 두께로 저압 화학 증착법(LPCVD)에 의해 증착될 수 있다. 층(4 및 6)은 제1도에 도시한 바와 같이 패턴되고, 제1도의 화살표로 표시한 주입과 같은 매립n+영역 주입에 대해 마스크로서 작용한다. 마스킹 층(4 및 6)의 패터닝을 위해 사용되는 포토레지스트(도시 안됨)는 고농도-도우즈(heavy-dose)로 매립된 n+이온 주입 전에 양호하게 제거된다. 이 양호한 실시예에서 매립 n+영역을 형성하기 위한 주입의 일예는 5E15이온/cm2정도의 도우즈로 40KeV정도의 에너지에서의 안티몬 주입이다.
주입 단계 후에는, 매립된 n+영역(8)을 형성하기 위한 안티몬의 확산이 안티몬 확산에 전형적으로 필요한, 30분간 1250℃와 같은 고온 어닐(anneal)중에 발생한다. 매립된 n+영역(8)의 최종 깊이는 2내지 3 미크론(micron)정도이다. 물론 비소와 같은 다른 도펀트가 매립된 n+영역(8)을 형성하기 위해 사용될 수 있는데, 이것은 낮은 어닐 온도(예를 들어, 비소의 경우 1000℃)로 드라이브 될 수 있다. 또한 이 단계중에 두꺼운 산화물 영역(10)이 250 내지 300nm사이의 두께로, 질화물 층(6)으로 덮히지 않은 영역에서 형성된다. 그 다음에는 마스킹 질화물 층(6)이 어닐후에 벗겨진다.
제2도의 두꺼운 산화물 영역(10)은 매립된 P-형 영역을 형성하기 위한 이온주입에 대한 마스크로서 작용한다. 따라서,(화살표로 제2도에 표시한) 붕소 주입이 예를들어, 5E12 내지 2E13 이온/cm2의 도우즈로 40 내지 70 KeV범위의 에너지로 수행된다. 그 다음에는, 주입된 붕소를 드라이브 시키기 위해 어닐 단계가 실행되는데, 이러한 어닐은 바람직한 깊이에 따라 30 내지 60분 동안 900 내지 950℃의 온도에서 행해진다. 이 실시예에서, 매립된 P 영역(12)의 깊이는 약1미크론이다. 이러한 주입에 의해 매립된 P-형 영역을 준비하는 것은 실시가능한 장치를 제조 하는데 필수적인 것이 아닌데, 그 이유는 매립된 P-형 영역을 필요로 하지 않고서 인접한 매립된 n+영역(8)들 사이의 펀치스루(punchthrough)를 방지하기에 충분한 도핑 농도의 P-형 기판(2)이 선택적으로 사용될 수 있기 때문이다. 또한, 매립된 P-형 영역을 생략하면, 상술한 층(4 및 6)의 질화물/산화물 샌드위치가 아니라, n+주입 마스크로서 두꺼운 산화물층을 사용할 수 있게 된다.
또한, 붕소 주입을 마스크하기 위해 두꺼운 산화물 층(10)을 사용하면, 다른 마스크 및 패턴 단계를 필요로 하지 않고서 매립된 n+영역(8)에 인접하여 이 영역과 자기-정합되는(self-aligned)매립된 P-형 영역이 발생된다. 물론, 최종적인 P-형 매립 영역과 매립 n+영역(8)사이의 공간이 바람직한 경우에는, 붕소 주입 이전에 이러한 다른 마스크 및 패턴 단계가 선택적으로 사용될 수 있다.
제3도는 매립된 n+영역(8)에 인접하여 형성된 매립 P-형(12)를 도시한 것인데, 인접한 매립 n+영역(8)들 사이의 좁은 공간에 놓인 P-형 영역 부분(12')는 최종적으로는 P-웰을 포함하기에 충분한 크기로 되어 있지 않지만, 그 대신 인접한 매립 n+영역(8)들 사이의 아이솔레이션 영역으로서 작용하게 된다. 상술한 붕소 주입 다음에는,[산화물(4) 뿐만 아니라]두꺼운 산화물 층(10)이 벗겨지고, 에피택셜 층(14)가 공지된 기술에 따라 성장된다. 본 발명의 이 실시예에서의 에피택셜 층(14)는 실질적으로 진성 실리콘이 되도록, 매우 저농도로 도프된 n-형 물질(즉, 10Ω-cm이상)으로 된다. 후술하는 바와 같이, 에피택셜층(14)는 MOS 및 바이폴라 트랜지스터가 형성되는 P-형 및 n-형 웰을 형성하도록 선택적으로 주입된다. 바이폴라 트랜지스터용으로서의 에피택셜 층(14)는 확산 베이스 영역과 매립 n+영역(8)사이의 n-웰내에 있는 콜렉터 부분의 길이가 최소화되어 콜렉터 저항을 감소시키도록, 비교적 얇게(예를 들어, 0.75내지 1.50 미크론 정도로)유지된다.
산화물(16)의 얇은 층(예를 들어, 35nm)는 에피택셜층(14)의 표면 상에 성장되고, 그 다음에는 그 위에 100nm의 근사 두께의 LPCVD질화물 층(18)이 피착된다. 그 다음에는 질화물 층(18)이 제3도에 도시한 바와 같이 포토레지스트 층(19)에 의해 패턴되어, 상술한 질화물 층(16)과 유사한 방식으로, (제3도의 화살표로 도시된) n-웰 주입용 마스크로서 작용한다. n-웰 주입의 에너지가 산화물(16)을 통하여 에피택셜 층(14)내로 도펀트를 배치시키기에 충분하게 높기 때문에, 산화물(16)은 주입이 발생하는 영역 상에서 표면 안정화층으로서 유지될 수 있다.
에피택셜 층(14)내에 n-웰들을 형성하기 위한 이온 주입은 n-웰내에서 바람직한 도펀트 프로파일(profile)에 따라, 단일 이온 주입 동작 또는 다중 주입에 의해 행해질 수 있다. 본 발명의 이 실시예에서는, 그 다음에, 저-에너지 인(phosphorous)주입과 후속되는 고-에너지 인 주입을 사용하여 2중의 n-웰 주입이 수행된다. 예를 들어, 제1주입은 70KeV에서 1E12이온/cm2의 도우즈로 될 수 있고, 제2주입은 1.2E12 이온/cm2정도의 도우즈로 350KeV에서 행해질 수 있다. 물론 n-웰 주입은 바람직한 도펀트 프로파일에 따라, 본 명세서에 기술된 것과 상당히 다르게 변화될 수 있다. 2중 주입 다음에는 30분 동안 900℃의 증기 분위기에서 수행되는 산화물 성장 단계가 행해져서, n-웰 주입을 수용하는 영역을 덮는 350nm정도의 두께를 갖는 산화물 층(22)이 발생된다. 그 다음에는 질화물 산화 마스크 층(18)이 벗겨지고, P-웰이 주입되어, n-웰 영역(20)의 상부에 놓인 산화물 영역(22)에 의해 마스크된다. P-웰 주입은 예를 들어, 50KeV에서 1E12이온/cm2의 도우즈를 갖는 붕소 주입으로, 제4도에서 화살표로 표시되어 있다.
P-웰 주입 후에, n-웰 및 P-웰 주입이 바람직한 깊이로 드라이브된다. 예를 들어, 1000℃의 N2/O2분위기 에서의 150분 드라이브는 상술한 주입 도우즈 및 에너지의 경우에, 전형적으로 약 1미크론의 웰 깊이를 발생 시킨다. 상술한 바와 같이,(예를 들어, 1Ω-cm이하 정도의) n-형 에피택시를 사용한 종래의 BiCMOS제조 방법에서는 n-웰 주입의 생략 또는 도우즈 감소가 허용된다. 예를 들어, (n-p-n바이폴라 트랜지스터를 포함하는)n-웰 영역 내에서의 주입 손상의 잠재성을 최소화시키기 위해서, 단일의 저 에너지 인 주입에 의해 0.5Ω-cm에피택셜층내에 n-웰이 형성될 수 있다. 그러나, 이러한 에피택셜층내의 P-웰 형성은 P-형내로 n-형 에피택셜 층을 역도핑하는 것을 필요로 한다. 본 분야에 공지된 바와 같이, 이 역도핑은 최종으로 형성된 층의 캐리어 이동도를 저하시켜, P-웰이 n-채널 MOS트랜지스터의 채널 영역내에 사용되기 때문에, 따라서 n-채널 MOS 트랜지스터의 성능은 이러한 역도핑에 의해 열화된다. 공지된 바와 같이, CMOS장치내의 n-채널 트랜지스터는, 채널 영역내의 높은 캐리어 이동도에 기인하여, 일반적으로 P-채널 트랜지스터보다 빠른 스위칭 시간을 갖고 있으므로, CMOS설계는 일반적으로 속도-임계 기능에서 가능한 한 많은 n-채널 MOS트랜지스터를 사용한다. 따라서, CMOS또는 BiCMOS회로내의 n-채널 트랜지스터의 채널 영역 내의 캐리어 이동도 저하는 회로의 성능에 직접적인 영향을 주게 된다. 본 발명의 이 실시예에 따른 진성 에피택셜 층(14)를 사용하면 P-웰 (24)의 형성에 필요한 역도핑을 최소화시킴으로써 P-웰(24)내의 이동도 저하를 감소시킨다. 상술한 방법에 따른 진성 에피택셜 층(14)내의 n-웰(20) 형성은 바이폴라 트랜지스터의 현저한 주입 손상 또는 열화를 발생시키지 않는다.
그 다음에는 산화물 영역(22) 및 드라이브 단계에서 형성된 이러한 산화물이 벗겨져서, 제5도에 도시한 바와 같이 n-웰 영역(20) 및 P-웰 영역(24)이 남겨진다. 매립 P-형 영역(12) 형성의 경우에서와 같이, P-웰 영역(24)는 n-웰 영역(20)과 자기-정합으로 형성된다.
이 실시예는 또한 P-웰 영역(24)와 n-웰 영역(20)사이에 다른 아이솔레이션(isolation)영역을 더 포함한다. 따라서, 산화물 영역(22)가 에칭된 후에, 10nm의 이산화 실리콘 층(26)이 성장되고, 그 위에는 약 50nm의 두께를 갖고 있는 버퍼 폴리 실리콘 층(28)이 피착 된다. 그 다음에는 LPCVD질화물 층(30)이 폴리실리콘(28)상에 증착되고, 질화물/폴리실리콘/산화물 샌드위치가 아이솔레이션 영역을 노출시키도록 패턴된다. LOCOS아미솔레이션 형성시에 버퍼로서의 폴리실리콘 층(28)의 장점은 1985년 9월 17일자로 허여되고 텍사스 인스트루먼츠 인코포레이티드에 양도된 미합중국 특허 제4,541,167호에 기술되어 있다. 아미솔레이션 영역의 노출 후에는, 표면에 근접한 P-웰 영역(24)내에 P-웰 붕소 농도를 보충하기 위해 채널정지부가 주입된다. 이러한 보충에 의해 형성(이러한 형성은 나중에 설명됨) 중에 P-웰 영역(24)로부터 아미솔레이션 산화물 영역내로의 붕소 분리가 극복된다. 이러한 주입의 일예는 40KeV정도의 에너지로 3E12 내지 5E12이온/cm2도우즈의 붕소 주입이다. 그러나, n-웰 (20)부분들은 또한(별도의 마스킹 단계가 수행되지 않는 한) 이 주입을 수용하여, [n-웰 (20)내의 필드 산화물 임계 전압을 높게 유지하기 위해]주입을 수용하는 n-웰 (20)부분의 과대보상을 방지하면서 P-웰 (24)로 부터의 붕소의 분리를 적당히 보상하기 위해[즉, P-웰 (24)내의 필드 산화물 임계 전압을 높게 유지하기 위해]채널-정지부 주입 도우즈를 최적하게 하는 것을 필요로 한다는 것에 주목해야 한다. 그 다음에는 리세스된 아미솔레이션 산화물 층(32)를 형성하기 위해 고압 산화 단계(예를 들어, 10 기압 및 900℃의 증기 분위기에서의 52분)이 실행되는데, 이러한 산화는 구조물의 활성 영역 위의 질화물 층(30)에 의해 마스크된다. 물론 필드 산화물층을 형성하기 위한 많은 공지된 기술중 소정의 한가지 기술이 산화물 층(32)를 형성하기 위해 사용될 수 있다(예를 들어, 약간의 리세스가 바람직하게 되거나, 폴리 버퍼링이 생략되거나, 산화물의 형성이 상이한 온도 또는 기압에서 발생할 수 있다.) 본 명세서에 설명한 이유 때문에 상기 미합중국 특허 제4,541,167호에 기술된 방법이 양호하다.
이제부터, 제6도를 참조하면, 최종적인 리세스형 아미솔레이션 산화물 영역(32)가 도시되어 있다. 상기 프로세스에 의해 형성된 산화물 영역(32)의 두께는 양호하게 최소한 700nm이다. 질화물 층(30), 버퍼 폴리 실리콘 층(28), 및 산화물 층(26)은 통상적인 기술에 따라 에칭되어, 웨이퍼의 표면을 클리어시킨다. 다음에, 얇은 프리게이트(pregate)산화물층 즉 더미(dummy)게이트 산화물 층(34)는 실제 게이트 유전체의 형성까지 유도하는 후속 프로세스 단계중에 실리콘 표면의 보호를 위해 20nm정도의 두께로 성장된다.
동작중에, P-웰 (24)및 n-웰 (20)은 이들 사이의 접합부가 역-바이어스되어, 웰을 서로 아미솔레이션시키기 위해 작용하도록 바이어스 된다. 따라서, P-웰 (24)의 일부분은 2개의 n-웰 (20)을 서로 아미솔레이션시키기 위해 2개의 n-웰 (20)들사이에 배치될 수 있다. 이러한 아미솔레이션의 필요성의 일예는 바이폴라 트랜지스터를 포함하는 n-웰(24)로부터 MOS트랜지스터를 포함하는 n-웰 (24)를 아미솔레이션시키기 위한 것이다. 웰들 사이의 이러한 접합 아미솔레이션의 다른 예는 트렌치 아미솔레이션을 사용하는 것이다. 제7a도 내지 제7e도는 2개의 n-웰 (20)을 서로 아미솔레이션시키는 예에 사용한 제6도의 구조물 내에 이러한 트렌치 아미솔레이션을 형성하는 상태를 도시한 것이다. 이러한 트렌치 아미솔레이션은 임의 상황에서, 예를 들어,(트렌치 대 역-바이어스된 접합부의) 감소된 측벽 캐패시턴스로부터 부가된 성능에 의해 또는 트렌치 아미솔레이션에 의해 허용된 조밀한 팩킹 밀도에 기인하여 트렌치 구조의 웨이퍼 표면적의 감소가 트렌치를 형성하기 위한 추가의 프로세스 비용보다 중요한 경우에, 접합 아미솔레이션 보다 양호하다. 제7a도를 참조하면, 산화물 층(34)의 성장 후에, 폴리 실리콘 버퍼 층(36)은 250nm정도의 두께로 LPCVD법에 의해 피착된다. 그 다음에는 1미크론 정도의 두께를 갖는 TEOS산화물층(38)이 트렌치의 에칭을 위해 하드 마스크 물질로서 작용하도록 버퍼 폴리 실리콘 층(36)의 상부에 피착된다. 그 다음에는 포토레지스트(도시 안됨)가 트렌치용 패턴을 한정하기 위해 사용 되고, 그 후에는 TEOS산화물(38), 폴리실리콘 층(36), 산화물 층(34) 및 필드 산화물(32)가 n-웰(20)의 일부분을 노출시키기 위해 에칭되는데, 이 n-웰(20)부분을 통해서 트렌치 아미솔레이션이 형성되게 된다. 제7a도는 하드 트렌치 마스크의 형성 결과를 도시한 것이다.
하드 마스크의 형성 다음에는, 트렌치(40)이 공지된 트렌치 에칭 기술에 따라, 반응성 이온 에칭(RIE)에 의해 리세스형 산화물 층(32) 및 n-웰(20)을 통해 에칭된다. 트렌치는 매립 n+영역(8)의 깊이를 넘어서 기판(2)에 도달하는 깊이까지 바람직하게 연장된다. 제1산화물 측벽층(도시 안됨)은 약 100nm의 두께로 트렌치(40)내에 성장 되어, 더미 게이트 산화물과 유사한 역할로 작용한다. 채널정지부 주입은 채널 정지 영역(42)를 형성하기 위해서 제1측벽 산화물을 통하여, 트렌치(40)의 저부내로 수행 된다. 그 다음에는, 제1측벽 산화물 층이 벗겨지고, 100nm의 산화물 층(44)가 제7b도에 도시한 바와 같이, 트렌치(40)의 측벽 및 저부상에 재성장된다.
측벽 산화물 층(44)의 재성장 후에, 트렌치(40)은 웨이퍼 전체 상에 폴리실리콘 층으로 CVD에 의해 형성된 폴리실리콘 플러그(46)으로 채워진다. 폴리실리콘 층의 플래너화 에칭은 TEOS산화물층(38)이 도달할 때까지 수행되어, 웨이퍼의 표면에서의 에칭을 정지시킨다. 즉 에칭은 트렌치(40)내부의 폴리실리콘 플러그(46)이 제7c도에 도시한 바와 같이, 선정된 깊이(예를 들어, 0.5 내지 1.0 미크론의 범위)로 리세스되도록 계속된다.
트렌치 아미솔레이션의 형성은 전체 웨이퍼 상에 제2 TEOS산화물 층(48)을 피착함으로써 완료되어, 폴리실리콘 플러그(46)의 과대에칭에 의해 야기된 트렌치(40)내의 리세스를 채운다. 그 다음에는, 폴리실리콘 층(36)이 트렌치(40)으로부터 떨어진 웨이퍼의 표면에 도달될 때까지 TEOS산화물 층층(48)이 에칭백되므로, 트렌치에 근접한 리세스된 산화물 층(34)의 상부와 평탄화되어, 제7d도의 구조물이 제공된다.
폴리실리콘 플러그(46)으로 트렌치(40)을 채우면, 폴리실리콘 및 단결정 실리콘이 온도 순환중에 거의 동일한 비율로 팽창하고 수축하기 때문에, 집적 회로에 최소 응력을 가하는 구조를 제공하게 된다. 제7a도 내지 제7d도에 관련하여 상술한 방법으로 인해 발생되는 트렌치 구조에서는 트렌치(40)의 리세스내의 두꺼운 산화물이 폴리실리콘 플러그(46)의 접촉 비아를 과대 에칭하여 상부에 놓인 층으로부터 그 내부로의 누설을 발생시키는 위험을 최소화시키기 때문에, 후속 금속-금속 또는 금속-폴리 접촉부가 트렌치(40)의 바로 위에 형성되어진다. 그러므로 이러한 구조는 접촉부가 트렌치(40)의 상부로부터 분리되어야 하는 요건을 제거시키는데, 이러한 요건은 종종 따라야만 되는 접촉부 공간 규정에 대한 추가 웨이퍼 영역을 발생시킨다. 또한, 폴리실리콘 플러그(46)을 리세스하지 않고서 트렌치의 상부를 산화시키는데 사용한 종래의 기술은 구조물의 표면 부근에 버즈-비크(bird's-beak)형성을 발생시켜, 트렌치(40)의 상부에서의 실리콘-실리콘 산화물 인터페이스에서 응력-유도 누출 잠재성을 부가시키는 것에 주목할 필요가 있다. 그러므로 제7d도의 TEOS 산화물 캡(48)을 형성하면 트렌치의 저응력 충전을 제공하게 되므로, 접촉부가 바로 위에 형성되어 트렌치의 최상부 또는 이에 인접한 곳에서 발생하는 응력-유도 누출이 최소로 된다. 제7e도는 제6도의 구조내에 합체된 트렌치 아미솔레이션을 도시한 것이다.
제7a도 내지 제7d도에 관련하여 상술한 트렌치 아미솔레이션 방법은 또한 상술한 것과 동일한 이유로, 전체적으로 바이폴라 집적 회로와 제조시에 유용하다. 이러한 응용시에, 필드 산화물 영역(32)는 존재할 필요가 없고, 산화물 층(38)에 의해 제공되는 하드 마스크만을 필요로 한다.
본 분야에 공지된 바와 같이, 매립 n+영역(8)은 바이폴라 트랜지스터의 콜렉터 전극에 특히 적합하다. 제6도를 다시 참조하면, 포토레지스트 층(50)은 바이폴라 트랜지스터가 n-웰 영역(20)의 표면으로부터 매립 n+영역(8)까지의 깊은 콜렉터 접촉부의(제7도에 화살표로 표시된) n-형 주입을 위해 형성되어질 n-웰 영역(20)의 일부분(51)을 노출시키도록 패턴된 것으로 도시되어 있다. 또한, 매립 n+영역(8)로의 n-웰(20)을 통한 직접 접촉부는, 래치업 자화율을 감소시키는 목적으로 MOS트랜지스터를 포함하는 n-웰 (20)용으로 양호하다. 따라서, 다른 n-웰 (20)의 일부분(51')는 깊은 콜렉터 주입을 수용하도록 노출된다. 예시적인 깊은 콜렉터 주입은 5E15내지 2E16 이온/cm2범위의 도우즈로의 고-에너지(150KeV정도)인 (P)주입이다. 최종적인 깊은 콜렉터 접촉부(52)는 제8도에 도시되어 있다.
제8도에 도시한 바와 같이, 다음에는 바이폴라 트랜지스터의 베이스 영역을 형성하기 위해 마스크 층을 한정하기 전에, 포토레지스트 층(50)이 벗겨진다. LPCVD폴리실리콘 층(54)이 먼저 폴리-버퍼된 LOCOS아미솔레이션에 대해 상술한 미합중국 특허 제4,541,167호에 기술된 것과 동일한 방식으로 응력-유도 결함을 최소화시키기 위해서 100nm정도의 두께로 피착된다. 폴리실리콘(54)가 피착된 다음 270nm정도의 두께로 LPCVD질화물 층(56)이 피착된다. 다음에는 질화물 층(56) 및 폴리실리콘 층(54)가 제8도의 구조내의 위치(58)에서 베이스 영역을 한정하도록 에칭된다.
베이스 영역(58)이 제8도에 도시한 바와 같이 층(54 및 56)의 패터닝 및 에칭에 의해 한정되면, 예를 들어 60 내지 150nm두께의 비교적 두꺼운 산화물 층(60)이 베이스 영역(58)위에 성장된다. 질화물 층(56)의 존재로 인하여, 이러한 산화물 층(60)은 물론 노출된 베이스 영역(58)이외의 다른곳에는 성장되지 않는다. 산화물 층(60)이 성장된 다음에는 바이폴라 트랜지스터의 확산된 베이스를 형성하기 위해 붕소 주입이 행해지는데, 이러한 주입은 제8도에 화살표로 표시되어 있다. 두꺼운 산화물(60)을 통한 예시적인 베이스 주입은 80KeV의 에너지에서 8E13이온/cm2도우즈를 갖는 붕소 주입이다. 프리게이트 산화물(34), 폴리실리콘 층(54) 및 질화물 층(56)의 두께는 베이스 주입을 차단하도록 선택되는데, 상술한 두께(예, 각각 20nm,100nm 및 270nm)가 상술한 베이스 주입을 차단하는데 유효한 것으로 주지되어 있다. 상기 주입은 140nm의 두께로 성장된 산화물 층(60)을 통하여 베이스 영역을 형성하는데 유효하다. 베이스 주입이 이루어지게 하는 두꺼운 산화물 층(60)의 장점에 대해서는 나중에 더욱 상세히 설명하기로 한다. 이 베이스 주입으로 표면으로부터 약 300 내지 400nm범위의 깊이로 연장되는, 제9도에 도시한 베이스 영역(61)이 형성된다. 물론 후속 처리에 대해서는 산화물 층(60)이 최종 두께는 성장된 두께에 따라, 40 내지 130nm범위 내로 감소된다.
베이스 주입에 이어서, 질화물 층(56)이 습식 에칭에 의해 제거 되고, 폴리실리콘 층(54)가 플라즈마 에칭에 의해 제거되며, 프리게이트(더미 게이트)산화물(34)가 다른 습식 에칭에 의해 제거된다. 제9도를 참조하면, 다음에는 MOS트랜지스터용 게이트 유전체로서 작용하고 확산된 저항기의 패터닝시에 후술하는 바와같이 작용하는 게이트 산화물(62)가 예를 들어 20 nm정도의 바람직한 두께로 성장된다. 게이트 산화물(62)를 성장시키기에 양호한 방법은 850℃온도에서의 건식/증기/건식 순서이다. 그러나, 본 발명의 목적을 위해, 물론 다른 유전 물질 또는 이들 물질들의 결합물을 사용하는 것을 포함하여 소정의 공지된 기술을 이용하여 게이트산화물(62)를 성장시킬 수도 있다. 다음에는 버퍼 폴리실리콘 층(64)가 125nm정도의 두께로 LPCVD법에 의해 피착된다. 본 기술 분야에 공지된 바와 같이, 이때 바람직한 회로 동작에 따라 MOS트랜지스터의 임계 전압을 조정하기 위해서 임계 전압 조정 이온 주입이 행해질 수 있다.(제9도에 화살표로 표시된) 이러한 주입은 리세스형 아미솔레이션 산화물 층(32)에 의해서만 마스크되고, 일반적으로 비교적 낮은 (50KeV)에너지의 P-형 주입이다. 선택적으로, 임계 조정 주입은 게이트 산화물(62)의 성장 전에, 프리-게이트 산화물(34)를 통해 행해질 수 있다.
이제부터, 제10도를 참조하면, 포토레지스트층(66)은 웨이퍼의 표면상에 배치되어 바이폴라 트랜지스터용 에미터의 영역을 한정하도록 패턴된 것으로 도시되어 있다. 다음에는 폴리실리콘 층(64)와 베이스 영역(61)위의 산화물 층(60)이 베이스 영역(61)의 에미터 접촉부 위치(65)를 노출시키도록 에칭된다. 에미터 접촉부를 노출한 후에, 포토레지스트(66)은 벗겨지고, 폴리실리콘 층(68)은 웨이퍼의 표면위에 LPCVD법에 의해 피착되어, 제11도에 도시한 바와 같이 에미터 접촉 영역 내의 베이스 영역(61)과 접촉하게 된다. 폴리실리콘 층(68)은 325nm의 두께로 피착되고, MOS트랜지스터용의 게이트 전극으로서, 희망에 따라, 상호접속 레벨로서 작용하게 된다. 폴리실리콘 층(68)은 또한 나중에 설명하는 바와 같이, 바이폴라 트랜지스터의 베이스 영역(61)내로 에미터 영역을 확산시키기 위한 도펀트의 소오스로서도 작용하게 된다. 폴리실리콘 층(68)은 에미터 접촉부내가 아닌 위치에서 폴리실리콘 층(64)에 부가되어, 이 위치들에서 두꺼운 폴리실리콘을 형성시킨다. 다음에, 폴리실리콘 층(68)은 제11도에 화살표로 표시한 바와 같이, 50KeV의 에너지에서 1E16 내지 2E16이온/cm2정도의 도우즈를 갖는 인 주입에 의해 도프된다.
이제, 제12도를 참조하면, 폴리실리콘(68)이 MOS트랜지스터용 게이트 전극 및 바이폴라 트랜지스터용 에미터 접촉부를 형성하기 위해 패턴되고 에칭된 후의 상태가 도시되어 있다. 폴리실리콘 에칭에 뒤이어, 층 실리콘 표면을 표면안정화시키고 후속 주입 단계중에 소오스 및 드레인 영역내로의 이온 채널링을 최소화시키기 위해서 TEOS산화물 층(도시안됨)이 (예를들어, 30nm로)피착될 수 있다. 이 얇은 TEOS산화물 층은 또한 폴리실리콘 게이트 전극968)로부터 리치-쓰루우(reach-through)주입을 오프셋(offset)시키도록 작용하게 되어, 게이트 전극(68)의 엣지와 양호하게 정렬하기 위해 리치-쓰루우 주입의 측방 확산을 보상한다. 포토레지스트 층(72)는 n-채널 MOS 트랜지스터용의 소오스 및 드레인 영역(74)를 정하고, (제12도에 화살표로 표시된)인 리치-쓰루우 주입에 의해 주입될 n-웰 접촉부(76)을 정하도록 패턴된다. 콜렉터 접촉부(52) 및 매립 n+영역 접촉부(53)은 또한 이 주입을 수용할 수 있다. 리치-쓰루우 주입은 1987년 1월 28일자로 허여되고 텍사스 인스트루먼츠 인코포레이티드에 양도된 미합중국 특허 제4,566,175호에 기술된 바와 같이,저농도로-도프된 드레인(또는 계단식 접합부)를 갖고 있는 n-채널 MOS 트랜지스터의 형성시에 얕고 비교적 저농도로-도프된 n-형 확산부를 형성하기 위한 것이다. 이러한 리치-쓰루우 주입의 일예는 80KeV의 에너지에서 2E13이온/cm2정도의 도우즈이다.
제13도는 폴리실리콘(68)의 각각의 측면상에 측벽 산화물 필라멘트(78)을 형성하는 상태를 도시한 것이다. 이러한 형성은 포토레지스트(72,제12도로 부터)를 벗기고, 웨이퍼 위치에(이 예에서는, 약 200nm두께로) TEOS산화물의 정형층을 피착하며, 다음에 상기 미합중국 특허 제4,566,175호에 기술된 바와 같은 산화물 층을 비등방성 으로 에칭하여, 제13도에 도시한 측벽 필라멘트(78)을 남김으로써 달성된다. 두꺼운 산화물(60)은 또한 에미터 폴리실리콘(68) 및 측벽 필라멘트(78)에 의해 덮히지 않은 영역에서도 에칭된다. 다른 TEOS산화물 층(도시안됨)은 표면의 표면 안정화를 위하고, 주입중에 이온 채널링의 감소를 위해 이전과 같이 피착될 수 있고, 포토레지스트(80)은 n-채널 소오스 및 드레인 영역(74), n-웰 접촉부(76), 및 콜렉터 접촉부(52)를 다시 노출 시키기 위해 패턴된다. 이때 소오스/드레인 주입이 수행되어, n-채널 MOS트랜지스터의 고농도로-도프된 소오스 및 드레인을 위한 보다 깊은 접합부 깊이를 형성하게 된다.(제13도에 화살표로 표시된) 이러한 소오스/드레인 주입의 일예로서 3E15이온/cm2의 도우즈를 갖고 있는 고-에너지 비소 주입(예, 150KeV로)다음에, 4E14이온/cm2의 도우즈를 갖고 있는 저-에너지 인 주입(예, 95KeV로)이 있다.
제14도는 P-웰(24)내의 n-채널 MOS트랜지스터의 형성된 소오스 및 드레인 영역(74)뿐만 아니라, n-웰(20)내의 n+접촉부(76)을 도시한 것이다. 포토레지스트(80)은 벗겨지고, 포토레지스트 패턴(82)는 n-웰(20)내의 P-채널 MOS 트랜지스터용 소오스-드레인 영역(84)뿐만 아니라, P-웰(24)내의 P+접촉부(85) 및 베이스 영역(61)의 P+베이스 전극 접촉부(86)을 한정하도록 형성된다. 붕소 소오스-드레인 주입은, 예를 들어 20KeV의 에너지로 3E15이온cm2의 도우즈를 갖고 있는 것으로, 제14도에 화살표로 표시되어 있다.
이제부터, 제15a도 및 제15b도를 참조하면, 본 발명에 따른 확산 저항기의 형성 상태가 도시되어 있다. 제15a도에 도시한 바와 같이, 확산 저항기는 제8도에 도시한 바와 같이 산화물 층(60)을 통하여 동일한 베이스 주입을 수용하는 영역[즉, 제15a도의 영역(61)]내에 존재한다. 다음에는 폴리실리콘(게이트 전극, 68)의 피착 및 패터닝과, 측벽 산화물 필라멘트(78)의 형성이 상술한 바와 같이 행해진다. 이것에 의해 폴리실리콘 전극(68) 및 측벽 산화물 필라멘트(78)이 베이스 영역(61)위의 산화물 층(60)에 놓여지는 제15a도의 구조가 형성된다. 측벽 산화물 필라멘트 외부의 산화물 층(60)부분을 패터닝하여 제거하고, 노출된 부분을 제14도에 관련된 상술한 P+소오스/드레인 주입시킴으로써 영역(61)의 단부에 대해 전기적 접촉이 이루어져, 제15b도의 구조가 형성된다. 다음에는 많은 공지된 기술중의 소정 기술에 의해 P+확산부(88)에 대해 접속이 이루어질 수 있다. 폴리실리콘(68) 및 측벽 필라멘트(78)은 영역(61)이(나중에 설명하는 바와 같이) 실리사이드화되는 것을 방지하여, 확산 저항기의 저항은 베이스 영역(61)의 기하학적 형태 및 도핑 농도에 의해 정해지게 된다.
이제부터, 제16도를 참조하면, 제14도에 도시한 P 및 n 소오스/드레인 주입의 완료 후에, 주입된 도펀트는 알곤 분위기 내에서 900℃로 30분간 어닐(anneal)하는 것과 같이, 불활성 분위기에서의 고온 어닐에 의해 드라이브된다. 이러한 어닐은 소오스/드레인 영역을 드라이브시킬 뿐만 아니라, 폴리실리콘(68)내의 도펀트가 베이스 영역(61)내로 확산되도록 하게 하여, 1986년 11월 19일자로 출원되고 텍사스 인스트루먼츠 인코포레이티드에 양도된 계류중인 미합중국 특허 출원 제932,752호에 기술된 바와 같이, 에미터 영역(89)를 내부에 형성하게 된다. 이러한 처리로 인해 에미터 접합부 깊이는 100 내지 150nm범위로 된다. 어닐은 또한 베이스 영역(61)의 깊이를 에미터 아래의 소정 깊이까지 푸시한다[즉, 에미터 푸시(emitter push)]. 이 소오스/드레인 및 에미터 어닐 후에, 소정의 나머지 산화물이 소오스/드레인 주입이 행해지는 소오스, 드레인 및 접촉부 영역 뿐만 아니라 폴리실리콘(68)로부터 제거된다. 다음에는 1987년 9월 1일자로 허여되고, 확산부는 희망에 따라 텍사스 인스트루먼츠 인코포레이티드에 양도된 미합중국 특허 제4,690,730호에 기술된 바와 같이, 노출된 실리콘과 직접 반응한 다음 산화물 캡과 직접 반응하기 위해 티타늄과 같은 금속을 피착함으로써, 확산부가 바람직한 경우에 실리사이드화-피복(silicide-clad)으로 될 수 있다. 그 결과 제17도에 도시한 티타늄 규화물 층(90)이 형성된다. 1987년 6월 23일자로 허여되고 텍사스 인스트루먼츠 인코포레이티드에 양도된 미합중국 특허 제675,073호에 기술된 바와 같이, 후속적으로, 실리사이드 및 산화물 층상에 비반응 티타늄을 패터닝 및 에칭하고, 패턴된 티타늄 막을 질소 분위기에 노출시킴으로써, 국부 상호접속부(92)가 형성될 수 있다.
이제부터, 제17도를 참조하면, 금속 상호접속부의 제1 레벨이 제조된 구조물내의 여러 영역에 접속되어 도시되어 있다. 다중레벨 유전체는 비교적 두꺼운(1미크론 정도) LPCVD TEOS산화물의 제1층(94)로 형성된다. 다음, 층(94)는 1987년 2월 5일자로 출원되고 텍사스 인스트루먼츠 인코포레이티드에 양도된 계류중인 미합중국 특허 출원 제010,937호에 기술된 바와 같이, 평탄화되고 에칭백된다. 다음에 평탄화된 TEOS산화물(94)는 제2 TEOS산화물층으로(예를 들어, 약100nm두께로) 덮혀진 다음, 300nm정도의 두께 및 5중량%의 인 농도를 갖고 있는 인-도프 산화물층(98)로 덮혀진다. 접촉 비아들을 패턴화 및 에칭하고, 인-도프 산화물(98)이 활성화되어, 예를 들어 700℃로 60분간의 고온 어닐에 의해 고밀도화된다. 그 다음에는 구조물 내의 여러 영역과의 접촉부를 형성하기 위한 제1 레벨 금속화 층(102)가 피착될 수 있는데, 표준 알루미늄, 또는 도프된 알루미늄 금속화, 또는 CVD텅스텐 층이 뒤따르는 티타늄 텅스텐 합금의 제1 층으로 구성될 수 있다. Ti/W-텅스텐 계가 다중-레벨 금속계에 특히 유용하다. 물론 금속 상호접속부가 추가 레벨이 제18도의 구조에 추가되어, 공지된 기술에 따라 형성된 비아를 통하여 제1금속화층(102)과의 접촉부를 형성하게 할 수 있다.
바이폴라 트랜지스터용의 에미터를 형성하는 폴리실리콘(68)부분의 하부에 놓인 두꺼운 산화물 층(60)은 소정의 잇점을 달성시킨다. 우선, 에미터 폴리실리콘(68)이 두꺼운 산화물 층(60)으로 인해 큰 거리로 베이스 영역(61)로부터 분리되어, 에미터 전극과 베이스 영역(61)사이의 캐패시턴스를 감소시키므로, 바이폴라 트랜지스터의 스위칭 속도를 개선시킨다. 또한, 에미터 전극과의 제1금속 접촉부가 베이스 영역(61)중에 확산된 에미터 영역(89) 바로 위에 형성되므로, 바이폴라 트랜지스터의 형성에 필요한 표면적을 절약시킬 뿐만 아니라, 에미터 전극에서의 전류 경로의 길이를 감소시킴으로써 에미터 저항을 감소시키게 된다. 종래의 회로에 있어서는, 접촉부의 이러한 적층(stacking)에 의해 에미터 전극과 베이스영역 사이의 얇은 유전층의 응력으로 발생된 에미터 전극으로부터 베이스 영역으로의 누설로 인해 신뢰도가 떨어졌다.
제18도에 도시한 제1레벨 금속화후에, 2개의 채널-도전성 MOS트랜지스터, 웰 접속부, 및 바이폴라 트랜지스터의 존재는 단일 기판(2)내에 제조되는 것으로 쉽사리 알 수 있다. N-채널 트랜지스터(150)은 소오스 영역 및 웰 접촉부가 제1 레벨금속(102)를 통하여 접지에 접속되고 드레인 영역이 국부 상호 접속 층(92)에 의해 접속되어, 제18도의 좌측의 P-웰(20)내에 제조된 것으로 도시되어 있다. P-채널 트랜지스터(152)도 이와 유사하게 바이어스되는데, 그것의 소오스 및 웰 접촉부는 V전원에 접속되고, 그것의 드레인 dd영역은 패턴된 국부 상호접속부(92)에 의해 접속된다. CMOS인버터로서 동작하기 위해, 트랜지스터(150 및 152)의 게이트 및 드레인 전극은 함께 접속된다. 제18도의 우측의 n-웰(20)내에 형성된 바이폴라 트랜지스터(154)는 깊은 콜렉터 접촉부(52)를 통해 제1레벨 금속(102)에 의해 접속된 서브 콜렉터를 매립 n+영역(8)내에 갖고 있다. 에미터 영역(89)는 또한 패턴된 제1레벨금속(102)에 의해 접속되고, 베이스 영역(61)은 패턴된 국부 상호접속 층(92)에 의해 접속된다.
이제부터, 제18도를 참조해 보면, 명확하게 하기 위해 금속 층(102)가 도시되어 있지 않은 제17도 구조에 대한 평면도가 도시되어 있다. 접촉 비아(100)은 제18도에 도시되어, 금속-폴리 및 금속-확산 접촉부용의 층(94 및 98)의 에칭된 위치를 나타낸다. 이 실시예에서, n-웰(20)은 단일 P-웰(24)에서 아일랜드(island)로서 나타난다. 국부 상호접속부(92)는 집적 회로의 다른 위치에 접속하기 위해, 폴리실리콘층(68)위에 겹쳐지는 것으로 도시되어 있다.
지금까지 본 발명의 양호한 실시예 및 소정의 기술한 다른 실시예를 참조하여 본 명세서에 상세히 설명하였으나, 이 설명은 단지 예로서 설명한 것으로, 제한된 의미로 해석 해서는 안된다.
본 분야에 숙련된 기술자들은 이 설명을 참조함으로써 본 발명의 실시예를 여러 가지로 변화시킬 수 있고, 부수적인 실시예를 고안해 낼 수 있다. 이러한 변화 및 부수적인 실시예는 물론 본 명세서에서 기술한 주입 조건, 산화 및 확산 사이클, 및 금속화계에 대한 변화를 포함한다. 이러한 변화 및 부수적인 실시예들은 모두 첨부된 특허 청구 범위에 청구된 본 발명의 원리 및 범위내에 있다.
Claims (20)
- 반도체 기판에 집적 회로를 제조하는 방법에 있어서, 상기 기판 내에 제1 도전형의 매립된 제1 확산 영역을 형성하는 단계와, 상기 기판 상의 상기 제1확산 영역 상에 상기 제1 확산 영역보다 사실상 적은 도핑 농도를 갖는 에피택셜층을 형성하는 단계와, 상기 에피택셜 층에서 선택된 영역을 도핑함으로서 상기 제1 확산 영역 상에 상기 제 1 도전형의 제1 웰을 형성하는 단계와, 상기 에피택셜 층에서 선택된 영역을 도핑함으로써 제1 확산 영역 상이 아닌 곳에 제2 도전형의 제2 웰을 형성하는 단계와, 상기 제1 및 제 2 웰 내에 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로를 제조하는 방법.
- 제1항에 있어서, 다수의 상기 제1 확산 영역 및 다수의 상기 제 1 웰을 형성하며, 상기 다수의 제1 웰들 각각에 바이폴라 및 MOS 트랜지스터를 형성하는 것을 특징으로 하는 집적 회로를 제조하는 방법.
- 제1항에 있어서, 상기 에피택셜 층은 10 -CM 이상의 저항을 갖는 것을 특징으로 하는 집적 회로를 제조하는 방법.
- 제1항에 있어서, 상기 제1 웰 형성 단계 후에, 상기 제 1웰 상에 제2 웰 마스킹 층을 형성하는 단계를 더 포함하며, 상기 제2 웰을 형성하는 상기 단계는 제2 웰 마스킹 층에 피복되지 않은 상기 에피택셜 층 부분을 상기 제2 도전형의 도펀트로 도핑하는 단계를 도함하는 것을 특징으로 하는 집적 회로를 제조하는 방법.
- 반도체 바디의 표면에 집적 회로를 제조하는 방법에 있어서, 제1 도전형의 상기 표면에서 선택된 영역 상에 질화물 층을 포함하는 제 1 마스킹 층을 형성하는 단계로서, 상기 제 1마스킹 층은 상기 제1 마스킹 층에 의해 피복되지 않은 상기 표면 중 일부분에 있어서의 확산 영역을 한정하는 제1 마스킹 층을 형성하는 단계와, 상기 확산 영역 내에 100nm 이상의 두께를 갖는 산화물 층을 성장하는 단계와, 상기 확산 영역을 제2 도전형의 도펀트로 도핑하는 단계로서, 상기 제1 마스킹 층은 상기 제2 도전형의 도펀트가 상기 제1 마스킹 층 아래에 있는 상기 표면중에서 선택된 영역을 도핑하는 것을 방지시키는 도핑 단계와, 상기 제1 마스킹 층을 제거하는 단계를 포함하는 것을 특징으로 하는 집적 회로를 제조하는 방법.
- 제5항에 있어서, 상기 반도체 바디의 상기 표면 내에 상기 제1 도전형의 제1 웰을 형성하는 단계를 더 포함하며, 상기 제1 마스킹 층은 상기 제1 웰의 일부분 상에 형성되며, 상기 확산 영역은 상기 제1 웰에서 한정되는 것을 특징으로 하는 집적 회로를 제조하는 방법.
- 제5항에 있어서, 상기 제1 마스킹 층을 형성하는 상기 단계는, 상기 표면 상에 제1 폴리실리콘 층을 피착하는 단계와, 상기 제1 폴리실리콘 층 상에 실리콘 질화물 층을 피착하는 단계와, 상기 표면 내의 상기 확산 영역을 노출시키도록 상기 제1 폴리실리콘 층 및 상기 실리콘 질화물 층 중 선택된 부분을 에칭하는 단계를 포함하는 것을 특징으로 하는 집적 회로를 제조하는 방법.
- 제5항에 있어서, 상기 도핑된 확산 영역 중 선택된 부분 상에 제2 폴리실리콘 층을 형성하는 단계와, 상기 제2 폴리실리콘 층에 의해 피복되지 않은 상기 도핑된 확산 영역 부분을 노출시키도록 상기 산화물 층을 에칭하는 단계와, 상기 도핑된 확산 영역 중 상기 노출 부분을 상기 제2 도전형의 도펀트로 도핑시켜, 상기 도핑된 확산 영역 중 상기 노출 부분이 상기 제2 폴리실리콘 층 아래에 있는 상기 도핑된 확산 영역의 부분보다 고농도로 도핑되어지는 도핑 단계를 더 포함하는 것을 특징으로 하는 집적 회로를 제조하는 방법.
- 제5항에 있어서, 상기 확산 영역을 도핑하는 상기 단계는 상기 반도체 바디의 상기 표면을 이온 빔에 노출시켜 상기 제2 도전형의 도펀트 이온을 상기 확산 영역 내로주입시키는 단계로서, 상기 제1 마스킹 층은 그 아래에 있는 상기 반도체 바디의 표면 내로 이온이 주입되어지는 것을 방지시키는 단계와, 상기 주입된 도펀트 이온을 소정의 상기 확산 영역 깊이까지 확산시키는 단계를 포함하는 것을 특징으로 하는 집적 회로를 제조하는 방법.
- 반도체 바디 내에 형성된 반도체 집적 회로 구조물에 있어서, 상기 반도체 바디 내로 확산된 제1 도전형의 소스 영역과, 상기 반도체 바디내로 확산된 상기 제1 도전형의 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 배치된 채널 영역 상에 형성된 게이트 유전체와, 도핑된 다결정 실리콘을 포함하며 상기 게이트 유전체 상에 형성된 게이트 전극을 포함하는 MOS 트랜지스터 바디와, 상기 반도체 바디 내에서 상기 MOS 트랜지스터와 이격되어 배치된 제2 도전형의 콜렉터 영역과, 상기 콜렉터 영역 내에 배치된 상기 제1 도전형의 베이스 영역과, 상기 베이스 영역 내에 배치된 상기 제2 도전형의 에미터 영역과, 상기 베이스 영역과 상기 에미터 영역에 접촉하여 형성되며 상기 MOS 트랜지스터의 상기 게이트 유전체의 두께보다 큰 두께를 갖는 베이스 유전체와, 도핑된 다결정 실리콘을 포함하며 상기 베이스 유전체에 접촉하여 형성된 접촉 비아를 통해 상기 에미터 영역과 접촉을 이루는 에미터 전극과, 상기 베이스 영역 내에 배치되며 상기 MOS트랜지스터의 상기 소스 및 드레인 영역과 거의 동일한 깊이를 가지며 상기 에미터 전극과 자기 정렬되는 상기 제1 도전형의 베이스 접촉 영역을 구비하는 바이폴라 트랜지스터를 포함하며, 상기 베이스 유전체와 접촉을 이루는 상기 에미터 전극의 부분은 상기 게이트 전극과 거의 동일한 두께 및 도전형을 갖는 것을 특징으로 하는 반도체 바디 내에 형성된 집적 회로 구조물.
- 제10항에 있어서, 상기 에미터 영역은 상기 베이스 유전체를 통해 형성된 접촉 비아를 통해 상기 에미터 적극으로부터의 도펀트의 확산에 의해 형성되는 것을 특징으로 하는 반도체 바디 내에 형성된 집적 회로 구조물.
- 제10항에 있어서, 상기 베이스 및 에미터 영역 상에 형성된 절연 유전체와, 상기 절연 유전체를 통해 형성된 접촉 비아를 통해 상기 에미터 전극과 접촉을 이루는 금속화 층을 더 포함하는 것을 특징으로 하는 반도체 바디 내에 형성된 집적 회로 구조물.
- 제12항에 있어서, 상기 절연 유전체를 통해 형성된 접촉 비아는 상기 에미터 영역 상에 배치되는 것을 특징으로 하는 반도체 바디 내에 형성된 집적 회로 구조물.
- 제10항에 있어서, 상기 반도체 바디 내에서 상기 바이폴라 트랜지스터 및 상기 MOS 트랜지스터와 이격되어 형성된 확산 영역과, 상기 확산 영역 상에 형성되며 상기 베이스 유전체와 거의 동일한 두께를 갖는 저항 유전체와, 상기 게이트 전극과 거의 동일한 두께 및 도전형을 가지며 상기 저항 유전체 상에 형성된 폴리실리콘 층과, 상기 확산 영역의 대향단에 형성된 접촉 확산부를 포함하는 확산 저항을 더 포함하는 것을 특징으로 하는 반도체 바디 내에 형성된 집적 회로 구조물.
- 반도체 바디 내에 형성된 반도체 집적 회로 구조물에 있어서, 상기 반도체 바디 내로 확산된 소스 영역과, 상기 반도체 바디 내로 확산된 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 배치된 채널 영역 상에 형성된 게이트 유전체와, 폴리실리콘을 포함하며 상기 게이트 유전체 상에 형성된 게이트 전극을 포함하는 MOS 트랜지스터와, 상기 반도체 바디 내에서 상기 MOS 트랜지스터와 이격되어 형성된 확산 영역과, 상기 확산 영역 상에 형성되며 상기 게이트 유전체의 두께보다 큰 두께를 갖는 저항 유전체와, 상기 게이트 전극과 거의 동일한 두께 및 도전형을 가지며 상기 저항 유전체 상에 형성된 폴리실리콘 층과, 상기 확산 영역의 대향단에 형성되며 상기 폴리실리콘 층과 자기 정렬하는 접촉 확산부를 포함하는 확산 저항을 포함하는 것을 특징으로 하는 반도체 바디내에 형성된 집적 회로 구조물.
- 제14항에 있어서, 상기 채널 영역 및 확산 영역은 제1 도전형으로 이루어지는 것을 특징으로 하는 반도체 바디 내에 형성된 집적 회로 구조물.
- 제10항에 있어서, 상기 베이스 접촉 영역과 인접하여 배치된 아이솔레이션 유전체와, 상기 베이스 접촉 영역의 표면 상에 배치되며 상기 아이솔레이션 유전체 상으로 연장되며 도전성 내화 금속 화합물을 포함하는 상호 접속부를 더 포함하는 것을 특징으로 하는 반도체 바디 내에 형성된 집적 회로 구조물.
- 반도체 바디 내에 형성된 반도체 집적 회로 구조물에 있어서, 상기 반도체 바디 내로 확산된 제1 도전형의 소스 영역과, 상기 반도체 바디 내로 확산된 상기 제1 도전형의 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 배치된 채녈 영역 상에 형성된 게이트 유전체와, 도핑된 다결정 실리콘을 포함하며 상기 게이트 유전체 상에 형성된 게이트 전극을 포함하는 MOS 트랜지스터와, 상기 반도체 바디 내에서 상기 MOS트랜지스터와 이격되어 배치된 제2 도전형의 콜렉터 영역과, 상기 콜렉터 영역 내에 배치된 상기 제1 도전형의 베이스 영역과, 상기 베이스 영역 내에 배치된 상기 제2 도전형의 에미터 영역과, 상기 베이스 영역과 상기 에미터 영역 상에 형성되며 상기 MOS 트랜지스터의 상기 게이트 유전체의 두께보다 큰 두께를 갖는 베이스 유전체와, 도핑된 다결정 실리콘을 포함하며 상기 베이스 유전체 상에 형성되어 상기 베이스 유전체를 통해 형성된 접촉 비아를 통해 상기 에미터 영역과 접촉을 이루며 상기 베이스 유전체 상에 형성된 부분은 상기 게이트 전극과 거의 동일한 두께 및 도전형을 갖는 에미터 전극과, 상기 베이스 영역 내에 배치되며 상기 MOS 트랜지스터의 상기 소스 및 드레인 영역과 거의 동일한 깊이를 가지며 상기 에미터 전극과 자기 정렬되는 상기 제1 도전형의 베이스 접촉 영역을 포함하는 바이폴라 트랜지스터와, 상기 베이스 접촉 영역에 인접하여 배치된 아이솔레이션 유전체와, 상기 베이스 접촉 영역의 표면 상에 배치되며 상기 아이솔레이션 유전체 상으로 연장되며 티타늄 질화물을 포함하는 상호 접속부를 포함하는 것을 특징으로 하는 반도체 바디 내에 형성된 집적 회로 구조물.
- 제10항에 있어서, 상기 베이스 접촉 영역의 표면에 배치된 금속 실리사이드 막을 더 포함하는 것을 특징으로 하는 반도체 바디 내에 형성된 집적 회로 구조물.
- 제19항에 있어서, 상기 베이스 접촉 영역에 인접하여 배치된 아이솔레이션 유전체와, 상기 금속 실리사이드 막의 표면 상에 배치되며 상기 아리솔레이션 유전체상으로 연장되며 도전성 내화 금속 화합물을 포함하는 상호 접속부를 더 포함하는 것을 특징으로 하는 반도체 바디 내에 형성된 집적 회로 구조물.
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