KR100243715B1 - 공핍부가 합체된 고립 웰의 fet를 가진 cmos 구조물 및 그 제조 방법 - Google Patents

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Abstract

고립된 P-웰이 있는 NFET를 포함한 전계 고립부를 가진 CMOS 집적 회로에 있어서, 고립된 P-웰은 전계 고립부(예로, STI)와 P-웰의 폭 및 도핑부 아래로 확장되지 않도록 조정되며, 하부에 놓인 매립된 N-웰은 소스/드레인(S-D)의 공핍영역 및 웰-다이오드가 P-웰에서 중복됨이 없이 일치(합체)되도록 조정된다. 반도체 장치는 벌크 단결정 기술에서 바이폴라 효과 및 감소된 접합 커패시턴스를 얻게 된다.

Description

공핍부가 합체된 고립 웰의 FET를 가진 CMOS 구조물 및 그 제조 방법
본 발명은 고립된 웰들에는 합체된 공핍 영역이 있는 FET를 가진 CMOS 구조물 및 그 제조 방법에 관한 것이다.
종래의 상보형 금속 산화막 반도체(CMOS) 기술은 논리 소자들을 형성하기 위해 NMOS 및 PMOS를 사용한다. 공지된 바와 같이, CMOS 기술의 주된 이점은 전력 소비를 최소화한다는 것이다.
CMOS 구조물의 제조에 있어서, 종래의 한가지 접근법은 P기판에 직접 접속하는 P웰로 NFET를 형성하는 것이다. 하지만, 향상된 CMOS 기술에 있어서, 본체 효과(body-effect; 즉, 웰 상의 역바이어스로 Vt의 상승)는 성능을 감소시키며, 이는 전원 전압이 감소됨에 따라 악화된다. 이러한 문제점은 자체의 P웰 내의 각 NFET를 대신 고립시킴으로써 제거되어 왔다. 즉, NFET 설계의 종래의 다른 형태는 예를 들어 J.Hayden 등에 의한 『IEEE Trans. Electron Dev., v. 41, P. 2318(1994)』에 기재된 바와 같이, 다중 웰 처리에서 P+기판 및 P웰 사이에 형성된 N웰을 포함한다. 또한, 전기적으로 접속되지 않고 이 방식으로 형성된 독립 p웰은 예를 들어, 미국 특허 번호 4,107,501(Khajezadeh)에서 설명되어 있다. 하지만, 추가 배치 영역을 요구하면서, 각 장치가 자체의 본체-소스 접속을 가질 경우에만 접속되는 N-P웰은 본체 효과를 배제하고, 장치 전류의 향상이나 접합 커패시턴스의 감소를 제공하지 않는다. 아울러, 작은 임계 전하에 기인한 것으로, 이러한 방식으로 형성된 종래의 고성능 CMOS SRAM에서의 소프트 에러율은 높다.
한편, 실리콘-온-절연체(silicon-on-insulator; SOI) 장치는 벌크 CMOS기술보다 더 우수한 성능을 제공할 것으로 기대된다. 즉, SOI는 부동(floating) 웰에 의한 바이폴라 효과에 기인하여 동일한 채널 길이에 대해 약 50% 정도 더 우수한 성능을 가진다. 하지만, 비용이 많이 들고, 재질은 SOI가 상업상 실행 가능한 기술이 되기에 앞서 해결되어야 하는 문제이다. 예를 들어, SIMOX(산소 주입된 실리콘) 또는 SOS(사파이어 상의 실리콘), SOI 재료 내의 채널 이동도는 벌크 또는 에피택셜 실리콘에서와 비교될 수 없다. 또한, 실란의 반응으로부터 호스트 결정(host crystal)으로 자동 도핑하여 야기된 바와 같은 헤테로 에피택시 인터페이스에서 제어 불가능한 고 불순물 농도가 존재할 수 있으며, SOS의 경우, 사파이어는 실리콘층으로 확산되는 알루미늄으로 환원된다. 또한, 고 결함도 문제는 산소 주입이나, 실리콘 또는 호스트 결정의 격자 상수 간의 불일치로부터 발생될 수 있다. 아울러, 격자 상수 불일치가 인터페이스에서 가장 빈번하므로, 장치 재질의 얇은 에피택시층을 성장시키기 어렵게 될 수 있다. 또, 실리콘 및 호스트 결정 간의 선형 열 팽창 계수의 차에 기인한 실리콘 막 내의 압축 인장 응력(SOS의 응력은 압축 응력임)이 존재할 수 있다. SOI에 관련한 상술한 어려움을 극복하기 위한 여러 가지 접근법이 시도되고 있으나, 완전한 해결책이 개발되어 있지 않다.
따라서, CMOS 및 SOI의 이점을 효과적으로 결합시켜 종래의 각 결점을 극복하기 위하여, CMOS 구조 및 공정에 대한 본 발명에 앞서, 벌크(단결정) 실리콘의 고품질을 유지하면서 p웰을 고립하고 커패시턴스를 감소시키는 것과 같은 해결되지 않은 요구가 남아 있다.
본 발명의 목적은 벌크 단결정 기술에서 바이폴라 효과 및 감소된 접합 커패시턴스를 얻게 되는 반도체 장치에 관한 것이다.
상기 및 다른 목적, 장점 및 이득은 고립된 얕은 웰(예로, 고립된 p웰)을 가진 FET(s)를 포함한 활성 영역 주변에 국부 전계 고립부를 가진 CMOS 집적 회로를 제공하는 본 발명에 구현된다. 여기에서, 고립될 얕은 웰과 하부에 위치한 역도전성의 매립 웰(예를 들어, 매립된 N웰)의 폭과 도핑이 조정되어 소스/드레인(S-D) 다이오드의 공핍 영역과 P-N 웰-다이오드는 얕은 웰 내에서 일치(합체)된다. 부가적으로, 본 발명의 다른 중요한 특성은 얕은 고립된 웰의 수직 깊이가 인접한 전계 고립 수단(예로, 얕은 트렌치 고립 또는 간단히, "STI")에서 보다 작게 형성된다는 점에 있다.
상기 방식으로 얕은 웰을 고립시킴으로써, 채널 영역이 전기적으로 고립된다. 또한, 더 넓은 공핍 영역이 제공되어, 보다 낮은 드레인 커패시턴스를 초래하게 된다. 고립된 STI 포킷 내에 형성되어 있는 고립된 웰은 부동 상태로 남게 되는데, 이는, 단지 SOI 내에서와 같이 임의의 전원에 접속되어 있지 않음을 의미한다. 기판 접합에 대해 고립된 웰은 기판이 접지되어 있고 매립된 n웰은 전원(또는 어떤 다른 전압)에 접속되어 있으므로, 결코 순바이어스되지 않는다. 웰 부동 상태를 유지하여, 실리콘-온-절연체(SOI) 내에서와 같이, 소스로 유입되는 드레인 상의 임팩트 이온화에 의해 고립된 웰은 순 바이어스될 수 있다. 일반적으로, 전류는 1㎂ 레벨에 있고, 웰 접합에서는 1㎁ 이하로 누설된다.
부가적으로, 고립된 얕은 웰은 얕은 트렌치 고립부(STI) 아래로 확장되고 다른 웰(본 발명으로 그 시나리오는 방지됨)에 접속될 경우, 커패시턴스(P-N 웰)는 크기의 정도에 의해 증가하며, 전압이 다른 웰에 연결되어 본 발명으로 얻게 되는 많은 이익을 손실하게 될 것이다. 본 발명은 고립된 웰이 다른 웰들과 접속하는 것을 효과적으로 방지한다.
본 발명은 또한 자체 웰(예로, P웰)내에서 각 FET(예로, NFET)를 고립시킴으로써 종래의 CMOS에 관련된 본체 효과 문제(웰 상의 역 바이어스로 인한 Vt의 증가)를 배제한다. 본 발명은 벌크 단결정 기술에서 감소된 접합 커패시턴스 및 바이폴라 효과에 기인하여 동일한 채널 길이에 대한 더 우수한 성능을 얻는 것이 확실하다. 본 발명의 벌크 CMOS 구조는 고품질의 벌크(단결정 실리콘)를 유지하면서 SOI에 관련된 여러 가지 장점들을 제공한다.
적층된 NFET 상의 본체 효과를 배제하는데 본 발명을 이용함으로써 그 성능을 유지할 수 있게 된다. 작은 임계 전하에 기인한 CMOS 구조 내의 높은 소프트 에러율은 매립된 N웰 내의 SER 결과에서 나온 전하의 수집에 기인하여 본 발명에 의해 감소된다.
또한, 본 발명의 일 실시예에 제공된 바와 같은 드레인/P웰/N웰 영역은 펀치스루 다이오드를 형성하는데, 공핍 영역이 매우 협소할 경우 다량의 펀치 스루 전류가 발생하게 된다. 하지만, 본 발명에 있어서, 고립된 웰은 공핍 영역들이 제로 바이어스로서 단지 합체되도록 설계된다. 이는 드레인의 전압이 1.8V인 것과 비교하여 소스(또는 드레인)의 전압이 0V일 경우에 소정의 장벽이 낮아지도록 유발하지만, 펀치 스루 전류는 장벽이 P-N 접합에서와 거의 마찬가지로 유지되기 때문에 제어될 수 있다.
본 발명의 반도체 장치 제조 방법이 제공되어 있다. 본 발명은 종래의 CM0S 공정과 비교하여 단 한 개의 추가 마스크를 요구하여 실행이 용이하다. 예를 들면, 본 발명에 따라 제조된 NFET의 경우에 있어서, 한 개의 추가 마스크로 N웰 주입의 심부(deep part)가 매립된 N층을 요구하는 NFET 하에 또한 주입된다. N웰은 전원(예로, Vdd, 1.8V 등등)에 접속된다. 이들 NFET에 대한 P웰은 필요할 경우 다른 마스크를 사용하여 독립적으로 조정될 수도 있으나, 본 발명으로 제한되지는 않는다. 필요하다면, 접촉부는 동일한 STI웰 내의 인접한(butted) 접촉부를 이용하여 이들 고립된 P웰에 여전히 형성될 수 있다.
다시, 본 발명의 상기 및 다른 목적은 부동 웰 동작 및 소스-드레인 커패시턴스의 감소를 위해 웰을 고립하도록 고립 웰 및 소스-드레인 공핍 영역을 합체함으로써 실현된다. 본 발명에 의해 구체화된 본 기술에 따른 고립 웰은 SOI에 관련된 재료의 문제가 없고 SOI의 여러 가지 이점을 가진 반도체 장치를 제공한다.
본 발명의 상기 및 다른 목적과 특성들은 도면 및 양호한 실시예의 설명에 의해 더욱 명백해질 것이다.
제1도는 전계 고립 트렌치들이 형성되어 있는 제조 단에서 본 발명의 실시예의 확대 단면도.
제2도는 고립된 P-웰이 형성되어 있는 제조 단에서 본 발명의 실시예의 확대 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
12 : 트렌치 13 : N 웰
14 : P 웰 21 : 소스
22 : 드레인
도면을 참조하면, 본 발명의 반도체 구조의 대표 부분에 대한 제조의 여러 단에서 본 확대 단면도가 도시되어 있다. 얕은 트렌치 고립부를 가진 CMOS 집적 회로의 형성은 예시의 목적으로 사용되고 있다. 도면은 여러 층의 두께가 예시의 명확성을 위해 도시되어 있으므로 반드시 일정한 비율로 축적되어 있지는 않으며, 제한적 의미로 해석되어서는 안된다.
도 1을 참조하면, 양호한 실시예에서, 고농도 도핑된 P+형 반도체 기판 웨이퍼(10)는 약 1×1019내지 5×1019atoms/㎤의 도펀트를 가진 것으로 제공된다. P형 에피택셜 층(11; "P-epi")은 공지된 기상(vapor phase) 에피택셜 기법에서와 같이 기판(10)의 상층에 성장된다. 에피택셜 층(11)은 저농도 도핑되며, 약 5×1016atoms/㎤ 보다 낮은 도펀트 농도와 1 내지 2㎛(1,000 내지 2,000㎚)의 두께를 갖는다. P-에피택셜 막(11)은 패드막(도시 생략)으로 패턴된다. 패드막은 후속 단계들에서 에칭/연마 중단 역할을 하는 약 175㎚ 두께를 가진 산소/질소막이다.
고해상도 포토레지스트를 패드막 상에 형성하고 패턴하여 전계 고립부를 제공하는데 사용될 얕은 트렌치(12)를 형성하기 위한 에칭 마스크를 한정하게 된다. 마스크 패턴은 건식 플라즈마 에칭에 의해서와 같이, 패드막으로 변화된다. 포토레지스트를 벗긴 후, 에칭 마스크와 같은 패턴된 패드막을 사용한 비소 반응 이온 에칭(RIE; 또는 비소 습식 화학적 에칭)에 의해 P-에피택셜층(11)으로 약 5500Å 깊이의 얕은 트렌치(12)를 에칭한다. 에피텍셜층(11)의 표면 상에 트렌치(12)를 과도 충전하는 두께로, 산화물 또는 폴리실리콘(32)의 등각 증착, 양호하게는 화학 기상 증착법(CVD)에 의해 얕은 트렌치(12)를 충전한다. 증착된 산화물 또는 폴리실리콘(32)의 표면부는 양호하게는 RIE 에칭-백 및 기계 화학적 평탄화(CMP)의 결합으로 평탄화된다. 그 후, 뜨거운 인산 및 완충된 HF 등에 의해 패드막을 벗겨, 도 1에 도시된 바와 같은 중간 장치 구조를 제공하게 된다.
본 명세서에서는 얕은 트렌치 고립부(STI)가 제공되어 있으나, 전계 고립부는 당업자에게 공지된 LOCOS(실리콘의 국부 산화법) 또는 PELOX(폴리 캡슐화된 LOCOS) 기술에 의하여도 달성될 수 있음을 이해하여야 한다. 그럼에도 불구하고, 트렌치 고립부는 공간 소비를 줄이고 버드 비크(bird's beak) 침식 문제가 없기 때문에, 일반적으로 바람직하다. 어쨋든, 프로세싱 프로토콜에 이어, 희생(스크린) 산화물(도시 생략)은 노출된 기판 표면 상에 이러한 공정 단계에서 양호하게 성장되는데 이들은 본 발명의 구성이 일체화되는 CMOS 공정의 N 및 P 채널 장치를 위한 활성 장치 영역이 된다.
다음으로, 도 2에서와 같이, 매립된 N층(13)은 N웰을 형성하고자 하는 곳을 제외하고는 기판의 전부분을 커버하는 N웰 마스크를 사용하여 약 500~1500 KeV의 에너지 및 약 1×1013~10×1013atoms/㎠ 선량(dose)으로 P-에피택셜층(11) 내로 인을 주입하여 형성되고, 이는 약 5×1017~5×1018atoms/㎤의 최대 도펀트 농도를 갖게 된다. 비소 또는 안티몬은 선택적으로 N형 도펀트로서 사용될 수 있다. 별도의 P웰 마스크를 사용하여, 약 1×1013~10×1013atoms/㎠의 선량으로 약 100~400 KeV에서 양호하게는 붕소를 포함하는 P형 도펀트를 주입하여 P웰(14)이 형성되는데, 이는 약 1×1017~5×1017atoms/㎠의 최대 도펀트 농도를 갖게 된다. 포토레지스트, 이산화실리콘 및 질화실리콘으로 된 이온 주입 마스크와 같은 이온 주입에 대한 마스킹 기능을 제공하는데 사용되는 종래의 마스킹 재료 및 두께가 본 장치의 공정에 사용될 수 있다. 또한, 이해되듯이, 매립된 N-웰(13) 및 P-웰(14)의 형성 순서는 상술한 것과 반대로 될 수 있다. 도 2에서와 같이, P웰(14)은 P웰(14)의 횡측을 제한하는 얕은 고립 트렌치(12) 및 P웰(14)의 하측을 제한하는 하부 매립 N웰(13)에 의해 물리적 및 전기적으로 고립된다.
도 2에서와 같이, P웰(14)의 깊이 "d'"는 이것이 인접한 얕은 트렌치 고립부(12)의 수직 깊이 "d"의 수직 아래로 연장되지 않도록 (즉, d'〈d) 그의 주입 에너지 및/또는 도펀트 레벨을 제어하여 조정된다. 공핍된 영역은 STI들의 깊이 "d" 보다 위에 위치한 P-N 접합 "j"에서부터 시작된다. "공핍 영역"은 전하 캐리어 밀도가 이온화된 도너 및 억셉터의 고정된 순 전하 밀도를 중화시키기에 불충분한 영역을 의미한다. P웰이 STI(12) 아래로 확장되고 다른 웰과 접속될 경우, 커패시턴스(P-N웰)는 크기의 정도에 따라 증가하고, 다른 웰에 전압이 부과되어 본 발명의 장점이 크게 손실된다.
또한, 도 2에서와 같이, P웰(14)의 폭 및 도핑이 P웰(14) [및 N웰(13)]의 형성에 사용되는 도펀트 농도 및 주입 에너지의 적절한 관리에 의해 조정되어, 소스/드레인 다이오드 및 웰 다이오드의 공핍 영역(17, 18)은 P웰(14) 내에서 교차(합체)하여 합체된 공핍부 MD를 제공하게 된다. 이는 보다 낮은 드레인 커패시턴스를 초래하는 더 넓은 공핍 영역을 제공한다. 따라서, 이들 고립된 STI 포킷에 형성된 P웰(14)은 SOI 구조와 유사한 부동 상태(즉, 어떠한 전원에도 접속되지 않음)로 남아 있다. P웰(14)을 부동 상태로 유지함에 따라, SOI와 유사한 소스로 유입되는 드레인 상의 임팩트 이온화에 의해 P웰(14)을 순바이어스할 수 있다. 따라서, 본 발명에서는 NFET는 N형 소스/드레인 접합부 및 공통 N웰 사이가 공핍 상태가 되도록 얕은 저농도 도핑된 고립 P웰을 가지도록 형성되어, 채널 영역을 전기적으로 고립할 수 있게 된다.
본 발명에 있어서, 매립된 N웰(13) 및 P웰(14)은 반도체 층(11)의 표면 "S"에 대하여 비교적 얕은 깊이로 형성된다. 예를 들면, P웰(14)의 가장 깊은 범위는 통상 1㎛(1,000㎚)보다 작고, N웰(13)의 가장 깊은 범위는 표면 "S"에서 약 2㎛(2,000㎚)보다 작다.
NFET(16)의 드레인/P웰/N웰 영역은 펀치 스루 다이오드를 형성한다. 공핍영역이 매우 근접해 있을 경우, 매우 큰 펀치 스루 전류가 있게 되지만, P웰(14)은 공핍 영역이 본 발명에서 제로 바이어스로 합체해 있도록 설계된다. 이러한 배치는 드레인 상에서의 전압 1.8V와 비교하여 소스[21; 또는 드레인(22)] 상에서 전압이 0V일 경우에 소정의 장벽의 저하를 발생시키지만, 펀치 스루 전류는 장벽이 P-N 접합 다이오드 내에서와 거의 마찬가지로 유지되기 때문에 제어될 수 있다.
따라서, 단 하나의 추가 마스크를 사용하여, N웰 주입의 심부는 또한 매립된 N층을 요구하는 NFET 아래로 주입된다. 이러한 N웰(13)은 전원(Vdd, 1.8V 등)에 접속되지 않는다. 이들 NFET의 P웰(14)은 필요한 다른 마스크를 사용하여 독립적으로 조정될 수 있지만, 접촉부는 여전히, 동일한 STI 웰 내의 인접한 접촉부를 사용하여 고립된 P웰(14)에 형성될 수 있다.
다른 웰, 예로, P웰(15) 및 N웰(16)은 또한 동일한 반도체 장치에서 P기판(10)에 직접 접속되는 P웰을 가진 종래의 NFET(20)를 형성하며, 종래의 PFET(30)장치에 대한 퇴행성(retrograde) N웰(16)을 형성하는 주입 기술에 의해 형성될 수 있다. NFET(20) 및 PFET(30)는 도 2에 도시된 바와 같이 고립된 웰을 포함하지 않는다.
본 발명의 다른 방법의 공정 단계에 있어서, 전술한 바와 같이, P-N 접합 "j"는 여전히, 인접한 얕은 트렌치 고립부(STI)의 저부(bottom)로부터 수직 상방에 위치되어야 하며, 소스-드레인(S-D) 다이오드 및 웰-다이오드의 공핍 영역은 P웰(14) 내에서 일치한다는 조건하에서 N-웰(13)의 형성에 앞서 P-웰(14)을 형성할 수 있다.
나머지 공정은 1994년 12월 Vol. 41, No. 12, pp 2318-2325의 『IEEE Trans. on Electron Devices』의 Hayden, J.에 의해 예증된 바와 같이, 종래의 고성능 CMOS 제조 공정 라인을 따라 처리될 수 있다. 실례로, 게이트 산화물(도시 생략), 도전 게이트 및 질화 실리콘 캡을 포함한 게이트 스택 구조물은 미국 특허 5,250,829(Bronner)호에 기재된 바와 같이, 공지된 기술에 따라 형성될 수 있다. 예를 들면, 상기 언급된 희생 산화물을 벗긴 후, 기판의 노출면 상에 게이트 절연체(산화물)을 성장시킨 다음, 그 위에 폴리실리콘을 증착시키고 NFET의 경우에 인을 이온 주입하여 도핑하는데, 여기에서, 후자는 트랜지스터의 하부 게이트 전극으로서 작용할 것이다. 본 기술로 공지된 바와 같이, 그러한 폴리실리콘층은 통상 CVD에 의해 증착되며, 도전성을 높이기 위하여 증착의 원 위치에 또는 연속 도핑에 의해 양호하게 도핑된다. 도 2에 도시된 전반적인 게이트 전극(23)의 하부층(도시생략)은 적정 마스크로 폴리실리콘층으로부터 에칭된다. 선택적으로, 저농도 도핑된 주입 연장부(도시 생략)는 N형 도펀트종의 이온 주입 및 마스킹에 의해 상기 접합부에서 형성될 수 있다. 측벽 유전 스페이서(24; 예로, 질소, 실리콘 산화물, 금속 산화물 등)는 공지된 방법에 의해 게이트 전극(23)의 횡측 상에 형성된다.
차단 마스크는 N 채널 FET가 형성되어 있는 곳을 제외한 (PFET 영역을 포함한) 전체 장치 영역을 보호하는데 사용된다. 인(25KeV에서 3×1015atoms/㎠) 또는 비소(50KeV에서 3×1015atoms/㎠)를 N-채널 소스/드레인 영역에 주입하여 N-채널 "C"를 한정하기 위해 N+소스-드레인 영역(21, 22)이 주입된다. (종래 기술로 공지된 바와 같이, 주입 직후 행해지거나 그렇지 않을 수도 있는) 어닐 처리 후, 소스/드레인 영역(21, 22)은 약 0.25㎛(250㎚)의 채널 길이를 한정하여 형성된다.
PFET 장치에 대한 P+형 확산부는 NFET 영역을 보호하도록 차단 마스크를 사용하여 형성된다. 내화(refractory) 금속 실리사이드층(예로, 티타늄, 코발트, 텅스텐 또는 유사 실리사이드)이 형성되고, 반응하지 않은 금속을 세척하도록 에칭되어 게이트 전극(23)에 상부 게이트층(도시 생략)을 제공하게 된다. 장치에 대한 회로를 완성하기 위해 종래의 CMOS 제조에 따라 접촉 및 금속화를 한정(도시 생략) 할 수 있다.
따라서, 본 발명의 양호한 반도체 장치에 있어서, PFET(30)는 종래 방법 즉, (퇴행성) N웰로 형성된다. NFET에는 두가지 타입이 있는데;
(1) NFET(20)의 제1 타입은 P-기판에 직접 접속되는 P-웰을 갖도록 종래의 방식으로 형성된 종래의 NFET이며, (2) NFET(16)의 제2 타입은 본 발명에 따라 고립된 P+기판 및 P-웰 사이에 N웰을 갖는다.
본 발명은 종래의 고성능 CMOS 제조 기술에 비하여 단 1개의 추가 마스크를 요구하는 것으로, 실행이 용이하다. 추가 마스크로, N웰 주입의 심부는 또한 매립된 N층을 요구하는 NFET 하에서 주입된다. 이러한 N웰은 전원(예로, Vdd, 1.8V등)에 접속된다. 이들 NFET에 대한 P-웰은 또한 필요한 경우 다른 마스크를 사용하여 독립적으로 조정될 수 있으나, 이는 본 발명에 제한되지는 않는다. 필요에 따라, 접촉부는 여전히, 동일한 STI웰 내의 인접한 접촉부를 사용하여 이들 고립된 P웰로 형성될 수 있다. 본 발명의 다른 실시예에 있어서, P 에피택셜층(11), 웰(13), 웰(14) 및 소스/드레인 영역(21, 22)의 도전성은 층(14)내의 고립된 N웰을 형성하도록 전환될 수 있다. 본 발명의 또 다른 실시예에 있어서, 고립된 P웰(들) 및 고립된 N-웰(들)은 본 발명의 실시에 따라 동일한 반도체 장치에서 형성될 수 있다.
본 발명은 벌크 CMOS와의 사용이 용이하며 호환적이 될 수 있고, 재질에 있어 SOI 보다 유리한 점을 갖는다. 여기에서 본 발명은 CMOS에 관하여 설명하였으나, 본 발명이 고성능 논리, 고립된 SRAM 및 BiCMOS 장치에도 적용가능함을 이해하여야 한다.
본 발명은 양호한 일실시예에 관하여 설명하였으나, 당업자에 의해 상술한 여러 단계들이 변경될 수 있으며 본 발명의 원리 및 범위를 벗어나지 않고서 다른 재료의 대체는 물론 도펀트 종 및 타입도 여러가지로 이루어질 수 있음을 알 수 있다.

Claims (18)

  1. CMOS 트랜지스터에 있어서, 제1 도전층의 반도체층; 고립 수단 깊이를 가진 상기 반도체층 내에 형성되는 전계 고립 수단(field isolation means); 상기 제1 도전형으로서, 상기 자계 고립 수단 사이에 횡측으로 한정되며 상기 고립 수단 깊이보다 작은 최대 웰 깊이를 가진 제1의 얕은 부동(floating) 웰; 상기 제1 도전형의 반대 도전형인 제2 도전형으로서, 상기 반도체층 내에 배치되며 상기 부동 웰 아래에 위치하여 상기 부동 웰을 한정하는 제2의 깊은 비-부동 웰; 및 상기 부동 웰 내에 배치되며 상기 반도체층의 표면 영역 내에 위치되어, 채널 영역을 한정하는 소스 및 드레인 영역을 포함하되, 상기 부동 웰은 (a) 상기 소스와 드레인 영역 및 상기 부동 웰 간의 다이오드와 (b) 상기 깊은 웰 및 상기 부동 웰 간의 다이오드 사이의 합체된 공핍 영역을 생성하는데 유효한 폭 및 도핑 레벨을 가짐으로써, 상기 채널 영역을 고립시키는 CMOS 트랜지스터.
  2. CMOS 트랜지스터에 있어서, 제1 도전형의 반도체 기판 재료; 상기 반도체 기판 상에 위치되는 상기 제1 도전형의 반도체층; 트렌치 깊이를 가진 상기 반도체층 내에 형성되며 절연 재료로 충전되는 얕은 트렌치; 상기 제1 도전형으로서, 상기 얕은 트렌치들 사이에 횡축으로 한정되며 상기 트렌치 깊이보다 작은 최대 웰 깊이를 갖는 제1의 얕은 부동 웰; 상기 제1 도전형의 반대 도전형인 제2 도전형으로서, 상기 반도체층 내에 배치되며 상기 부동 웰 아래에 위치하여 상기 부동 웰을 한정하고 상기 반도체 기판 재료로부터 상기 부동 웰을 고립하는 제2의 깊은 비-부동 웰; 및 상기 부동 웰 내에 배치되며 상기 반도체층의 표면 영역 내에 위치되어, 채널 영역을 한정하는 소스 및 드레인 영역을 포함하되, 상기 부동 웰은 (a) 상기 소스와 드레인 영역 및 상기 부동 웰 간의 다이오드와 (b) 상기 깊은 웰 및 상기 부동 웰 간의 다이오드 사이의 합체된 공핍 영역을 생성하는데 유효한 폭 및 도핑 레벨을 가짐으로써, 상기 채널 영역을 고립시키는 CMOS 트랜지스터.
  3. 제2항에 있어서, 상기 제1 도전형이 P형인 CMOS 트랜지스터.
  4. 제2항에 있어서, 상기 부동 웰이 붕소로 도핑되는 CMOS 트랜지스터.
  5. 제2항에 있어서, 상기 제2 도전형이 N형인 CMOS 트랜지스터.
  6. 제2항에 있어서, 상기 제2의 깊은 웰은 비소, 안티몬 및 인으로 구성된 그룹에서 선택된 도펀트로 도핑되는 CMOS 트랜지스터.
  7. 제2항에 있어서, 상기 반도체층이 약 1 내지 2㎛의 두께를 가지는 CMOS 트랜지스터.
  8. 제2항에 있어서, 상기 반도체 기판 재료가 단결정성 재료인 CMOS 트랜지스터.
  9. 제8항에 있어서, 상기 반도체 기판 재료는 실리콘 및 비소화갈륨으로 구성된 그룹에서 선택된 단결정성 재료인 CMOS 트랜지스터.
  10. CMOS 트랜지스터를 형성하는 방법에 있어서, (a) 제1 도전형의 반도체 기판 재료를 제공하는 단계; (b) 상기 반도체 기판 재료의 주표면 상에 제1 도전형의 반도체층을 형성하는 단계; (c) 트렌치 깊이를 가진 얕은 트렌치를 상기 반도체층 내에 형성하는 단계, (d) 상기 트렌치를 절연 재료로 충전하는 단계; (e) 상기 얕은 트렌치에 의해 한정된 상기 부동 웰을 상기 얕은 트렌치 사이에 횡측으로 배치하는 단계와 상기 트렌치 깊이보다 작은 수직 깊이에서 상기 부동 웰의 최대 웰 깊이를 설정하는 단계를 포함하는 단계로서, 상기 제1 도전형의 제1의 얕은 부동 웰을 형성하는 단계; (f) 상기 제1 도전형의 반대 도전형인 제2 도전형으로서, 상기 반도체층 내에 배치되며 상기 부동 웰 아래에 위치하여 상기 부동 웰을 한정하고 상기 부동 웰을 상기 반도체 기판 재료로부터 고립시키는 제2의 깊은 비-부동 웰을 형성하는 단계; 및 (g) 상기 부동 웰 내에 배치되며 상기 반도체층의 표면 영역 내에 위치되어, 채널 영역을 한정하는 소스 및 드레인 영역을 형성하는 단계를 포함하되, 상기 부동 웰은 (i) 상기 소스와 드레인 영역 및 상기 부동 웰 간의 다이오드와 (ii) 상기 깊은 웰 및 상기 부동 웰 간의 다이오드 사이의 합체된 공핍 영역을 생성하는데 유효한 폭 및 도핑 레벨을 가짐으로써, 상기 채널 영역을 고립시키는 CMOS 트랜지스터 형성 방법.
  11. 제10항에 있어서, 상기 제1의 얕은 부동 웰을 형성하는 상기 단계는 상기 반도체층에 붕소 도펀트를 이온 주입하는 단계를 포함하는 CMOS 트랜지스터 형성 방법.
  12. 제10항에 있어서, 상기 제2의 깊은 비-부동 웰을 형성하는 상기 단계는 상기 반도체층에 도펀트를 이온 주입하는 단계를 포함하며, 상기 도펀트는 비소, 안티몬 및 인으로 구성된 그룹에서 선택되는 CMOS 트랜지스터 형성 방법.
  13. 제10항에 있어서, 제1 도전형의 상기 반도체층을 제공하는 상기 단계는 상기 반도체층을 형성하기 위해 반도체 재료를 에피택셜 증착하는 단계를 포함하는 CMOS 트랜지스터 형성 방법.
  14. 제10항에 있어서, 상기 반도체층이 약 1 내지 2㎛의 두께를 갖는 CMOS 트랜지스터 형성 방법.
  15. 제10항에 있어서, 상기 제1 도전형이 P형인 CMOS 트랜지스터 형성 방법.
  16. 제10항에 있어서, 상기 제2 도전형이 N형인 CMOS 트랜지스터 형성 방법.
  17. 제10항에 있어서, 상기 반도체 기판 재료가 단결정성 재료인 CMOS 트랜지스터 형성 방법.
  18. 제17항에 있어서, 상기 반도체 기판 재료는 실리콘 및 비소화갈륨으로 구성된 그룹에서 선택되는 단결정성 재료인 CMOS 트랜지스터 형성 방법.
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