JPH1050863A - Ｍｏｓトランジスタ及びその製造方法 - Google Patents

Ｍｏｓトランジスタ及びその製造方法

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Abstract

(57)【要約】 【課題】 バイポーラ効果と、バルク単結晶技術におけ
る低い接合キャパシタンスとを兼ね備えた半導体デバイ
スを提供する。 【解決手段】 分離されたＰ型ウェルが、電界分離領域
（例えばＳＴＩ）の下を延びないように分離されたＰ型
ウェルが調整され、ソース／ドレイン（Ｓ−Ｄ）ダイオ
ード及びウェルダイオードの空乏領域がＰ型ウェル内で
重なり合わずにちょうど出会う（併合する）ようにＰ型
ウェルと下部の埋め込みＮ型ウェルの幅とドーピングが
調整された、分離されたＰ型ウェルを有するＮＦＥＴを
含む電界分離領域を有するＣＭＯＳ集積回路。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、併合空乏領域を伴
う分離されたウェルを有するＦＥＴを備えたＣＭＯＳ構
造及びその製造方法に関する。
【０００２】
【従来の技術】相補型金属酸化膜半導体（ＣＭＯＳ）技
術では、従来から論理素子を形成するのにＮＭＯＳトラ
ンジスタとＰＭＯＳトランジスタの双方を利用してい
る。周知のように、ＣＭＯＳ技術の大きな利点は、電力
消費量が最小になることである。
【０００３】ＣＭＯＳ構造の製造における従来の一方法
は、Ｐ型基板に直接接続するＰ型ウェルをもつＮＦＥＴ
を形成することである。しかしながら、高度なＣＭＯＳ
技術では、ボディー効果（すなわち、ウェルに逆バイア
スがかかるとＶｔが増加する）により性能が低下する。
この性能の低下は供給電圧が下がるにつれて顕著にな
る。この問題は、各ＮＦＥＴをそれ自体のＰ型ウェル内
で分離することにより解消された。すなわち、従来技術
によるもう１つの種類のＮＦＥＴ設計は、例えばＪ．ヘ
イデン（Hayden）らがIEEE Trans. Electron Dev., v.
41, p. 2318（1994）に記載しているように、多重ウェ
ル工程においてＰ＋型基板とＰ型ウェルとの間に形成さ
れたＮ型ウェルを必要とするものである。また、このよ
うにして形成された、電気的に接続されてはいるが独立
しているＰ型ウェルは、例えば米国特許第４１７０５０
１号ハジェザーデ（Khajezadeh）に記載されている。し
かしながら、接続されたＮ−Ｐ型ウェルは、各デバイス
がそれ自体のボディーソース接続をもつ場合にしかボデ
ィー効果をなくすことができず、余分のレイアウト領域
を必要とし、デバイス電流の増大または接合キャパシタ
ンスの減少をもたらさない。さらに、このようにして形
成された従来の高性能ＣＭＯＳ ＳＲＡＭでは、臨界電
荷が小さいため、ソフト・エラー率が高い。
【０００４】一方、シリコン・オン・インシュレータ
（ＳＯＩ）デバイスは、バルクＣＭＯＳ技術よりもすぐ
れた性能をもたらすと予想されてきた。すなわち、同じ
チャンネル長の場合、ＳＯＩは、浮遊ウェルによって生
じるバイポーラ効果及び小さな接合キャパシタンスによ
り、約５０％すぐれた性能を有する。しかしながら、Ｓ
ＯＩが商業的実施のために実現可能な技術となるには、
コスト及び素材の品質について多くの問題を解決する必
要がある。例えば、ＳＩＭＯＸ（酸素注入シリコン）ま
たはＳＯＳ（シリコン・オン・サファイア）ＳＯＩ材に
おけるチャンネル移動度は、バルクまたはエピタキシャ
ル・シリコンのそれとは比較にならない。また、シラン
とホスト結晶の反応による自己ドーピングによって生じ
るヘテロエピタキシ界面において、不純物の濃度が高く
かつ制御不能になる可能性があり、あるいはＳＯＳの場
合には、サファイアがアルミニウムに還元されて、それ
がシリコン層内に拡散する。また、酸素の注入、あるい
はシリコンとホスト結晶との格子定数の不一致が原因
で、欠陥密度が高くなる問題が生じることがある。さら
に、格子定数の不一致は界面で最も顕著であるため、デ
バイス品質の薄膜エピタキシ層を成長させることが困難
になる可能性がある。さらに、シリコンとホスト結晶の
間の線膨張率の違いにより、シリコン薄膜内に圧縮−引
張応力（ＳＯＳ内の応力は圧縮性である）が生じること
がある。ＳＯＩに付随する前記の問題に対処するために
種々の手法が追求されてきたが、完全な解決方法は生ま
れていない。
【０００５】従って、本発明以前には、バルク（単結
晶）シリコンの高い品質を維持しながら、Ｐ型ウェルを
分離しキャパシタンスを減少させることにより、ＣＭＯ
Ｓ及びＳＯＩそれぞれの従来技術による欠点を回避しな
がらそれらの利点を有効に兼ね備えた、ＣＭＯＳ構造と
その製造方法の必要性は依然として満たされていない。
【０００６】
【発明が解決しようとする課題】本発明の目的は、バイ
ポーラ効果と、バルク単結晶技術における低い接合キャ
パシタンスとを兼ね備えた半導体デバイスを提供するこ
とである。
【０００７】
【課題を解決するための手段】上記及びその他の目的、
利点、及び利益は、分離される浅いウェル（例えばＰ型
ウェル）の幅及びドーピング、ならびに反対導電型の下
側の埋め込みウェル（例えば埋め込みＮ型ウェル）が、
ソース／ドレイン（Ｓ−Ｄ）ダイオード及びＰ−Ｎ型ウ
ェル・ダイオードの空乏領域がその浅いウェル内でちょ
うど出会う（併合する）ように調節された、分離された
浅いウェル（例えばＰ型ウェル）を有するＦＥＴを含
む、活性領域の周囲に局所的フィールド分離領域を有す
るＣＭＯＳ集積回路を提供する本発明において達成され
る。また、本発明のもう１つの大きな特徴は、浅い分離
ウェルの垂直深さが、隣接するフィールド分離手段（例
えば浅いトレンチ分離領域（ＳＴＩ））の垂直深さより
浅くされることにある。
【０００８】上記のようにして浅いウェルを分離するこ
とにより、チャネル領域が電気的に分離される。さら
に、はるかに広い空乏領域が設けられるため、ドレイン
・キャパシタンスが低くなる。分離されたＳＴＩポケッ
ト内に形成される分離ウェルは浮遊状態のまま残され
る。すなわちＳＯＩにおける場合と同じく、いかなる電
源にも結合されない。分離されたウェル−基板接合は、
基板がアースに結合されているため、決して順方向にバ
イアスされず、埋め込みｎ型ウェルが電源（または他の
何らかの電圧）に結合される。ウェルを浮遊した状態に
維持することにより、分離ウェルは、シリコン・オン・
インシュレータ（ＳＯＩ）における場合と同様、ソース
内に流れ込むドレイン上での衝突イオン化により順方向
にバイアスすることができる。通常、その電流は１μＡ
レベルであり、ウェル接合部の漏れは１ｎＡ未満であ
る。
【０００９】また、もし分離された浅いウェルが浅いト
レンチ分離領域（ＳＴＩ）の下を十分に延びて他のウェ
ルと接続されるならば（この状況は本発明によって回避
されることであるが）、キャパシタンス（Ｐ−Ｎ型ウェ
ル）が１桁ほど増大し、電圧が他のウェルに結合され、
それにより、本発明によって得られるはずの利益の多く
が抹消され犠牲になる。本発明は、分離されたウェルが
他のウェルと接続されるのを効果的に防止する。
【００１０】また、本発明により、各ＦＥＴ（例えばＮ
ＦＥＴ）をそれ自体のウェル（例えばＰ型ウェル）内で
分離することにより、従来技術によるＣＭＯＳに伴うボ
ディー効果の問題（ウェルに逆バイアスがかかるとＶｔ
が増加する）が解消される。事実、本発明は、バイポー
ラ効果とバルク単結晶技術におけるキャパシタンスの減
少により、同じチャンネル長でよりすぐれた性能が得ら
れる。本発明のバルクＣＭＯＳ構造は、バルク（単結晶
シリコン）の高い品質を維持しながら、ＳＯＩに伴う多
くの利点を提供する。
【００１１】また本発明を用いると、積層ＮＦＥＴ上で
のボディー効果を解消して、それによって性能を維持す
ることができる。臨界電荷が小さいことによりＣＭＯＳ
構造内ではソフト・エラー率が高いが、本発明では、埋
め込みＮ型ウェル内でＳＥＲイベントからの電荷が収集
されるため、この率が低下する。
【００１２】さらに、本発明の一実施形態で提供される
ようなドレイン／Ｐ型ウェル／Ｎ型ウェル領域は突抜け
ダイオードを形成し、空乏領域が互いに接近しすぎてい
る場合、多量の突抜け電流が生じる。しかしながら本発
明では、空乏領域が０バイアスでちょうど併合するよ
う、分離ウェルが設計される。これにより、ドレインに
は１．８Ｖがかかっているのにソース（またはドレイ
ン）上はゼロＶのとき、障壁がある程度下げられる。た
だし、障壁は依然としてＰ−Ｎ接合部内とほぼ同じであ
るので、突抜け電流は制御することができる。
【００１３】本明細書では本発明による半導体デバイス
の製造方法も提供される。本発明は、従来のＣＭＯＳ処
理に比べてマスクが余分に１つ必要なだけなので、実施
が容易である。例えば、本発明に従って作成された、マ
スクを１つ余分に有するＮＦＥＴの場合、Ｎ型ウェル注
入物の深い部分も、埋め込みＮ型層を必要とするＮＦＥ
Ｔの下に埋め込まれる。Ｎ型ウェルは電源（例えばＶｄ
ｄ、１．８Ｖなど）に結合される。これらのＮＦＥＴ用
のＰ型ウェルも、必要なら別のマスクを使用して、独立
に調節することが可能であるが、これは本発明にとって
重要ではない。必要ならば、同じＳＴＩウェル内で突合
せ接点を使うことによりこれらの分離Ｐ型ウェルに接点
を設けることができる。
【００１４】本発明の上記及びその他の目的は、浮遊ウ
ェルの挙動とソースドレイン・キャパシタンスの減少の
ために分離ウェルとソース−ドレイン空乏領域を併合し
てウェルを分離することによって実現される。本発明に
よって具体化される技術に従ってウェルを分離すること
により、ＳＯＩに付随する材料の問題なしに半導体デバ
イスにＳＯＩの多くの利点が付与される。
【００１５】
【発明の実施の形態】ここで図面を参照すると、本発明
の半導体構造の代表的な部分が複数の製造段階における
拡大断面図として示されている。説明のために、浅いト
レンチ分離領域を有するＣＭＯＳ集積回路の形成を使用
する。図をわかりやすくするために、種々の層の厚さを
示してあるので、図面は必ずしも一定の縮尺ではなく、
制限的な意味で解釈するべきではない。
【００１６】図１を参照すると、好ましい実施形態によ
れば、約１×１０19〜５×１０19原子／ｃｍ3のドーパ
ントを有する高濃度にドープしたＰ＋型半導体基板ウエ
ハ１０が設けられる。基板１０の上面に気相エピタキシ
ャル技術で知られているようなＰ型エピタキシャル層１
１（Ｐ−ｅｐｉ）が生成される。エピタキシャル層１１
は軽くドープされ、ドーパント濃度が約５×１０16原子
／ｃｍ3未満で、１〜２μｍ（１０００〜２０００ｎ
ｍ）の厚さを有する。Ｐ型エピタキシャル被覆１１の表
面はパッド・フィルム（図示せず）でパターン付けされ
る。パッド・フィルムは、約１７５ｎｍの厚さを有する
酸化物／窒化物層であり、後続段階でエッチング／研磨
停止層として作用する。
【００１７】高解像度フォトレジストをパッド・フィル
ム上に形成し、フィールド分離を与えるために使われる
浅いトレンチ１２を形成するためのエッチ・マスクを画
定するためにそれをパターン化する。マスク・パターン
を、乾式プラズマ・エッチングなどによりパッド・フィ
ルムに転写する。フォトレジストの剥離後、エッチ・マ
スクとしてパターン化されたパッド・フィルムを使用し
た異方性反応性イオン・エッチング（ＲＩＥ）（または
異方性湿式化学エッチング）により、約５５００Åの浅
いトレンチ１２をＰ型エピタキシャル層１１中にエッチ
ングする。浅いトレンチ１２を、好ましくは化学的気相
付着（ＣＶＤ）により、エピタキシャル層１１の表面よ
りも高くなるようにトレンチ１２を過剰充填する厚さま
で酸化物またはポリシリコン３２を共形付着することに
よって充填する。付着された酸化物またはポリシリコン
３２の表面部分を、好ましくはＲＩＥエッチバックと化
学機械的平坦化（ＣＭＰ）との組合せによって平坦化す
る。その後、熱リン酸と緩衝ＨＦなどによりパッド・フ
ィルムを剥離して、図１に示す中間デバイス構造を形成
する。
【００１８】ここでは浅いトレンチ分離領域（ＳＴＩ）
を示したが、フィールド分離は、当業者には周知のＬＯ
ＣＯＳ（シリコンの局所的酸化）またはＰＥＬＯＸ（ポ
リカプセル化ＬＯＣＯＳ）技術によっても実行可能であ
ることを理解されたい。ただし、トレンチ分離の方が消
費スペースが少なく、バーズ・ビークの問題がないこと
から、一般的にはトレンチ分離の方が好ましい。いずれ
にせよ、処理プロトコルを続行する際には、露出基板表
面上で処理を行うこの段階で犠牲（スクリーン）酸化物
（図示せず）を成長させることが好ましい。なぜなら、
露出基板表面が、本発明のアレイが組み込まれるＣＭＯ
ＳプロセスのＮ型及びＰ型チャンネル・デバイス用の能
動デバイス領域になるからである。
【００１９】次に、図２に示すように、Ｎ型ウェルが必
要とされる所以外の基板の全体を覆うＮ型ウェルマスク
の使用により、埋め込みＮ型層１３を形成し、約５００
〜１５００ＫｅＶのエネルギーで、約１×１０13〜１０
×１０13原子／ｃｍ2のドーズ量のリンを注入すること
により、Ｐ型エピタキシャル層１１へのイオン注入を実
施し、その結果、ピーク・ドーパント濃度が約５×１０
17〜５×１０18原子／ｃｍ3となるようにする。任意選
択でＮ型のドーパントとしてヒ素あるいはアンチモンを
使用することができる。別のＰ型ウェルマスクを使用
し、好ましくはホウ素から成るＰ型ドーパントを約１０
０〜４００ＫｅＶのエネルギーで、約１×１０13〜１０
×１０13原子／ｃｍ2のドーズ量で注入することによ
り、Ｐ型ウェル１４を形成する。その結果、ピーク・ド
ーパント濃度は約１×１０17〜５×１０17原子／ｃｍ2
となる。フォトレジスト、二酸化シリコン、及び窒化シ
リコンからなるイオン注入マスクなど、イオン注入用の
マスク機能をもたらすために使用される従来のマスク材
及びその厚さが、このデバイス加工に使用できる。ま
た、後でわかるように、埋め込みＮ型ウェル１３及びＰ
型ウェル１４を形成する順序を前記と逆にすることもで
きる。図２に示すように、Ｐ型ウェル１４は、Ｐ型ウェ
ル１４の側面と境界をなしている浅い分離トレンチ１２
と、Ｐ型ウェル１４の下面と境界を接している下側の埋
め込みＮ型ウェル１３とにより、物理的にも電気的にも
分離される。
【００２０】図２に示すように、Ｐ型ウェル１４の深さ
「ｄ'」は、それが隣接する浅いトレンチ分離領域１２
の垂直深さ「ｄ」を超えない（すなわち、ｄ'＜ｄ）よ
うに、その注入エネルギーまたはドーパント・レベルあ
るいはその両方を制御することによって調節する。空乏
領域は、ＳＴＩの垂直深さ「ｄ」より上にあるＰＮ接合
部「ｊ」から始まる。「空乏領域」とは、電荷キャリア
密度が、イオン化されたドナーとアクセプタの正味の固
定電荷密度を中和するのに不十分である領域を意味す
る。もしＰ型ウェルがＳＴＩ１２の下に延びて他のウェ
ルと接続すると、キャパシタンス（Ｐ−Ｎ型ウェル）が
１桁程度増加し、電圧が他のウェルに結合されるため、
利益の多くがなくなってしまう。
【００２１】また、図２に示すように、Ｐ型ウェル１４
の幅とドーピングは、ソース／ドレイン・ダイオードと
ウェル・ダイオードの空乏領域１７、１８がＰ型ウェル
１４でちょうど出会って（併合して、）併合した空乏領
域ＭＤを形成するように、Ｐ型ウェル１４（及びＮ型ウ
ェル１３）を形成する際に使用するドーパント濃度及び
注入エネルギーをうまく制御することによって調整す
る。これにより、はるかに広い空乏領域が得られ、その
結果ドレイン・キャパシタンスは少なくなる。こうして
これらの分離ＳＴＩポケットに形成されたＰ型ウェル１
４は、ＳＯＩ構造に類似した、浮遊状態（すなわち、電
源に結合されない状態）のまま残される。Ｐ型ウェル１
４を浮遊状態に保つことにより、ＳＯＩと同様に、ソー
ス内に流れるドレインでの衝突イオン化により、Ｐ型ウ
ェル１４に順バイアスをかけることができる。従って、
本発明におけるＮＦＥＴは、分離したＰ型ウェルをもつ
ように形成される。このＰ型ウェルは浅くて軽くドープ
されて、Ｎ型のソース／ドレイン接合点と共通Ｎ型ウェ
ルとの間で空乏化され、それにより、チャネル領域が電
気的に分離される。
【００２２】本発明においては、埋め込みＮ型ウェル１
３とＰ型ウェル１４は、半導体層１１の表面「ｓ」に対
して比較的浅い所に形成される。例えば、Ｐ型ウェル１
４の最深部分は通常、１μｍ（１０００ｎｍ）未満であ
り、Ｎ型ウェル１３の最深部分は表面「ｓ」から上に約
２μｍ（２０００ｎｍ）未満である。
【００２３】ＮＦＥＴ１６のドレイン／Ｐ型ウェル／Ｎ
型ウェル領域は突抜けダイオードを形成する。空乏領域
があまりにも接近している場合は、突抜け電流がかなり
大きくなるはずである。しかし本発明においては、空乏
領域がちょうどゼロ・バイアスで併合するようにＰ型ウ
ェル１４が設計される。この配置により、ドレインに
１．８Ｖがかかるのに比べてソース２１（またはドレイ
ン２２）にかかる電圧がゼロＶであるとき、障壁がある
程度下がる。ただし、障壁は依然としてＰ−Ｎ接合ダイ
オード中とほぼ同じであるので、突抜け電流は制御が可
能である。
【００２４】従って、マスクを余分に１つだけ使用する
ことにより、埋め込みＮ型層を必要とするＮＦＥＴの下
に、深いＮ型ウェルを注入することができる。このＮ型
ウェル１３は電源（Ｖｄｄ、１．８Ｖなど。）に結合さ
れる。これらのＮＦＥＴ用のＰ型ウェルも、必要ならば
別のマスクを使用して、独立に調節することができる
が、これは本発明にとって重要ではない。必要なら、同
じＳＴＩウェル内で突合せ接点を使用することによりこ
れらの分離Ｐ型ウェルに接点を設けることができる。
【００２５】他のウェル、例えば、Ｐ型ウェル１５及び
Ｎ型ウェル１６を注入技術によって形成して、Ｐ型基板
１０に直接接続するＰ型ウェルを有する従来のＮＦＥＴ
２０を同一の半導体デバイス内の他の場所に形成した
り、従来のＰＦＥＴ３０デバイス用のリトログレードＮ
型ウェル１６を形成することもできる。ＮＦＥＴ２０と
ＰＦＥＴ３０は、図２に示すように、分離したウェルを
必要としない。
【００２６】本発明の処理段階の代替方式においては、
ＰＮ接合部「ｊ」が、隣接する浅いトレンチの分離領域
（ＳＴＩ）の底面よりも（垂直方向に）上に位置し、か
つソース−ドレイン（Ｓ−Ｄ）ダイオード及びウェル・
ダイオードの空乏領域が上記の規定のようにＰ型ウェル
１４内で併合することを条件として、Ｎ型ウェル１３を
形成する前にＰ型ウェル１４を形成することができる。
【００２７】残りの処理は、Ｊ．ヘイデンらがIEEE Tra
ns. Electron Dev., vol. 41, No 12, December 1994,
pp. 2318-2325に例示しているような従来の高性能ＣＭ
ＯＳ製造処理のラインに沿って進めることができる。例
えば、米国特許第５２５０８２９号（ブロナー（Bronne
r））に記載されているような既知の技術に従って、ゲ
ート酸化物（図示せず）、導電性ゲート、及び窒化シリ
コンを含むゲート・スタック構造を形成することができ
る。例えば、上述の犠牲酸化物をはがした後、基板の露
出表面上にゲート絶縁体（酸化物）を成長させ、次にポ
リシリコンをその上に付着させ、ＮＦＥＴの場合は、イ
オン注入したリンでドープする。この場合、リンはトラ
ンジスタの下部ゲート電極の役割を果たす。従来技術で
既知のように、このようなポリシリコン層は通常、ＣＶ
Ｄによって付着させ、好ましくは、導電性を確保するた
めに、その場での付着によりまたはその後のドーピング
により、ドープする。図２に示す全体的ゲート電極２３
の下層（図示せず）を、適切なマスクを用いてポリシリ
コン層からエッチングする。任意選択で、Ｎ型ドーパン
トのマスキング及びイオン注入により、軽くドープされ
た注入延長部分（図示せず）をこの接合部に形成するこ
とができる。側壁誘電スペーサ２４（例えば、窒化物、
酸化シリコン、金属酸化物など）を、既知の方法でゲー
ト電極２３の側面上に形成する。
【００２８】Ｎ型チャンネルＦＥＴが形成される予定の
場所を除くデバイスの全領域（ＰＦＥＴ領域も含む）を
保護するために、ブロッキング・マスクを使用する。次
に、Ｎ型チャンネル・ソース／ドレイン領域内にリン
（２５ｋｅＶで３×１０15原子／ｃｍ2）またはヒ素
（５０ｋｅＶで３×１０15原子／ｃｍ2）を注入するこ
とによってＮ型チャンネル「ｃ」を画定するために、Ｎ
＋型ソース／ドレイン領域２１、２２に注入する。アニ
ール（これは、従来技術において周知のように、注入の
直後に行っても、直後におこなわなくてもよい）後、ソ
ース／ドレイン領域２１、２２が形成され、約０.２５
μｍ（２５０ｎｍ）のチャンネル長を画定する。ＮＦＥ
Ｔ領域を保護するためにブロッキング・マスクを使用す
ることにより、ＰＦＥＴデバイス用のＰ＋型拡散領域を
形成する。高融点金属ケイ化物層（例えばチタン、コバ
ルト、タングステン、あるいはその他のケイ化物）を形
成しエッチングして、未反応の金属を除去しゲート、電
極２３用の上側部ゲート層（図示せず）を形成する。Ｃ
ＭＯＳ製造における従来の実施方法に従って、接点及び
メタライゼーションを画定すると（図示せず）、デバイ
ス用回路が完成する。
【００２９】従って、本発明の好ましい半導体デバイス
においては、従来の方法により、すなわち（リトログレ
ード）Ｎ型ウェルを用いてＰＦＥＴ３０が形成される。
ＮＦＥＴには２つのタイプのものがある、すなわち、
（１）第１のタイプのＮＦＥＴ２０は、Ｐ型基板に直接
接続するＰ型ウェルをもつ従来の方法で形成した従来の
ＮＦＥＴであり、（２）第２のタイプのＮＦＥＴ１６
は、本発明によって分離されたＰ＋型基板とＰ型ウェル
との間にＮ型ウェルを有する。
【００３０】本発明は、従来の高性能ＣＭＯＳ製造技術
と比べて、マスクを１つ余分に必要とするだけで、実施
が容易である。追加のマスクを使用することにより、Ｎ
型ウェル注入物の深部も、埋め込みＮ型層を必要とする
ＮＦＥＴの下に注入される。このＮ型ウェルは電源（例
えば、Ｖｄｄ、１．８Ｖなど）に結合することができ
る。これらのＮＦＥＴ用のＰ型ウェルも、必要なら別の
マスクを使用して、独立に調節することができるが、こ
れは本発明にとって重要ではない。必要なら、同じＳＴ
Ｉウェル内で突合せ接点を使用することにより、これら
の分離Ｐ型ウェルに接点を設けることができる。本発明
の代替実施形態では、Ｐ型エピタキシャル層１１、ウェ
ル１３、ウェル１４、ソース／ドレイン領域２１、２２
の導電性を切り換えて層１４中に分離Ｎ型ウェルを形成
することができる。本発明のさらに別の実施形態では、
本発明の実施方法に従って、単数または複数の分離Ｐ型
ウェルと分離Ｎ型ウェルを同じ半導体デバイス内に形成
することができる。
【００３１】本発明により、使いやすさならびにバルク
ＣＭＯＳとの互換性が得られ、材料の品質の点でＳＯＩ
よりも有利である。ここでは、ＣＭＯＳについて本発明
を例示したが、高性能論理回路、スタンドアローンＳＲ
ＡＭ及びＢｉＣＭＯＳデバイスにも本発明が適用できる
ことを理解されたい。
【００３２】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３３】（１）第１導電型の半導体層と、前記半導
体層内に形成されたフィールド分離手段と、前記フィー
ルド分離手段の間で横方向に境界が画定され、前記フィ
ールド分離手段の深さよりも浅い最大ウェル深さを有す
る、前記第１導電型の浅い浮遊ウェルと、前記半導体層
内に位置し、前記浮遊ウェルの下にそれと境界を接して
位置する、前記第１導電型とは反対の第２導電型の深い
非浮遊ウェルと、前記浮遊ウェル内に配置され、前記半
導体層の表面領域に位置し、チャネル領域を画定するソ
ース領域及びドレイン領域とを備え、前記浮遊ウェル
が、（ａ）前記ソース領域及びドレイン領域と前記浮遊
ウェルの間のダイオードと、（ｂ）前記深いウェルと前
記浮遊ウェルの間のダイオードとの間に併合空乏領域を
作り出すのに有効な幅及びドーピング・レベルを有し、
それによって前記チャネル領域を分離することを特徴と
するＭＯＳトランジスタ。 （２）第１導電型の半導体基板と、前記半導体基板上に
位置する前記第１導電型の半導体層と、前記半導体層内
に形成され、絶縁材で充填された浅いトレンチと、前記
トレンチの間で横方向に境界が画定され、前記トレンチ
の深さよりも浅い最大ウェル深さを有する前記第１導電
型の浅い浮遊ウェルと、前記半導体層内に位置し、前記
浮遊ウェルの下にそれと境界を接して位置し、前記半導
体基板から前記浮遊ウェルを分離する、前記第１導電型
とは反対の第２の導電型の深い非浮遊ウェルと、前記浮
遊ウェル内に配置され、前記半導体層の表面領域に位置
し、チャネル領域を画定するソース領域及びドレイン領
域とを備え、前記浮遊ウェルが、（ａ）前記ソース領域
及びドレイン領域と前記浮遊ウェルの間のダイオード
と、（ｂ）前記深いウェルと前記浮遊ウェルの間のダイ
オードとの間に併合空乏領域を作り出すのに有効な幅及
びドーピング・レベルを有し、それにより前記チャネル
領域を分離することを特徴とするＭＯＳトランジスタ。 （３）前記第１導電型がＰ型であることを特徴とする上
記（２）に記載のＣＭＯＳトランジスタ。 （４）前記浮遊ウェルがホウ素でドープされることを特
徴とする上記（２）に記載のＣＭＯＳトランジスタ。 （５）前記第２導電型がＮ型であることを特徴とする上
記（２）に記載のＣＭＯＳトランジスタ。（６）前記第
２の深いウェルがヒ素、アンチモン、リンから成る群か
ら選択され たドーパントでドープされることを特徴とする上記
（２）に記載のＣＭＯＳトランジスタ。 （７）前記半導体層が約１〜２μｍの厚さを有すること
を特徴とする上記（２）に記載のＣＭＯＳトランジス
タ。 （８）前記半導体基板材料が単結晶材料であることを特
徴とする上記（２）に記載のＣＭＯＳトランジスタ。 （９）前記半導体基板材料がシリコンとヒ化ガリウムか
ら成る群から選択された単結晶材料であることを特徴と
する上記（８）に記載のＣＭＯＳトランジスタ。 （１０）（ａ）第１導電型の半導体基板を準備する段階
と、（ｂ）前記半導体基板の主表面上に第１導電型の半
導体層を形成する段階と、（ｃ）前記半導体層中に、浅
いトレンチを形成する段階と、（ｄ）前記トレンチを絶
縁材で充填する段階と、（ｅ）前記トレンチの間で横方
向に境界が画定され、前記トレンチの深さよりも浅い最
大ウェル深さを有する、前記第１導電型の浅い浮遊ウェ
ルを形成する段階と、（ｆ）前記半導体層内に位置し、
前記浮遊ウェルの下にそれと境界を接して位置し、前記
半導体基板から前記浮遊ウェルを分離する、前記第１導
電型とは反対の第２の導電型の深い非浮遊ウェルを形成
する段階と、（ｇ）前記浮遊ウェル内に配置され、前記
半導体層の表面領域に位置し、チャネル領域を画定する
ソース領域及びドレイン領域を形成する段階とを含み、
前記浮遊ウェルが、（ｉ）前記ソース領域及びドレイン
領域と前記浮遊ウェルの間のダイオードと、（ｉｉ）前
記深いウェルと前記浮遊ウェルの間のダイオードとの間
に併合空乏領域を作成するのに有効な幅及びドーピング
・レベルを有し、それによって、前記チャネル領域を分
離することを特徴とする方法。 （１１）前記浅い浮遊ウェルを形成する前記段階が、前
記半導体層中にホウ素ドーパントをイオン注入する段階
を含み、前記深い非浮遊ウェルを形成する前記段階が、
ヒ素、アンチモン及びリンから成る群から選択されたド
ーパントを前記半導体層中にイオン注入する段階を含む
ことを特徴とする上記（１０）に記載の方法。 （１２）第１導電型の前記半導体層を準備する前記段階
が、前記半導体層を形成するために半導体材料をエピタ
キシャル付着する段階を含むことを特徴とする上記（１
０）に記載の方法。 （１３）前記半導体層が約１〜２μｍの厚さを有するこ
とを特徴とする上記（１０）に記載の方法。 （１４）前記第１導電型がＰ型であることを特徴とする
上記（１０）に記載の方法。 （１５）前記第２導電型がＮ型であることを特徴とする
上記（１０）に記載の方法。 （１６）前記半導体基板材料が単結晶材料であることを
特徴とする上記（１０）に記載の方法。 （１７）前記半導体基板材料がシリコンとヒ化ガリウム
から成る群から選択された単結晶材料であることを特徴
とする上記（１６）に記載の方法。
【図面の簡単な説明】
【図１】電界分離トレンチが形成された製造段階におけ
る本発明の一実施形態の拡大断面図である。
【図２】分離Ｐ型ウェルが形成された製造段階における
本発明の一実施形態の拡大断面図である。
【符号の説明】
１１ Ｐ型エピタキシャル層 １２ 浅いトレンチ ３２ ポリシリコン

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】第１導電型の半導体層と、 前記半導体層内に形成されたフィールド分離手段と、 前記フィールド分離手段の間で横方向に境界が画定さ
    れ、前記フィールド分離手段の深さよりも浅い最大ウェ
    ル深さを有する、前記第１導電型の浅い浮遊ウェルと、 前記半導体層内に位置し、前記浮遊ウェルの下にそれと
    境界を接して位置する、前記第１導電型とは反対の第２
    導電型の深い非浮遊ウェルと、 前記浮遊ウェル内に配置され、前記半導体層の表面領域
    に位置し、チャネル領域を画定するソース領域及びドレ
    イン領域とを備え、 前記浮遊ウェルが、（ａ）前記ソース領域及びドレイン
    領域と前記浮遊ウェルの間のダイオードと、（ｂ）前記
    深いウェルと前記浮遊ウェルの間のダイオードとの間に
    併合空乏領域を作り出すのに有効な幅及びドーピング・
    レベルを有し、それによって前記チャネル領域を分離す
    ることを特徴とするＭＯＳトランジスタ。
  2. 【請求項２】第１導電型の半導体基板と、 前記半導体基板上に位置する前記第１導電型の半導体層
    と、 前記半導体層内に形成され、絶縁材で充填された浅いト
    レンチと、 前記トレンチの間で横方向に境界が画定され、前記トレ
    ンチの深さよりも浅い最大ウェル深さを有する前記第１
    導電型の浅い浮遊ウェルと、 前記半導体層内に位置し、前記浮遊ウェルの下にそれと
    境界を接して位置し、前記半導体基板から前記浮遊ウェ
    ルを分離する、前記第１導電型とは反対の第２の導電型
    の深い非浮遊ウェルと、 前記浮遊ウェル内に配置され、前記半導体層の表面領域
    に位置し、チャネル領域を画定するソース領域及びドレ
    イン領域とを備え、 前記浮遊ウェルが、（ａ）前記ソース領域及びドレイン
    領域と前記浮遊ウェルの間のダイオードと、（ｂ）前記
    深いウェルと前記浮遊ウェルの間のダイオードとの間に
    併合空乏領域を作り出すのに有効な幅及びドーピング・
    レベルを有し、それにより前記チャネル領域を分離する
    ことを特徴とするＭＯＳトランジスタ。
  3. 【請求項３】（ａ）第１導電型の半導体基板を準備する
    段階と、（ｂ）前記半導体基板の主表面上に第１導電型
    の半導体層を形成する段階と、（ｃ）前記半導体層中
    に、浅いトレンチを形成する段階と、（ｄ）前記トレン
    チを絶縁材で充填する段階と、（ｅ）前記トレンチの間
    で横方向に境界が画定され、前記トレンチの深さよりも
    浅い最大ウェル深さを有する、前記第１導電型の浅い浮
    遊ウェルを形成する段階と、（ｆ）前記半導体層内に位
    置し、前記浮遊ウェルの下にそれと境界を接して位置
    し、前記半導体基板から前記浮遊ウェルを分離する、前
    記第１導電型とは反対の第２の導電型の深い非浮遊ウェ
    ルを形成する段階と、（ｇ）前記浮遊ウェル内に配置さ
    れ、前記半導体層の表面領域に位置し、チャネル領域を
    画定するソース領域及びドレイン領域を形成する段階と
    を含み、 前記浮遊ウェルが、（ｉ）前記ソース領域及びドレイン
    領域と前記浮遊ウェルの間のダイオードと、（ｉｉ）前
    記深いウェルと前記浮遊ウェルの間のダイオードとの間
    に併合空乏領域を作成するのに有効な幅及びドーピング
    ・レベルを有し、それによって、前記チャネル領域を分
    離することを特徴とする方法。
  4. 【請求項４】前記浅い浮遊ウェルを形成する前記段階
    が、前記半導体層中にホウ素ドーパントをイオン注入す
    る段階を含み、前記深い非浮遊ウェルを形成する前記段
    階が、ヒ素、アンチモン及びリンから成る群から選択さ
    れたドーパントを前記半導体層中にイオン注入する段階
    を含むことを特徴とする請求項３に記載の方法。
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