JPH07335837A

JPH07335837A - 半導体装置および論理回路

Info

Publication number: JPH07335837A
Application number: JP6122217A
Authority: JP
Inventors: Tatsuya Ishii; 達也石井; Masabumi Miyamoto; 正文宮本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-06-03
Filing date: 1994-06-03
Publication date: 1995-12-22

Abstract

(57)【要約】【目的】接合容量低減により高速動作に適した半導体装
置を提供する。【構成】ｎＭＯＳの例ではｎ型ソース・ドレインの下側
に、順に第１（ｐ型）／第２（ｎ型）／第３（ｐ型）の
三層のウエル領域を持ち、基板電位は第三のウエルから
与え、第一，第二のウエルの電位は浮動状態にする。ｐ
ＭＯＳの構成では、すべてのｎ，ｐを逆にする。【効果】ＭＯＳトランジスタの接合容量は、第二，第三
のウエル間の空乏層により形成される新たな接合容量と
従来の接合容量との直列結合になるので低減され、ＭＯ
Ｓ論理回路を高速化できる。また、第一のウエルを浮動
状態にすることにより、基板電流を抑制できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はサブミクロンレベルの半
導体素子、及びそれを用いた装置に関する。

【０００２】

【従来の技術】Ｓｉ半導体装置の高速化は、素子微細化
によって進められてきたが、さらなる高速化を進めるた
め、近年、アイイーイーイートランザクションズオ
ンエレクトロンデバイシズ４０−１巻１７９頁
（IEEE Trans. on ElectronDevices, vol.40-1(1993)p
p.179.）に示されるようにシリコン基板に下地絶縁膜を
埋め込んで形成したＳＯＩ（silicon on insulator）構
造ＭＯＳトランジスタ（図２（ａ））の適用が検討され
ている。ＳＯＩ構造ＭＯＳトランジスタは、下地絶縁膜
（図２（ａ）の７）の容量によってソースドレイン接合
容量及びゲート酸化膜容量を低減し、さらなる高速化を
実現するものである。ただしＳＯＩ構造は、プロセス技
術が困難かつ高価なので、アイイーディーエムテクニ
カルダイジェスト１９９２年９０９頁(IEDM Tech.
Dig., 1992, pp.909.)に示されるように、通常のシリコ
ン基板を用いて同等な働きを実現するＳＪＥＴ（shallo
wjunction well transistor）構造（図２（ｂ））の検
討も行われている。

【０００３】ＳＪＥＴ構造は、浅く形成したウエル（図
２（ｂ）の４）の下側に、ウエルと反対導電性をもう一
つのウエル領域（図２（ｂ）の１１）を設け、この二つ
のウエル領域により半導体接合を形成したものである。
ＳＪＥＴ構造の半導体接合は、ＳＯＩ構造の下地絶縁膜
容量と同等の働きをするので、容量低減による高速化を
可能にする。

【０００４】

【発明が解決しようとする課題】以上のように、微細Ｍ
ＯＳトランジスタを用いた半導体装置を高速化するため
に、様々な容量低減の工夫がなされている。特に、短チ
ャネル効果抑制のためウエル濃度を上げる必要のある微
細素子ほど接合容量低減により大きく高速化されるの
で、容量低減を進めることが重要である。

【０００５】ＳＯＩ構造では、下地絶縁膜により容量が
低減され、ウエル電位を引き出す必要がないのでデバイ
ス構造が単純になるという長所があるが、信頼性の高い
素子を製造コストを抑えつつ形成することは困難という
問題がある。一方、ＳＪＥＴ構造では、ウエル電位を素
子分離絶縁膜（図２（ｂ）の３）の下側に新たな導電型
領域を設けて引き出すという複雑なデバイス構造が必要
という問題がある。

【０００６】また、ＳＪＥＴ構造では、浅いウエル（図
２（ｂ）の４）の下側のもう一つのウエル（図２（ｂ）
の１１）の電位が変動したときに、パンチスルーによる
基板電流が流れるので、回路設計時の扱いが困難という
問題がある。つまり、従来、製造コスト低減と回路設計
時の扱い易さを同時に満たした素子が実現されていない
状況であり、逆に言えば、それらの性質を両立した技術
の有用性が高まっている。

【０００７】本発明の目的は、ＳＯＩ技術を用いずに接
合容量を低減し、高速動作に適した半導体装置およびそ
の製造方法を提供することである。本発明は、シリコン
基板を用いながら容量低減し、かつ基板電流を抑制で
き、製造コストを抑えたデバイスを実現することにあ
る。

【０００８】また、本発明の第二の目的は、短チャネル
効果を改善するためにウエル領域の不純物濃度分布に工
夫を加えたＭＯＳトランジスタ構造について効果的な接
合容量低減を行うことである。

【０００９】本発明の第三の目的は、エピタキシャル成
長を用いて形成するＭＯＳトランジスタ構造について効
果的な接合容量の低減を行うことにある。

【００１０】本発明の第四の目的は、低不純物濃度ソー
ス・ドレインを用いて、高速動作が可能でかつ信頼性の
高い素子を提供することにある。

【００１１】本発明の第五の目的は、高速動作するＮＭ
ＯＳ論理回路を提供することにある。

【００１２】本発明の第六の目的は、高速動作するＣＭ
ＯＳ論理回路を提供することにある。

【００１３】本発明の第七の目的は、高速動作する計算
機システムを提供することにある。

【００１４】

【課題を解決するための手段】本発明は、上記課題を解
決するために、第一導電型ソース・ドレイン、及びソー
ス・ドレインと反対導電性の第二導電型の第一のウエル
の下側に、第一導電型の第二のウエル領域を形成し、さ
らにその下側に第二導電型の第三のウエル領域を形成す
る。本構造における第二のウエルと第三のウエルの間の
半導体接合は、新たな空乏層を形成するために設ける。

【００１５】また、通常のＭＯＳトランジスタは、その
動作時にソース，ドレイン，ゲート，基板の４端子に電
位が加えられるが、本発明では、第三のウエルのみに基
板電位を与える。つまり、ＭＯＳトランジスタチャネル
部のウエル電位をチャネル下側に位置する半導体接合を
介して供給し、基板への電流の流れ込みを抑制するため
に、第一，第二のウエル領域には基板電位を直接与えず
浮動状態にする。

【００１６】また、第二のウエル領域形成のために、斜
めイオン打ち込み技術を用いてこのウエル領域を素子分
離絶縁膜下側方向に突き出して形成する。

【００１７】また、第一のウエル領域の導電型を決める
不純物濃度分布の、深さ方向の最大濃度位置を、基板表
面より深い位置に形成し、微細ＭＯＳトランジスタ構造
を形成する。

【００１８】また、第一のウエル領域の導電型を決める
不純物のチャネル方向の濃度分布において、ゲート端近
傍の濃度がチャネル中央の濃度より高くなるように形成
し、微細ＭＯＳトランジスタ構造を形成する。

【００１９】また、第一のウエル領域を、ウエル領域の
導電型を決める不純物注入の後、ノンドープシリコンの
エピタキシャル成長を用いて形成し、微細ＭＯＳトラン
ジスタ構造を形成する。

【００２０】また、素子構造に低不純物濃度ソース・ド
レインを併用する。

【００２１】また、素子構造を用いて、ＮＭＯＳ論理回
路を構成する。

【００２２】また、素子構造を用いて、ＣＭＯＳ論理回
路を構成する。

【００２３】また、素子構造を用いて、計算機システム
を構成する。

【００２４】

【作用】本発明では、第二導電型の第一のウエルの下側
に、第一導電型の第二のウエル領域及び、さらにその下
側に第二導電型の第三のウエル領域が形成されている。
そして、図３に示すように、この第二のウエルと第三の
ウエルの間の半導体接合により新たな空乏層（図３の空
乏層Ｂ）が形成される。ソース・ドレインと基板間の接
合容量は、この新たな空乏層の容量と、従来構造である
図２（ｂ）のソース・ドレイン／第一ウエル間及び第一
／第二ウエル間に形成される空乏層（図３の空乏層Ａ，
Ａ′）の容量との直列結合となる。この容量結合により
接合容量を減らせ、ＭＯＳ論理回路を高速化できる。

【００２５】また、本発明における基板電位は、第三の
ウエルのみに与えられ、第一，第二のウエル領域は基板
電位が直接与えられない。この構成により、基板電位が
変動した場合にも、第一のウエルと第二のウエルの間に
順方向電圧は印加されにくく、かつ第二のウエルと第三
のウエルは逆方向のダイオード接合となるので、基板へ
の電流の流れ込みは抑制される。

【００２６】また、本発明における第二のウエル領域
は、斜めイオン打ち込み技術を用いて素子分離絶縁膜下
側方向に突き出してこのウエル領域を形成するので、第
一のウエル領域と第三のウエル領域の分離を確実にで
き、第一のウエル領域の電位を浮動状態にすることがで
きる。

【００２７】また、本発明では、短チャネル効果を改善
するためにウエル領域の不純物濃度分布に工夫を加えた
ＭＯＳトランジスタ構造について効果的な接合容量低減
を行うことができる。

【００２８】また、本発明では、エピタキシャル成長を
用いて形成する低温動作・高速動作に適したＭＯＳトラ
ンジスタ構造について効果的な接合容量低減を行うこと
ができる。

【００２９】また、本発明では、低不純物濃度ドレイン
によってドレイン端の電界を緩和し、信頼性の高い微細
素子を実現し、低電圧高速動作可能な素子を実現でき
る。

【００３０】また、本発明では、ｎ，ｐ両ＭＯＳトラン
ジスタとも同じ原理で接合容量低減でき、各ノードの接
合容量の小さい高速動作するＮＭＯＳ論理回路及びＣＭ
ＯＳ論理回路を構成できる。

【００３１】さらに、本発明の素子を用いて、高速動作
する計算機システムを実現できる。

【００３２】

【実施例】図１は、本発明の第一の実施例のｎチャネル
ＭＯＳトランジスタであり、基板表面にゲート絶縁膜５
を介してゲート電極６を、そしてゲート電極に自己整合
的にソース８，ドレイン９を設けている。本発明の特徴
は、本来ソース・ドレインと反対導電性を持つウエルの
中に、同一導電性の新たなｎ型ウエル１１を設けている
ことである。つまり、ソース・ドレインの下側に接する
第一のｐ型ウエル４はｐ型、その下側のｎ型ウエル１１
はｎ型、そしてその下側のｐ型ウエル２はｐ型である。
なお、１はｐ型基板、３は素子分離用絶縁膜である。

【００３３】本発明の目的は、接合容量低減による回路
の高速動作化であり、その接合容量低減の原理は以下の
ように説明される。つまり、ｐ型ウエル内に新たにｎ型
ウエル１１を加えることによって、従来の空乏層（図３
のＡ，Ａ′）の他に、ｎ型ウエル１１，１２の間にも空
乏層（図３のＢ）を形成し、これらの空乏層容量の直列
結合が接合容量となるような電位分布を形成する。その
ためには、トランジスタの基板電位Ｖwellを第三のｐ型
ウエル２のみに加え、第一及び第二のウエルの電位をほ
ぼ浮動状態にすることが必要である。

【００３４】各ウエル領域の不純物濃度は、図３に示す
ように、ゲート長０.３μｍのとき、第一のウエル４は
４×１０¹⁷／cm³程度、第二のウエル１１は５×１０¹⁶
／cm³程度、第三のウエル２は１０¹⁶／cm³程度であ
る。また、ソース・ドレイン接合は１００ｎｍ、第一／
第二のウエルの接合は２００ｎｍ程度、第二／第三のウ
エルの接合は３５０ｎｍ程度の深さにある。この容量直
列結合を形成するために、第二，第三のウエルの接合は
この程度まで浅くする必要がある。一方、６は10²⁰／cm
³以上にドープされたｎ型ポリシリコンであり、厚さは
３００ｎｍ程度である。トランジスタのしきい値電圧
は、第一のｐ型ウエル４の濃度によってほぼ決まる。こ
れは、第一／第二及び第二／第三のウエル間の接合のｐ
／ｎ方向が逆であり、ビルトインポテンシャルがほぼキ
ャンセルされること、および、チャネル領域から伸びる
空乏層より第一のウエルが厚いことによる。つまり、本
発明では、しきい値電圧設計に影響されることなく接合
容量を低減できる。

【００３５】なお本実施例はｎＭＯＳトランジスタを構
成したが、各半導体領域中の不純物をすべて反対導電型
のものに置き換えることによって、ｐＭＯＳトランジス
タを構成しても同様の効果が得られる。また、本実施例
はｐ型基板１の上に素子を形成したが、他の型の基板上
に形成しても同様の効果が得られる。また、第三のｐ型
ウエル２の下側にさらに別のウエル領域が存在しても同
様の効果が得られる。

【００３６】次に、図４より第二の実施例を示す。図４
は、本発明を用いて形成したCMOSインバータの断面図で
あり、図４の左側は本発明構造のｎＭＯＳトランジス
タ、図４の右側は本発明構造のｐＭＯＳトランジスタで
ある。本素子は、Ｖccを高電位電源，Ｖssを低電位電
源，Ｖinを入力端子，Ｖout を出力端子としてインバー
タ動作する。

【００３７】ＣＭＯＳ論理回路では、ＭＯＳトランジス
タの駆動電流によって次段ゲートの容量を充電して信号
が伝播する。すなわち、駆動電流の値が大きく、充電す
る容量が小さいほど高速化できる。そして、長い配線を
要する一部の回路を除いて、速度を決めるのはゲート容
量と接合容量の和である。本実施例において、出力ノー
ドＶout に関係する接合容量は、ドレイン９とｐ型ウエ
ル間の容量、及びｐ型ドレイン１９とｎ型ウエルの容量
であり、いずれも本発明によって低減されている。すな
わち、従来構造より少量の給電で動作するので高速であ
る。

【００３８】本実施例は、本発明を用いてＣＭＯＳイン
バータを構成したが、その他のCMOS論理ゲート及びＮＭ
ＯＳ論理ゲートを構成する場合にも、同様に各ノードの
接合容量を減らせるので同様の速度改善効果が得られ
る。

【００３９】また、本発明における新たなウエル領域を
形成するためのマスクは、既存CMOSプロセスにおける他
の層のマスクを兼用することができるので、新たなマス
クを製作しなくてもよく、製造コスト上有利である。す
なわち、第一及び第三のウエル形成にはＮウエル／Ｐウ
エル形成マスクを、第二のウエル形成にはＮ型活性化領
域／Ｐ型活性化領域形成マスクを兼用することができ
る。

【００４０】次に、第一の実施例を形成するためのプロ
セスフローの概略を図５に示す。まず、図５（ａ）のよ
うに、ｐ型基板１上にｐ型ウエル２，素子分離用絶縁膜
３を形成した後、リンのイオン注入及び熱処理によって
ｎ型ウエル１１を形成する。ｎ型ウエル１１のリン濃度
は５×１０¹⁶／cm³程度であり、ｐ型ウエル２とｎ型ウ
エル１１の接合は基板表面から３５０ｎｍ程度の深さに
ある。なお、この工程に斜めイオン注入技術を用いるこ
とにより、素子分離絶縁膜３の下側方向に突き出してこ
のｎ型ウエル１１を形成でき、ｐ型ウエル２と後に形成
されるｐ型ウエル４とを確実に分離できる。さらに熱処
理によりｎ型ウエル１１の厚さを十分にとり、パンチス
ルー及びラッチアップを防ぐことができる。また、１５
はイオン注入時の汚染防止用の酸化膜である。

【００４１】続いて、図５（ｂ）のように、ボロンのイ
オン注入によってｐ型ウエル４を形成する。ｐ型ウエル
４のボロン濃度は４×１０¹⁷／cm³程度であり、ｐ型ウ
エル４とウェル領域１１の接合は基板表面から２００ｎ
ｍ程度の深さにある。

【００４２】次に、図５（ｃ）のように、表面にゲート
絶縁膜５を形成し、ポリシリコン６を被着した後、レジ
ストを用いてドライエッチングすることにより、ゲート
を形成する。ゲート絶縁膜５は６ｎｍ程度、ポリシリコ
ン６はリンが１０²⁰／cm³程度ドープされてｎ型になっ
ている。

【００４３】次に、図５（ｄ）のように砒素をイオン打
ち込みすることによってソース８，ドレン９を形成す
る。接合深さは１００ｎｍ程度である。図５（ｅ）は、
層間絶縁膜３０を被着し、コンタクトホールを加工した
後、配線用金属３１を被着し加工したものであり、こう
して第一の実施例が構成される。

【００４４】次に、図６より第三の実施例のｎＭＯＳト
ランジスタを示す。第一の実施例との違いは、ソース・
ドレインに接する第一のウエルの形状である。第一の実
施例のｐ型ウエル４はソース・ドレインの下側全面に一
様に設けているのに対して、第三の実施例ではゲートの
下側では薄く、ソースドレインの周辺では厚くポケット
状に設けられている。本実施例は、第一の実施例に比べ
て、若干耐短チャネル特性が弱くなるが、チャネル部の
キャリア移動度を上げられるという長所がある。また、
接合容量の低減効果については、第一の実施例と同じで
あり、同様な高速化が図れる。

【００４５】次に、第三の実施例を形成するためのプロ
セスフローの概略を図７に示す。まず、図７（ａ）のよ
うに基板上にｐ型ウエル２、ｎ型ウエル１１を形成した
後、第一の実施例では第一のｐ型ウエル４を形成する
が、本実施例では図７（ｂ）のように、この時点でｐ型
ウエル４を形成せずに、ゲート絶縁膜５，ゲート電極
（ポリシリコン）６を形成する。その後、図７（ｃ）の
ようにボロンイオンを注入して、ｐ型ウエル４と同等な
効果を持つｐ型領域１７を形成する。これに続いて図７
（ｄ）のように砒素イオンを注入しソース８，ドレイン
９を形成する。そして図７（ｅ）のように、層間絶縁膜
３０及び配線層３１を形成して素子が構成される。

【００４６】次に、図８より第四の実施例のｎＭＯＳト
ランジスタを示す。この実施例も、第一のウエルの形状
に工夫を加えている。本実施例の特徴は、第一の実施例
のｐ型ウエル４と同等の効果を持つ不純物濃度分布とし
て、高濃度ｐ型領域４１，低濃度ｐ型領域４２、及び斜
めイオン打込みによって形成した高濃度ｐ型ポケット領
域１７が形成されていることである。本構造では、高濃
度領域４２によってパンチスルーをおさえ、ポケット領
域１７によって短チャネル効果によるしきい値低減を補
う。

【００４７】すなわち、本実施例は、第一，第三の実施
例に比べてより微細なＭＯＳトランジスタを実現できる
ので高相互コンダクタンス特性を得られる。接合容量の
低減効果については、第一の実施例と同じであり、同様
な高速化が図れる。

【００４８】次に、図８の素子を形成するためのプロセ
スフローの概略を図９に示す。図９（ａ）は、ｐ型ウエ
ル２、素子分離用絶縁膜３、ｎ型ウエル１１を形成する
工程であり、第一の実施例プロセス図５（ａ）と同様で
ある。

【００４９】続く図９（ｂ）は、高濃度ｐ型領域４１，
低濃度ｐ型領域４２を形成する工程である。この二領域
の形成には、イオン打ち込みエネルギーを調節する方法
と、二度に分けてイオン打ち込みを行う方法がある。図
９（ｃ）は、ゲート絶縁膜５及びゲート電極６を形成す
る工程であり、第一の実施例プロセス図５（ｃ）と同様
である。

【００５０】次に、図９（ｄ）は、ボロンの斜めイオン
打ち込みによってポケット状のｐ型領域１７を形成する
工程である。打ち込みのティルト角は３０度程度であ
る。一般にチャネル長が短くなると、短チャネル効果に
よるしきい値電圧低下がおこるが、本構造では、斜めイ
オン打ち込みによってチャネルの一部の不純物濃度を高
めるため、この低下を緩和し、より微細な素子を形成で
きる。次に図９(ｅ)(ｆ)は、ソース８，ドレイン９，層
間絶縁層３０，配線層３１を形成する工程であり、図５
（ｄ)(ｅ）と同様の工程である。

【００５１】次に、図１０より第五の実施例のｎＭＯＳ
トランジスタを示す。本実施例は、より微細な素子の構
成に関する。第一の実施例との違いは、第一のウエル層
の形成にエピタキシャル成長を用いることにある。本実
施例では、高濃度ｐ型領域４３の上側に急激に不純物濃
度の下がった領域４４が形成されている。この不純物分
布によって、チャネル部の空乏層厚さを正確に設計して
パンチスルーを抑制しつつ、移動度を向上させて素子を
高速化できる。特に低温動作に適した０.１μｍレベル
のゲート長を持つトランジスタを構成することができ
る。

【００５２】次に、図１０の素子を形成するためのプロ
セスフローの概略を図１１に示す。図１１（ａ）は、ｐ
型ウエル２を形成した後、レジストマスク１３を用いた
リンイオン注入によってｎ型ウエル１１を形成した。ま
た図１１（ｂ）では、続いてボロンイオン注入によりｐ
型ウエル４３を形成した。本実施例の素子は、第一，第
三，第四の実施例より微細素子向けのものであり、ゲー
ト長０.１μｍ程度の素子では４３の濃度はピーク値で
２×１０¹⁸／cm³程度必要となる。また他の実施例と異
なり、本実施例で図１１（ａ)(ｂ）の段階で素子分離用
絶縁膜を形成しないのは、後の工程で絶縁膜の存在しな
い基板上にシリコンエピタキシャル成長を行って信頼度
の高い結晶を得るためである。

【００５３】図１１（ｃ）は、ノンドープのシリコンエ
ピタキシャル成長により、低濃度領域４４を形成した。
このエピタキシャル成長に９００℃程度の減圧エピタキ
シャル成長を用いることによって、４４の表面と４３の
濃度差が２桁ほどある不純物分布を構成できる。この実
施例では不純物分布の急峻さが重要であるため、これ以
降の熱処理量を押さえる必要があり、酸化は８００℃の
高圧酸化、アニールは９００℃のＲＴＡ（ラピッドサー
マルアニール）を用いる。

【００５４】図１１（ｄ）は、選択酸化法により素子分
離用絶縁膜３を形成した後、ゲートを形成した。図１１
（ｅ）は、ソース・ドレイン形成の工程であり、図５
（ｄ）と同様である。ただし、不純物の活性化アニール
にはＲＴＡを用いる。図１１（ｆ）は層間絶縁膜および
配線層を形成する工程であり、図５（ｅ）と同様であ
る。ここでも、熱処理量が極力小さくなるような、リフ
ローによる層間膜プロセスあるいは化学機械研磨による
平坦化プロセスを用いることが重要である。

【００５５】次に、図１２より第六の実施例のｎＭＯＳ
トランジスタを示す。本実施例は、微細素子における信
頼度を上げるために、第一の実施例に低濃度ソース・ド
レイン２４を加えた構造をしている。本実施例によれ
ば、ドレイン端の電界を緩和し、素子耐圧を向上させ、
また素子寿命を伸ばすことができる。図において、１０
は、ゲート周辺に形成された絶縁膜の側壁であり、ソー
スドレインの横方向位置を調整するために形成される。

【００５６】次に、図１２の素子を形成するためのプロ
セスフローの概略を図１３に示す。図１３（ａ）は、ｐ
型ウエル２，素子分離用絶縁膜３，ｎ型ウエル１１を形
成する工程であり、図５（ａ）と同様である。図１３
（ｂ）は、第一のｐ型ウエル４を形成する工程であり、
図５（ｂ）と同様である。図１３（ｃ）は、ゲート絶縁
膜５，ゲート電極６を形成する工程であり、図５（ｃ）
と同様である。

【００５７】図１３（ｄ）は、リンをイオン注入して低
濃度ソース・ドレイン２４を形成する工程である。２４
のリン濃度は１０¹⁸〜１０¹⁹／cm³程度である。図１３
（ｅ)は、絶縁膜被着後、異方性ドライエッチングによ
りソースドレインの位置を調整するための側壁１０を形
成し、その後、砒素イオンを注入してソース・ドレイン
８，９を形成する工程である。側壁の厚さは、ゲート長
及び電源電圧によって最適値が決まり、５０〜２００ｎ
ｍ程度である。図１３（ｆ）は、層間絶縁膜および配線
層を形成する工程であり、図５（ｅ）と同様である。

【００５８】以上、第三から第六の実施例は、ｎＭＯＳ
トランジスタを構成した例を用いて説明してきたが、ｐ
ＭＯＳトランジスタを構成しても同様の効果が得られ
る。

【００５９】最後に、本発明による性能改善を図１４か
ら図１６に示す。図１４は接合容量のドレイン電圧依存
性を示す。本発明によって、通常のＭＯＳトランジスタ
に比べて１／３から１／４程度に容量低減できている。
図１５は遅延時間のドレイン容量依存性を示す。本発明
によれば、サブミクロンの素子についてソース・ドレイ
ンとウエルの間の接合容量を減らすことにより、回路の
高速化が可能になり、特に配線長が短い回路ではその改
善効果が大きい。図１６はドレイン電流の基板電圧依存
性を示す。図２（ｂ）に示した従来例のＳＪＥＴ構造で
は、基板電圧の変動により基板電流が流れ、ドレイン電
流が減るという問題があった。本発明ではこれを解決
し、ドレイン電流の減少はなくなっている。つまり、本
発明により回路設計上の取扱い易い素子を実現できる。

【００６０】

【発明の効果】本発明の素子構造により、短チャネル効
果に強く、基板電流を抑制し、かつ、接合容量を低減し
た、高速動作に適した半導体装置を構成できる。また、
本発明の素子構造の製造方法により、第一のウエル領域
と第三のウエル領域の分離を確実にすることにより、第
一のウエル領域の電位を浮動状態にし、容量を低減でき
る。

【００６１】また、本発明の素子構造により、短チャネ
ル効果を改善するためにウエル領域の不純物濃度分布に
工夫を加えたＭＯＳトランジスタ構造について効果的な
接合容量低減を行うことができる。これによって短チャ
ネル効果を抑え、かつ低接合容量の高速動作に適した素
子を構成できる。

【００６２】また、本発明の素子構造により、エピタキ
シャル成長を用いて形成するＭＯＳトランジスタ構造に
ついて効果的な接合容量の低減を行うことができる。こ
れによって、高相互コンダクタンスでかつ低接合容量の
低温動作・高速動作に適した０.１μｍレベルの素子を
構成できる。

【００６３】また、本発明の素子構造により、低不純物
濃度ドレインによってドレイン端の電界を緩和し、素子
耐圧を向上し、素子寿命を伸ばせる。これによって高信
頼性の高速動作可能な微細素子を実現できる。

【００６４】また、本発明により、高速動作するＮＭＯ
Ｓ論理回路及びＣＭＯＳ論理回路を構成できる。

【００６５】また、本発明により、高速動作する、計算
機システムを構成できる。

【００６６】また、本発明は、従来のＭＯＳトランジス
タ製造プロセスに、新たなウエル領域形成のための不純
物注入を加えて構成できるので、製造工程をそれほど複
雑にせず、製造コストを上げずに、高性能素子を得るこ
とができる。

【図面の簡単な説明】

【図１】第一の実施例のｎチャネルＭＯＳトランジスタ
の断面図。

【図２】公知例のｎチャネルＭＯＳトランジスタの断面
図。

【図３】第一の実施例の不純物分布図。

【図４】第二の実施例のＣＭＯＳトランジスタの断面
図。

【図５】第一の実施例のプロセスフローの説明図。

【図６】第三の実施例のｎチャネルＭＯＳトランジスタ
の断面図。

【図７】第三の実施例のプロセスフローの説明図。

【図８】第四の実施例のｎチャネルＭＯＳトランジスタ
の断面図。

【図９】第四の実施例のプロセスフローの説明図。

【図１０】第五の実施例のｎチャネルＭＯＳトランジス
タの断面図。

【図１１】第五の実施例のプロセスフローの説明図。

【図１２】第六の実施例のｎチャネルＭＯＳトランジス
タの断面図。

【図１３】第六の実施例のプロセスフローの説明図。

【図１４】接合容量のドレイン電圧依存性を示す特性
図。

【図１５】遅延時間のドレイン容量依存性を示す特性
図。

【図１６】ドレイン電流の基板電圧依存性を示す特性
図。

【符号の説明】

１…ｐ型基板、２…ｐ型ウエル、３…素子分離用絶縁
膜、４…ｐ型ウエル、５…ゲート絶縁膜、６…ポリシリ
コン、８…ソース、９…ドレイン、１１…ｎ型ウエル。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/088 21/8238 27/092 29/78 Ｈ０１Ｌ 27/08 １０２Ｂ３２１Ｂ 29/78 ３０１Ｃ

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成された、第一導電型の
ソース・ドレインを持つＭＯＳトランジスタにおいて、
前記ソース・ドレインの下側に接して、前記ソース・ド
レインと反対導電性を持つ第二導電型の第一のウエル領
域を持ち、前記第一のウエル領域の下側に接して、第一
導電型の第二のウエル領域を持ち、前記第二のウエル領域の下側に接して、第二導電型の第
三のウエル領域を持ち、前記第三のウエル領域に基板電圧が与えられ、前記第一
のウエル領域および前記第二のウエル領域には基板電圧
が直接与えられないことを特徴とする半導体装置。
【請求項２】請求項１において、前記第一のウエル領域
と前記第二のウエル領域の境界が、前記ソース・ドレイ
ンの接合深さより深い位置に形成され、前記第二のウエ
ル領域と前記第三のウエル領域の境界が、基板表面から
５００ｎｍより浅い位置に形成される半導体装置。
【請求項３】半導体基板上に形成された、第一導電型の
ソース・ドレインを持つＭＯＳトランジスタにおいて、
前記ＭＯＳトランジスタのチャネル部のウエル電位が、
チャネル下側に位置する半導体接合を介して供給される
ことを特徴とする半導体装置。
【請求項４】請求項１，２または３において、斜めイオ
ン打ち込み技術を用いて前記第二のウエル領域を形成し
た半導体装置。
【請求項５】請求項１，２，３または４において、前記
第一のウエル領域の導電型を決める不純物濃度分布の、
深さ方向の最大位置が、基板表面より深い位置にある半
導体装置。
【請求項６】請求項１，２，３，４または５において、
前記第一のウエル領域の導電型を決める不純物のチャネ
ル方向の濃度分布において、ゲート端近傍の濃度がチャ
ネル中央の濃度より高い半導体装置。
【請求項７】請求項１，２，３，４，５または６におい
て、前記第一のウエル領域を、ウエル領域の導電型を決
める不純物注入の後、ノンドープシリコンをエピタキシ
ャル成長して、形成した半導体装置。
【請求項８】請求項１，２，３，４，５，６または７に
おいて、低不純物濃度ドレインを具備する半導体装置。
【請求項９】請求項１に記載の第一，第二，第三のウエ
ル領域を持つ半導体基板。
【請求項１０】請求項１ないし８のいずれか記載の半導
体装置を用いて構成したことを特徴とするＮＭＯＳ論理
回路。
【請求項１１】請求項１ないし８のいずれか記載の半導
体装置を用いて構成したことを特徴とするＣＭＯＳ論理
回路。
【請求項１２】請求項１０もしくは１１のいずれか記載
の半導体装置を用いて構成したことを特徴とする計算機
システム。