JPH0697685B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0697685B2 JPH0697685B2 JP59102188A JP10218884A JPH0697685B2 JP H0697685 B2 JPH0697685 B2 JP H0697685B2 JP 59102188 A JP59102188 A JP 59102188A JP 10218884 A JP10218884 A JP 10218884A JP H0697685 B2 JPH0697685 B2 JP H0697685B2
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はMOS LSIの製造方法に係り、特にｎチャンネルM
OSFETとｐチャンネルMOSFETの両方に低濃度領域を形成
するも、ｐチャンネルMOSFETの低濃度領域の長さがｎチ
ャンネルMOSFETのそれよりも短く選ばれた半導体装置の
製造方法に関するものである。
OSFETとｐチャンネルMOSFETの両方に低濃度領域を形成
するも、ｐチャンネルMOSFETの低濃度領域の長さがｎチ
ャンネルMOSFETのそれよりも短く選ばれた半導体装置の
製造方法に関するものである。
従来例の構成とその問題点 従来のCMOS LSIの構造は、第１図にその要部の断面形状
を示すように、ｎ型シリコン基板１に形成されたｐ型拡
散層（ｐウエル）２と、各素子間を分離するフィールド
酸化膜３と、フィールド酸化膜３で分離されたシリコン
基板１及びｐウエル２のそれぞれの表面に形成されたゲ
ート酸化膜４と、ゲート酸化膜４上に形成されたゲート
電極５と、セルフアラインで形成されたp+拡散層６とn+
拡散層７とで構成されている。すなわち、ｎ型シリコン
基板１上にｐチャンネルMOSFETが、ｐウエル２上にｎチ
ャンネルMOSFETがそれぞれ形成されている。
を示すように、ｎ型シリコン基板１に形成されたｐ型拡
散層（ｐウエル）２と、各素子間を分離するフィールド
酸化膜３と、フィールド酸化膜３で分離されたシリコン
基板１及びｐウエル２のそれぞれの表面に形成されたゲ
ート酸化膜４と、ゲート酸化膜４上に形成されたゲート
電極５と、セルフアラインで形成されたp+拡散層６とn+
拡散層７とで構成されている。すなわち、ｎ型シリコン
基板１上にｐチャンネルMOSFETが、ｐウエル２上にｎチ
ャンネルMOSFETがそれぞれ形成されている。
以上のような構造のCMOS LSIを微細化した場合、FET中
を走行中のキャリア（ｎチャンネルMOSFETでは電子、ｐ
チャンネルMOSFETでは正孔）はドレイン近傍の高電界に
よって加速されてホットキャリアになることが知られて
いる。このようなホットキャリアはゲート酸化膜とシリ
コンの界面に余分な準位を形成したり、ゲート酸化膜中
にトラップされて固定電荷を形成してMOSFETの特性変動
を誘発する。
を走行中のキャリア（ｎチャンネルMOSFETでは電子、ｐ
チャンネルMOSFETでは正孔）はドレイン近傍の高電界に
よって加速されてホットキャリアになることが知られて
いる。このようなホットキャリアはゲート酸化膜とシリ
コンの界面に余分な準位を形成したり、ゲート酸化膜中
にトラップされて固定電荷を形成してMOSFETの特性変動
を誘発する。
したがって従来構造のCMOS LSIでは微細化につれて素子
の信頼性が著しく低下する欠点があった。
の信頼性が著しく低下する欠点があった。
発明の目的 本発明は上記の欠点を除去するためになされたもので、
ホットキャリアの発生を抑制して素子の信頼性を高めた
半導体装置の製造方法を提供することにある。
ホットキャリアの発生を抑制して素子の信頼性を高めた
半導体装置の製造方法を提供することにある。
発明の構成 本発明にかかる半導体装置の製造方法は、Ｐ型半導体領
域とＮ型半導体領域からなる半導体基板のそれぞれ領域
の主表面にゲート絶縁膜を介して少なくとも２つのゲー
ト電極を形成する工程、前記少なくとも２つのゲート電
極の側壁に第１及び第２のサイドウオール膜を形成する
工程、前記Ｐ型半導体領域に第１のサイドウオール膜を
マスクにしてｎ型の高濃度不純物領域を形成する工程、
前記Ｎ型半導体領域に第１のサイドウオール膜の高さ及
び幅に比べて小さいところの第２のサイドウオール膜を
マスクにしてｐ型の高濃度不純物領域を形成する工程、
第１のサイドウオール膜の直下部に前記ｎ型の高濃度領
域に接するようにｎ型低濃度不純物領域を形成する工
程、第２のサイドウオール膜の直下部に前記ｐ型の高濃
度領域に接するようにｐ型低濃度不純物領域を形成する
工程とを含み、前記ｐ型低濃度不純物領域長が前記ｎ型
低濃度不純物領域長よりも短いことを特徴としたもので
ある。
域とＮ型半導体領域からなる半導体基板のそれぞれ領域
の主表面にゲート絶縁膜を介して少なくとも２つのゲー
ト電極を形成する工程、前記少なくとも２つのゲート電
極の側壁に第１及び第２のサイドウオール膜を形成する
工程、前記Ｐ型半導体領域に第１のサイドウオール膜を
マスクにしてｎ型の高濃度不純物領域を形成する工程、
前記Ｎ型半導体領域に第１のサイドウオール膜の高さ及
び幅に比べて小さいところの第２のサイドウオール膜を
マスクにしてｐ型の高濃度不純物領域を形成する工程、
第１のサイドウオール膜の直下部に前記ｎ型の高濃度領
域に接するようにｎ型低濃度不純物領域を形成する工
程、第２のサイドウオール膜の直下部に前記ｐ型の高濃
度領域に接するようにｐ型低濃度不純物領域を形成する
工程とを含み、前記ｐ型低濃度不純物領域長が前記ｎ型
低濃度不純物領域長よりも短いことを特徴としたもので
ある。
実施例の説明 本発明の製造方法が適用された半導体装置の一実施例を
第２図に示す。すなわち、ｎ型シリコン基板11に形成さ
れたｐウエル12と、各素子間を分離するフィールド酸化
膜13と、フィールド酸化膜13で分離されたシリコン基板
11及びｐウエル12のそれぞれの主表面に形成されたゲー
ト酸化膜14と、ゲート酸化膜14上に形成されたゲート電
極15と、長さLpのp-型拡散層16とゲート電極からLpだけ
離間して形成されたp+型拡散層17をソース，ドレインと
して有するｐチャンネルMOSFETと、長さLnのn-型拡散層
18とゲート電極からLnだけ離間して形成されたn+型拡散
層19をソース，ドレインとして有するｎチャンネルMOSF
ETとを含み、p-型拡散層16の長さLpがn-型拡散層18の長
さLnよりも短くなるように選ばれている。
第２図に示す。すなわち、ｎ型シリコン基板11に形成さ
れたｐウエル12と、各素子間を分離するフィールド酸化
膜13と、フィールド酸化膜13で分離されたシリコン基板
11及びｐウエル12のそれぞれの主表面に形成されたゲー
ト酸化膜14と、ゲート酸化膜14上に形成されたゲート電
極15と、長さLpのp-型拡散層16とゲート電極からLpだけ
離間して形成されたp+型拡散層17をソース，ドレインと
して有するｐチャンネルMOSFETと、長さLnのn-型拡散層
18とゲート電極からLnだけ離間して形成されたn+型拡散
層19をソース，ドレインとして有するｎチャンネルMOSF
ETとを含み、p-型拡散層16の長さLpがn-型拡散層18の長
さLnよりも短くなるように選ばれている。
次に、本発明のCMOS LSIの製造方法を第３図のａ〜ｆを
参照して説明する。
参照して説明する。
第３図ａで示すようにｎ型シリコン基板11に周知の方法
で深さ約５μｍのｐ型拡散層（p-ウエル）12を形成し、
次に通常の選択酸化法で膜厚約8000Åのフィールド酸化
膜13を形成し、フィールド酸化膜13で分離された基板表
面に膜厚約400Åのゲート酸化膜14を形成し、さらにこ
の上にリンをドープした膜厚約4000Åの多結晶シリコン
膜からなるゲート電極15を形成する。この時、ゲート電
極15は、膜厚約5000Åの酸化膜23をマスクにして異方性
エッチングによって形成した。この酸化膜23は後のイオ
ン注入工程でゲート電極に不純物が注入されるのを防ぐ
役割をはたす。その後、ゲート電極15に熱酸化を施し
て、ゲート電極の側面に膜厚約500Åの酸化膜を形成
し、さらに、基板表面に膜厚約6000Åの多結晶シリコン
膜20を形成する。
で深さ約５μｍのｐ型拡散層（p-ウエル）12を形成し、
次に通常の選択酸化法で膜厚約8000Åのフィールド酸化
膜13を形成し、フィールド酸化膜13で分離された基板表
面に膜厚約400Åのゲート酸化膜14を形成し、さらにこ
の上にリンをドープした膜厚約4000Åの多結晶シリコン
膜からなるゲート電極15を形成する。この時、ゲート電
極15は、膜厚約5000Åの酸化膜23をマスクにして異方性
エッチングによって形成した。この酸化膜23は後のイオ
ン注入工程でゲート電極に不純物が注入されるのを防ぐ
役割をはたす。その後、ゲート電極15に熱酸化を施し
て、ゲート電極の側面に膜厚約500Åの酸化膜を形成
し、さらに、基板表面に膜厚約6000Åの多結晶シリコン
膜20を形成する。
次に、第３図ｂに示すように多結晶シリコン膜20に反応
性イオンエッチングで異方性エッチングを施して、ゲー
ト電極15の側壁にサイドウオール21及び21′を形成す
る。この時、サイドウオールの幅は約6000Å、高さは約
5500Åであった。
性イオンエッチングで異方性エッチングを施して、ゲー
ト電極15の側壁にサイドウオール21及び21′を形成す
る。この時、サイドウオールの幅は約6000Å、高さは約
5500Åであった。
次に、ｐウエル12上をフォトレジスト22で覆い、ｐチャ
ンネル領域のサイドウオール21′に等方性エッチングを
施して、サイドウオールの幅を約3000Å、高さを約2500
Åにした後、このサイドウオール21′をマスクにして、
シリコン基板11中にボロンイオンを加速エネルギ40kev,
ドーズ量２×1015cm-2の条件でイオン注入し、ｐ型の高
濃度不純物注入層（後のp+型拡散層）17を形成する。第
３図ｃはこの後の状態を示している。
ンネル領域のサイドウオール21′に等方性エッチングを
施して、サイドウオールの幅を約3000Å、高さを約2500
Åにした後、このサイドウオール21′をマスクにして、
シリコン基板11中にボロンイオンを加速エネルギ40kev,
ドーズ量２×1015cm-2の条件でイオン注入し、ｐ型の高
濃度不純物注入層（後のp+型拡散層）17を形成する。第
３図ｃはこの後の状態を示している。
次に、第３図ｄに示すように、サイドウオール21′を除
去した後、ゲート電極15をマスクにして、シリコン基板
11中にボロンイオンを加速エネルギ40kev,ドーズ量１×
1013cm-2の条件でイオン注入し、ｐ型の低濃度不純物注
入層（後のp-型拡散層）16をp+型拡散層17に接するよう
に形成する。
去した後、ゲート電極15をマスクにして、シリコン基板
11中にボロンイオンを加速エネルギ40kev,ドーズ量１×
1013cm-2の条件でイオン注入し、ｐ型の低濃度不純物注
入層（後のp-型拡散層）16をp+型拡散層17に接するよう
に形成する。
次に、Ｎチャンネル領域上のフォトレジスト22を除去し
た後、第３図ｅに示すように、Ｐチャンネル領域上にフ
ォトレジスト22′を形成する。さらに、サイドウオール
21をマスクにして、ｐウエル12中にヒ素イオンを加速エ
ネルギ140kev,ドーズ量５×1015cm-2の条件でイオン注
入し、ｎ型の高濃度不純物注入層（後のn+型拡散層）19
を形成する。
た後、第３図ｅに示すように、Ｐチャンネル領域上にフ
ォトレジスト22′を形成する。さらに、サイドウオール
21をマスクにして、ｐウエル12中にヒ素イオンを加速エ
ネルギ140kev,ドーズ量５×1015cm-2の条件でイオン注
入し、ｎ型の高濃度不純物注入層（後のn+型拡散層）19
を形成する。
最後に、第３図ｆに示すようにサイドウオール21を除去
した後、ゲート電極15をマスクにして、ｐウエル12中に
リンイオンを加速エネルギ80kev,ドーズ量２×1013cm-2
の条件でイオン注入し、ｎ型の低濃度不純物注入層（後
のn-拡散層）18をn+型拡散層19に接するように形成し、
フォトレジスト22′を除去した後、シリコン基板に950
℃、30分の熱処理を施して、注入した不純物を活性化さ
せ、第２図に示したようなn-−n+型拡散層をソース，ド
レインとするｎチャンネルMOSFETと、p-−p+型拡散層を
ソース，ドレインとするｐチャンネルMOSFETとからなる
CMOS LSIが完成する。
した後、ゲート電極15をマスクにして、ｐウエル12中に
リンイオンを加速エネルギ80kev,ドーズ量２×1013cm-2
の条件でイオン注入し、ｎ型の低濃度不純物注入層（後
のn-拡散層）18をn+型拡散層19に接するように形成し、
フォトレジスト22′を除去した後、シリコン基板に950
℃、30分の熱処理を施して、注入した不純物を活性化さ
せ、第２図に示したようなn-−n+型拡散層をソース，ド
レインとするｎチャンネルMOSFETと、p-−p+型拡散層を
ソース，ドレインとするｐチャンネルMOSFETとからなる
CMOS LSIが完成する。
さて、MOSFETの特性変動時間（たとえば、伝達コンダク
タンスgmが10％変化するまでの時間）とドレイン電流
（たとえば、Vg＝Vd＝|5V|）との相乗積すなわち（特性
変動時間）×（ドレイン電流）を縦軸に、それぞれのMO
SFETの低濃度拡散長Ln，Lpを横軸にしてグラフを描く
と、第４図のようになる。低濃度拡散層長Ln，Lpを長く
すれば、特性変動時間は長くなるが、ドレイン電流は小
さくなる。逆に、低濃度拡散層長Ln，Lpが短ければ、ド
レイン電流は大きくなるが、特性変動時間は短くなる。
よって、特性変動時間とドレイン電流との相乗積は、第
４図に示すように、ある値で最大値を持つことになる。
この最大値に、Ln，Lpを設定すれば、ドレイン電流も大
きく、且つ特性変動が起こりにくいMOSFETが得られるこ
とになる。
タンスgmが10％変化するまでの時間）とドレイン電流
（たとえば、Vg＝Vd＝|5V|）との相乗積すなわち（特性
変動時間）×（ドレイン電流）を縦軸に、それぞれのMO
SFETの低濃度拡散長Ln，Lpを横軸にしてグラフを描く
と、第４図のようになる。低濃度拡散層長Ln，Lpを長く
すれば、特性変動時間は長くなるが、ドレイン電流は小
さくなる。逆に、低濃度拡散層長Ln，Lpが短ければ、ド
レイン電流は大きくなるが、特性変動時間は短くなる。
よって、特性変動時間とドレイン電流との相乗積は、第
４図に示すように、ある値で最大値を持つことになる。
この最大値に、Ln，Lpを設定すれば、ドレイン電流も大
きく、且つ特性変動が起こりにくいMOSFETが得られるこ
とになる。
Ln，Lpの最適値、つまり、ドレイン電流と特性変動字か
との相乗積が最大になる値を考えた場合、ｎチャンネル
MOSFETはキャリアのエレトロンが“ホット”になりやす
く特性変動が起こりやすいので、Lnを長めに設定するの
が望ましい。一方、ｐチャンネルMOSFETではキャリアの
ホールが“ホット”になりにくいのでホットキャリアに
よる特性変動は起こりにくいが、p-拡散層のシート抵抗
が高いので、Lpが長いとドレイン電流の低下が顕著にな
る。したがって、LnとLpの最適値は、第４図に示すよう
にLp＜Lnとなるのである。
との相乗積が最大になる値を考えた場合、ｎチャンネル
MOSFETはキャリアのエレトロンが“ホット”になりやす
く特性変動が起こりやすいので、Lnを長めに設定するの
が望ましい。一方、ｐチャンネルMOSFETではキャリアの
ホールが“ホット”になりにくいのでホットキャリアに
よる特性変動は起こりにくいが、p-拡散層のシート抵抗
が高いので、Lpが長いとドレイン電流の低下が顕著にな
る。したがって、LnとLpの最適値は、第４図に示すよう
にLp＜Lnとなるのである。
CMOS LSIでは、ｎチャンネルMOSFETとｐチャンネルMOSF
ETとが混在しているが、LSIの動作スピード、信頼性を
最大にするためには、それぞれのMOSFETを最適化する。
つまり、LpをLnより短くすることが必要となる。
ETとが混在しているが、LSIの動作スピード、信頼性を
最大にするためには、それぞれのMOSFETを最適化する。
つまり、LpをLnより短くすることが必要となる。
本実施例で示した製造方法では、n-拡散層18の長さLnと
p-拡散層16の長さLpは、それぞれｎチャンネル側のサイ
ドウオール21とｐチャンネル側のサイドウオール21′の
幅で制限でき、またこれらのサイドウオールの幅は多結
晶シリコン膜20の膜厚と、サイドウオールに施す等方性
エッチングの時間で制御できるので、Lp，Lnの長さを精
度良くコントロールすることが可能となり、第４図に示
したそれぞれのMOSFETの特性が最大になる値に設定する
ことができる。
p-拡散層16の長さLpは、それぞれｎチャンネル側のサイ
ドウオール21とｐチャンネル側のサイドウオール21′の
幅で制限でき、またこれらのサイドウオールの幅は多結
晶シリコン膜20の膜厚と、サイドウオールに施す等方性
エッチングの時間で制御できるので、Lp，Lnの長さを精
度良くコントロールすることが可能となり、第４図に示
したそれぞれのMOSFETの特性が最大になる値に設定する
ことができる。
本発明のMOSFETを等価回路で表わすと第５図のようにな
る。図中、Vs，Vg，Vdは、それぞれ、ソース電圧，ゲー
ト電圧，ドレイン電圧である。Vs′，Vd′はMOSFETの動
作を決める実効ソース電圧及び実効ドレイン電圧であ
る。また、Rs，Rdはソース抵抗及びドレイン抵抗であ
り、本発明のMOSFETは主に、n-型拡散層やp-型拡散層の
抵抗が主原因である。ドレイン電流をIdで表わすと、Vd
とVd′、VsとVs′の関係は次式のようになる。
る。図中、Vs，Vg，Vdは、それぞれ、ソース電圧，ゲー
ト電圧，ドレイン電圧である。Vs′，Vd′はMOSFETの動
作を決める実効ソース電圧及び実効ドレイン電圧であ
る。また、Rs，Rdはソース抵抗及びドレイン抵抗であ
り、本発明のMOSFETは主に、n-型拡散層やp-型拡散層の
抵抗が主原因である。ドレイン電流をIdで表わすと、Vd
とVd′、VsとVs′の関係は次式のようになる。
Vd′＝Vd−RdId Vs′＝Vs−RsId さて、本発明のMOSFETにおいて、Ln，Lpを長くすれば、
Rs，Rdが大きくなるので、MOSFETの実効的なソース〜ド
レイン間電圧＝Vd′−Vs′＝Vd−Vs−Id（Rd＋Rs）は小
さくなる。このため、ドレイン近傍の電界は緩和され、
ホットキャリアの発生が大幅に抑制される。ホットキャ
リアの発生が少なくなれば、それに起因したMOSFETの特
性変動が抑えられるので、MOSFETの信頼性は大幅に向上
することになる。
Rs，Rdが大きくなるので、MOSFETの実効的なソース〜ド
レイン間電圧＝Vd′−Vs′＝Vd−Vs−Id（Rd＋Rs）は小
さくなる。このため、ドレイン近傍の電界は緩和され、
ホットキャリアの発生が大幅に抑制される。ホットキャ
リアの発生が少なくなれば、それに起因したMOSFETの特
性変動が抑えられるので、MOSFETの信頼性は大幅に向上
することになる。
しかし、Ln，Lpが長すぎると、実効的なゲート電圧＝Vg
−Vs′＝Vg−Vs−RdIdが低下するので、MOSFETの電流駆
動能力の低下、すなわち、MOSFETの性能の低下につなが
ることになる。
−Vs′＝Vg−Vs−RdIdが低下するので、MOSFETの電流駆
動能力の低下、すなわち、MOSFETの性能の低下につなが
ることになる。
つまり、低濃度拡散層長Ln，Lpを長くすれば、MOSFETの
信頼性は向上するが、性能は悪化する。逆に、Ln，Lpが
短ければ、MOSFETの性能は向上するが、信頼性は低下す
るので、信頼性と電気的特性の両者の兼ね合いで決定す
ればよい。
信頼性は向上するが、性能は悪化する。逆に、Ln，Lpが
短ければ、MOSFETの性能は向上するが、信頼性は低下す
るので、信頼性と電気的特性の両者の兼ね合いで決定す
ればよい。
発明の効果 本発明の半導体装置の製造方法によれば、ｎチャンネル
MOSFETの特性変動時間とドレイン電流との相乗積及びｐ
チャンネルMOSFETの特性変動時間とドレイン電流との相
乗積の両トランジスタの特性が最大となるようにデバイ
ス設計することができるので、今後のCMOS構造のVLSIの
性能及び信頼性を大幅に改善できる効果を有する。
MOSFETの特性変動時間とドレイン電流との相乗積及びｐ
チャンネルMOSFETの特性変動時間とドレイン電流との相
乗積の両トランジスタの特性が最大となるようにデバイ
ス設計することができるので、今後のCMOS構造のVLSIの
性能及び信頼性を大幅に改善できる効果を有する。
第１図は従来のCMOS LSIの構造を示す要部の断面図、第
２図は本発明が適用されたCMOS LSIの構造を示す要部の
断面図、第３図ａ〜ｆは本発明のCMOS LSIの製造方法を
説明するための工程断面図、第４図はMOSFETの（特性変
動時間）×（ドレイン電流）と低濃度拡散層の長さとの
関係を示す図、第５図はMOSFETの等価回路図を示す。 11……ｎ型シリコン基板、12……ｐウエル、13……フィ
ールド酸化膜、14……ゲート酸化膜、15……ゲート電
極、16……p-型拡散層（ｐ型の低濃度不純物注入層）、
17……p+型拡散層（ｐ型の高濃度不純物注入層）、18…
…n-型拡散層（ｎ型の低濃度不純物注入層）、19……n+
型拡散層（ｎ型の高濃度不純物注入層）、20……多結晶
シリコン膜、21,21′……サイドウオール、22,22′……
フォトレジスト、23……酸化膜。
２図は本発明が適用されたCMOS LSIの構造を示す要部の
断面図、第３図ａ〜ｆは本発明のCMOS LSIの製造方法を
説明するための工程断面図、第４図はMOSFETの（特性変
動時間）×（ドレイン電流）と低濃度拡散層の長さとの
関係を示す図、第５図はMOSFETの等価回路図を示す。 11……ｎ型シリコン基板、12……ｐウエル、13……フィ
ールド酸化膜、14……ゲート酸化膜、15……ゲート電
極、16……p-型拡散層（ｐ型の低濃度不純物注入層）、
17……p+型拡散層（ｐ型の高濃度不純物注入層）、18…
…n-型拡散層（ｎ型の低濃度不純物注入層）、19……n+
型拡散層（ｎ型の高濃度不純物注入層）、20……多結晶
シリコン膜、21,21′……サイドウオール、22,22′……
フォトレジスト、23……酸化膜。
Claims (1)
- 【請求項１】Ｐ型半導体領域とＮ型半導体領域からなる
半導体基板のそれぞれ領域の主表面にゲート絶縁膜を介
して少なくとも２つのゲート電極を形成する工程、前記
少なくとも２つのゲート電極の側壁に第１及び第２のサ
イドウオール膜を形成する工程、前記Ｐ型半導体領域に
第１のサイドウオール膜をマスクにしてｎ型の高濃度不
純物領域を形成する工程、前記Ｎ型半導体領域に第１の
サイドウオール膜の高さ及び幅に比べて小さいところの
第２のサイドウオール膜をマスクにしてｐ型の高濃度不
純物領域を形成する工程、第１のサイドウオール膜の直
下部に前記ｎ型の高濃度領域に接するようにｎ型低濃度
不純物領域を形成する工程、第２のサイドウオール膜の
直下部に前記ｐ型の高濃度領域に接するようにｐ型低濃
度不純物領域を形成する工程とを含み、前記ｐ型低濃度
不純物領域長が前記ｎ型低濃度不純物領域長よりも短い
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102188A JPH0697685B2 (ja) | 1984-05-21 | 1984-05-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102188A JPH0697685B2 (ja) | 1984-05-21 | 1984-05-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60245269A JPS60245269A (ja) | 1985-12-05 |
| JPH0697685B2 true JPH0697685B2 (ja) | 1994-11-30 |
Family
ID=14320687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59102188A Expired - Lifetime JPH0697685B2 (ja) | 1984-05-21 | 1984-05-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697685B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0648717B2 (ja) * | 1984-06-20 | 1994-06-22 | 株式会社日立製作所 | 半導体装置の製造方法 |
| KR930010124B1 (ko) * | 1991-02-27 | 1993-10-14 | 삼성전자 주식회사 | 반도체 트랜지스터의 제조방법 및 그 구조 |
| JPH10256549A (ja) | 1997-03-14 | 1998-09-25 | Nec Corp | 半導体装置及びその製造方法 |
-
1984
- 1984-05-21 JP JP59102188A patent/JPH0697685B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60245269A (ja) | 1985-12-05 |
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