JPH1032256A - 少なくとも１つのｍｏｓトランジスタを備えた回路構造及びその製造方法 - Google Patents
少なくとも１つのｍｏｓトランジスタを備えた回路構造及びその製造方法Info
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- JPH1032256A JPH1032256A JP9096412A JP9641297A JPH1032256A JP H1032256 A JPH1032256 A JP H1032256A JP 9096412 A JP9096412 A JP 9096412A JP 9641297 A JP9641297 A JP 9641297A JP H1032256 A JPH1032256 A JP H1032256A
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Abstract
(57)【要約】
【課題】 少なくとも１つのＭＯＳトランジスタを備え
た回路構造において、ＭＯＳトランジスタのゲート酸化
膜の信頼性と洩れ電流特性を同時にゲート電極の抵抗を
小さくして改善する。 【解決手段】 第一の導電型のソース／ドレイン領域１
７と、この導電型に反対の第二の導電型のゲート電極６
ａとを備えたＭＯＳトランジスタにおいて、ゲート電極
６ａは少なくとも１つの縁部１２において中央部より低
いドーパント濃度を持つ。投入された状態においてゲー
ト電極（６ａ）は蓄積状態で駆動されるので、ゲート空
乏は生じない。
た回路構造において、ＭＯＳトランジスタのゲート酸化
膜の信頼性と洩れ電流特性を同時にゲート電極の抵抗を
小さくして改善する。 【解決手段】 第一の導電型のソース／ドレイン領域１
７と、この導電型に反対の第二の導電型のゲート電極６
ａとを備えたＭＯＳトランジスタにおいて、ゲート電極
６ａは少なくとも１つの縁部１２において中央部より低
いドーパント濃度を持つ。投入された状態においてゲー
ト電極（６ａ）は蓄積状態で駆動されるので、ゲート空
乏は生じない。
Description
【０００１】
【発明の属する技術分野】この発明は、少なくとも１つ
のＭＯＳトランジスタを備えた回路構造及びその製造方
法に関する。
のＭＯＳトランジスタを備えた回路構造及びその製造方
法に関する。
【０００２】
【従来の技術】種々の技術的用途、特に低電圧／低電力
の用途にチャネル長の短いＭＯＳトランジスタが必要と
される。
の用途にチャネル長の短いＭＯＳトランジスタが必要と
される。
【０００３】ｎ+ にドープされたシリコンとｐ+ にドー
プされたシリコンとは仕事関数において１．１ｅＶだけ
異なる。この仕事関数の差により、高ドーブポリシリコ
ンからなるゲート電極を備えたＭＯＳトランジスタにお
いては、ゲート電極の導電型がソース／ドレイン領域の
導電型と異なる場合、ゲート電極とドレイン側のｐｎ接
合との間に電界強度の上昇が生ずる。このことは、ｎ+
にドープされたゲート電極とｐ+ にドープされたソース
／ドレイン領域とを備えたＭＯＳトランジスタにおいて
も、またｐ+ にドープされたゲート電極とｎ+ にドープ
されたソース／ドレイン領域とを備えたＭＯＳトランジ
スタにおいても同様である。この電界強度の上昇はゲー
ト酸化膜の信頼性の低下をもたらす。特に、供給電圧が
３Ｖ以下でゲート酸化膜の厚さが５ｎｍ以下の低電圧／
低電力用に使用されるような、０．２５μｍ以下の短い
チャネル長を持つＭＯＳトランジスタにおいては、仕事
関数の差は一定でありかつ供給電圧とスケーリングしな
いので、電界上昇は問題である。電界強度が上昇すると
洩れ電流特性の悪化も生ずる。ゲートより誘起されるド
レイン洩れ電流（ＧＩＤＬ）は、電界強度の上昇により
バンド間トンネル確率が増大するので上昇する。
プされたシリコンとは仕事関数において１．１ｅＶだけ
異なる。この仕事関数の差により、高ドーブポリシリコ
ンからなるゲート電極を備えたＭＯＳトランジスタにお
いては、ゲート電極の導電型がソース／ドレイン領域の
導電型と異なる場合、ゲート電極とドレイン側のｐｎ接
合との間に電界強度の上昇が生ずる。このことは、ｎ+
にドープされたゲート電極とｐ+ にドープされたソース
／ドレイン領域とを備えたＭＯＳトランジスタにおいて
も、またｐ+ にドープされたゲート電極とｎ+ にドープ
されたソース／ドレイン領域とを備えたＭＯＳトランジ
スタにおいても同様である。この電界強度の上昇はゲー
ト酸化膜の信頼性の低下をもたらす。特に、供給電圧が
３Ｖ以下でゲート酸化膜の厚さが５ｎｍ以下の低電圧／
低電力用に使用されるような、０．２５μｍ以下の短い
チャネル長を持つＭＯＳトランジスタにおいては、仕事
関数の差は一定でありかつ供給電圧とスケーリングしな
いので、電界上昇は問題である。電界強度が上昇すると
洩れ電流特性の悪化も生ずる。ゲートより誘起されるド
レイン洩れ電流（ＧＩＤＬ）は、電界強度の上昇により
バンド間トンネル確率が増大するので上昇する。
【０００４】ゲート電極とドレイン側のｐｎ接合との間
の電界強度の上昇は、ゲート電極に対して他の材料、即
ちソース／ドレイン領域の材料に対して仕事関数の差が
小さい或いは全くない材料を使用することによって緩和
され或いは解消される。ゲート電極を、ソース／ドレイ
ン領域と同一の導電型にドープされているポリシリコン
で形成することは既に提案されている（パルリッロ
（Ｃ．Parrillo) 著の論文「ＩＥＤＭ '８５」第３９８
頁参照）。さらに、ゲート電極をＴｉＮで（例えばホワ
ン（Ｊ．Ｍ．Hwang)他著の論文「ＩＥＤＭ '９２」第３
４５頁参照）或いはタングステンで（例えばカサイ
（Ｎ．Kasai)他著の論文「ＩＥＤＭ '８８」第２４２頁
参照）形成することも提案されている。ゲート酸化膜の
上に直接ゲート電極として金属を含む材料を使用するこ
とにはゲート酸化膜の破壊の危険が伴う。ゲート電極に
対してソース／ドレイン領域と同一の導電型にドープさ
れたポリシリコンを使用すると、ｎチャネル・トランジ
スタ並びにｐチャネル・トランジスタを含むＣＭＯＳ回
路においてはかなり複雑なプロセスのコントロール、ホ
ウ素の浸透効果、連続したｎ+ ／ｐ+ 型のゲート導体中
の横方向のドーパントの拡散やゲート空乏効果に対する
敏感性が生ずる。
の電界強度の上昇は、ゲート電極に対して他の材料、即
ちソース／ドレイン領域の材料に対して仕事関数の差が
小さい或いは全くない材料を使用することによって緩和
され或いは解消される。ゲート電極を、ソース／ドレイ
ン領域と同一の導電型にドープされているポリシリコン
で形成することは既に提案されている（パルリッロ
（Ｃ．Parrillo) 著の論文「ＩＥＤＭ '８５」第３９８
頁参照）。さらに、ゲート電極をＴｉＮで（例えばホワ
ン（Ｊ．Ｍ．Hwang)他著の論文「ＩＥＤＭ '９２」第３
４５頁参照）或いはタングステンで（例えばカサイ
（Ｎ．Kasai)他著の論文「ＩＥＤＭ '８８」第２４２頁
参照）形成することも提案されている。ゲート酸化膜の
上に直接ゲート電極として金属を含む材料を使用するこ
とにはゲート酸化膜の破壊の危険が伴う。ゲート電極に
対してソース／ドレイン領域と同一の導電型にドープさ
れたポリシリコンを使用すると、ｎチャネル・トランジ
スタ並びにｐチャネル・トランジスタを含むＣＭＯＳ回
路においてはかなり複雑なプロセスのコントロール、ホ
ウ素の浸透効果、連続したｎ+ ／ｐ+ 型のゲート導体中
の横方向のドーパントの拡散やゲート空乏効果に対する
敏感性が生ずる。
【０００５】さらにまた、ｎ+ もしくはｐ+ にドープさ
れたポリシリコンの仕事関数をゲルマニウムを付加的に
ドープすることにより修正することも提案されている
（例えば、キング（Ｔ．Ｊ．King) 他著の論文「ＩＥＤ
Ｍ '９０」第２５３頁参照）。この対策も、一方では特
別な装置を必要とし、他方ではプロセス工程を、例えば
エッチングの際に変化した材料特性に適合させなければ
ならないので、かなり複雑なプロセスコントロールを必
要とする。
れたポリシリコンの仕事関数をゲルマニウムを付加的に
ドープすることにより修正することも提案されている
（例えば、キング（Ｔ．Ｊ．King) 他著の論文「ＩＥＤ
Ｍ '９０」第２５３頁参照）。この対策も、一方では特
別な装置を必要とし、他方ではプロセス工程を、例えば
エッチングの際に変化した材料特性に適合させなければ
ならないので、かなり複雑なプロセスコントロールを必
要とする。
【０００６】ヨーロッパ特許出願公開第０６５７９２９
号明細書においては、ｎ+ にドープされたゲート電極を
備えたｐチャネルＭＯＳトランジスタにおいて短チャネ
ル長の効果、洩れ電流特性及びゲート酸化膜の信頼性を
改善するために、ｎ+ にドープされたゲート電極に付加
的にホウ素を注入することによりカウンタドープするこ
とが提案されている。この場合ゲート電極の仕事関数
を、ゲート電極の導電性を変えることなく変更できる。
この対策によってゲート電極のドーパント濃度が変化す
る。従ってゲート電極の抵抗が上がり、これによりゲー
ト電極における電圧降下が生ずる。
号明細書においては、ｎ+ にドープされたゲート電極を
備えたｐチャネルＭＯＳトランジスタにおいて短チャネ
ル長の効果、洩れ電流特性及びゲート酸化膜の信頼性を
改善するために、ｎ+ にドープされたゲート電極に付加
的にホウ素を注入することによりカウンタドープするこ
とが提案されている。この場合ゲート電極の仕事関数
を、ゲート電極の導電性を変えることなく変更できる。
この対策によってゲート電極のドーパント濃度が変化す
る。従ってゲート電極の抵抗が上がり、これによりゲー
ト電極における電圧降下が生ずる。
【０００７】
【発明が解決しようとする課題】この発明の課題は、少
なくとも１つのＭＯＳトランジスタを備え、このＭＯＳ
トランジスタがゲート酸化膜の信頼性と洩れ電流特性に
おいて改善され、同時にそのゲート電極の抵抗が小さい
ような回路構造を提供することにある。さらに、その製
造方法を提供しようとするものである。
なくとも１つのＭＯＳトランジスタを備え、このＭＯＳ
トランジスタがゲート酸化膜の信頼性と洩れ電流特性に
おいて改善され、同時にそのゲート電極の抵抗が小さい
ような回路構造を提供することにある。さらに、その製
造方法を提供しようとするものである。
【０００８】
【課題を解決するための手段】これらの課題は、この発
明によれば、請求項１に記載の回路構造により、また請
求項４に記載の製造方法により解決される。この発明の
その他の構成はその他の請求項に記載されている。
明によれば、請求項１に記載の回路構造により、また請
求項４に記載の製造方法により解決される。この発明の
その他の構成はその他の請求項に記載されている。
【０００９】この発明による回路構造におけるＭＯＳト
ランジスタは、そのソース／ドレイン領域と反対の導電
型にドープされているシリコンからなるゲート電極を備
える。ゲート電極は、そのドーパント濃度が少なくとも
ゲート電極の１つの縁部においてゲート電極の中央部に
おけるよりも低くなるようなドーパント濃度分布を持っ
ている。ゲート電極の縁部におけるドーパント濃度は好
ましくは１０17及び１０19ｃｍ-3の範囲にある。
ランジスタは、そのソース／ドレイン領域と反対の導電
型にドープされているシリコンからなるゲート電極を備
える。ゲート電極は、そのドーパント濃度が少なくとも
ゲート電極の１つの縁部においてゲート電極の中央部に
おけるよりも低くなるようなドーパント濃度分布を持っ
ている。ゲート電極の縁部におけるドーパント濃度は好
ましくは１０17及び１０19ｃｍ-3の範囲にある。
【００１０】ＭＯＳトランジスタが投入されると、ゲー
ト電極の縁部はその電位比率により蓄積状態側に駆動さ
れる。従って主要なトランジスタ特性は維持される。こ
れに対してＭＯＳトランジスタが遮断されると、ゲート
電極の縁部にはそのドーパント濃度が低いことにより空
間電荷層が形成される。この空間電荷層はソース／ドレ
イン領域の上に形成され、ここで電界強度を減少させ
る。従って電界強度が高まることに伴う問題は回避され
る。ＭＯＳトランジスタはその動作中、ドーパント濃度
の低いゲート電極縁部がドレインとして接続されたソー
ス／ドレイン領域に接しているように配線されていると
有利である。
ト電極の縁部はその電位比率により蓄積状態側に駆動さ
れる。従って主要なトランジスタ特性は維持される。こ
れに対してＭＯＳトランジスタが遮断されると、ゲート
電極の縁部にはそのドーパント濃度が低いことにより空
間電荷層が形成される。この空間電荷層はソース／ドレ
イン領域の上に形成され、ここで電界強度を減少させ
る。従って電界強度が高まることに伴う問題は回避され
る。ＭＯＳトランジスタはその動作中、ドーパント濃度
の低いゲート電極縁部がドレインとして接続されたソー
ス／ドレイン領域に接しているように配線されていると
有利である。
【００１１】ゲート電極の中央部におけるドーパント濃
度はその縁部におけるよりも高いので、ゲート電極の抵
抗はゲート電極の中央部におけるドーパント濃度によっ
て決まる。ゲート電極の中央部における高いドーパント
濃度はゲート電極の抵抗をより低くするように作用す
る。
度はその縁部におけるよりも高いので、ゲート電極の抵
抗はゲート電極の中央部におけるドーパント濃度によっ
て決まる。ゲート電極の中央部における高いドーパント
濃度はゲート電極の抵抗をより低くするように作用す
る。
【００１２】ゲート電極の１つ以上の縁部を低いドーパ
ント濃度とすることもこの発明の範囲内である。特に、
矩形状の断面を持つゲート電極を設け、この矩形の４つ
の側面部を低いドーパント濃度として実現することもこ
の発明の範囲内である。
ント濃度とすることもこの発明の範囲内である。特に、
矩形状の断面を持つゲート電極を設け、この矩形の４つ
の側面部を低いドーパント濃度として実現することもこ
の発明の範囲内である。
【００１３】特にこの回路構造においては、上記のＭＯ
Ｓトランジスタに対して相補性のもう１つのＭＯＳトラ
ンジスタを設けると有利である。この相補性のＭＯＳト
ランジスタのゲート電極は上記のＭＯＳトランジスタの
ゲート電極と同一の導電型にドープされている。
Ｓトランジスタに対して相補性のもう１つのＭＯＳトラ
ンジスタを設けると有利である。この相補性のＭＯＳト
ランジスタのゲート電極は上記のＭＯＳトランジスタの
ゲート電極と同一の導電型にドープされている。
【００１４】この発明による回路構造を製造する場合Ｍ
ＯＳトランジスタのゲート電極は、好ましくは、ドープ
されたシリコン膜の形成、ドープされたシリコン膜のパ
ターン化及び次いでゲート電極の少なくとも１つの縁部
でのカウンタドープにより作られる。ゲート電極のカウ
ンタドープは反対の導電型にドープするイオンを傾斜注
入することより行われる。
ＯＳトランジスタのゲート電極は、好ましくは、ドープ
されたシリコン膜の形成、ドープされたシリコン膜のパ
ターン化及び次いでゲート電極の少なくとも１つの縁部
でのカウンタドープにより作られる。ゲート電極のカウ
ンタドープは反対の導電型にドープするイオンを傾斜注
入することより行われる。
【００１５】ＭＯＳトランジスタとこれに相補性のＭＯ
Ｓトランジスタとを同時に作る場合には、両ＭＯＳトラ
ンジスタのゲート電極はドープされたシリコン膜のパタ
ーン化により形成される。最初に挙げたＭＯＳトランジ
スタのゲート電極の縁部におけるドーパント濃度はカウ
ンタドープにより減少する。相補性のＭＯＳトランジス
タのゲート電極のドーパント濃度は付加的なドープによ
りゲート電極全体にわたって高められる。
Ｓトランジスタとを同時に作る場合には、両ＭＯＳトラ
ンジスタのゲート電極はドープされたシリコン膜のパタ
ーン化により形成される。最初に挙げたＭＯＳトランジ
スタのゲート電極の縁部におけるドーパント濃度はカウ
ンタドープにより減少する。相補性のＭＯＳトランジス
タのゲート電極のドーパント濃度は付加的なドープによ
りゲート電極全体にわたって高められる。
【００１６】この発明による回路構造は、低電圧／低電
力用に対しても、また特にスマート・パワー・テクノロ
ジーにおける高圧トランジスタ或いはフラッシュＥＰＲ
ＯＭに対しても好適である。
力用に対しても、また特にスマート・パワー・テクノロ
ジーにおける高圧トランジスタ或いはフラッシュＥＰＲ
ＯＭに対しても好適である。
【００１７】
【実施例】以下に、この発明を実施例及び図面を参照し
て詳しく説明する。図面はこの発明の一実施例をその製
造方法の順序に従って示したものであり、その寸法関係
は必ずしも実際の尺度をとるものではない。
て詳しく説明する。図面はこの発明の一実施例をその製
造方法の順序に従って示したものであり、その寸法関係
は必ずしも実際の尺度をとるものではない。
【００１８】例えば１０15ｃｍ-3の基本トーパント濃度
を持つｎ型或いはｐ型にドープされた単結晶シリコンか
らなる基板１には先ず公知の方法でｎ型にドープされた
ウエル２及びｐ型にドープされたウエル３が形成され
る。例えばＬＯＣＯＳプロセスにおいて、ｎ型にドープ
されたウエル２にはＰＭＯＳトランジスタの活性領域
を、ｐ型にドープされたウエル３にはＮＭＯＳトランジ
スタの活性領域を規定するフィールド酸化膜領域４が形
成される（図１参照）。ｐ型にドープされたウエル３に
は例えばホウ素により１０17ｃｍ-3のトーパント濃度
が、ｎ型にドープされたウエル２には例えば燐により１
０17ｃｍ-3のドーパント濃度が設定される。
を持つｎ型或いはｐ型にドープされた単結晶シリコンか
らなる基板１には先ず公知の方法でｎ型にドープされた
ウエル２及びｐ型にドープされたウエル３が形成され
る。例えばＬＯＣＯＳプロセスにおいて、ｎ型にドープ
されたウエル２にはＰＭＯＳトランジスタの活性領域
を、ｐ型にドープされたウエル３にはＮＭＯＳトランジ
スタの活性領域を規定するフィールド酸化膜領域４が形
成される（図１参照）。ｐ型にドープされたウエル３に
は例えばホウ素により１０17ｃｍ-3のトーパント濃度
が、ｎ型にドープされたウエル２には例えば燐により１
０17ｃｍ-3のドーパント濃度が設定される。
【００１９】全面にＳｉＯ2 からなる誘電体膜５が例え
ば熱酸化により３乃至１０ｎｍの膜厚に成長させられ
る。誘電体膜５の上には例えばその場（in-situ)でドー
プされたｎ型のポリシリコン或いはその場でドープされ
たｐ型のアモルファスシリコンからなるシリコン膜６が
形成される。ドーパントとしては砒素或いは燐が使用さ
れる。ドーパント濃度は１×１０20原子／ｃｍ3 以下、
好適には５×１０19原子／ｃｍ3 である。このドーパン
ト濃度においてシリコンは丁度縮退状態にドープされ
る。ドープされたシリコン膜６は、ドープされてないア
モルファス或いは多結晶シリコンを析出し次いで例えば
堆積或いは注入によるドーピングにより形成することも
できる。しかしながら、その場でドープされるシリコン
は均一なドーパント分布と活性化によりドープされたシ
リコン膜６として良好である。
ば熱酸化により３乃至１０ｎｍの膜厚に成長させられ
る。誘電体膜５の上には例えばその場（in-situ)でドー
プされたｎ型のポリシリコン或いはその場でドープされ
たｐ型のアモルファスシリコンからなるシリコン膜６が
形成される。ドーパントとしては砒素或いは燐が使用さ
れる。ドーパント濃度は１×１０20原子／ｃｍ3 以下、
好適には５×１０19原子／ｃｍ3 である。このドーパン
ト濃度においてシリコンは丁度縮退状態にドープされ
る。ドープされたシリコン膜６は、ドープされてないア
モルファス或いは多結晶シリコンを析出し次いで例えば
堆積或いは注入によるドーピングにより形成することも
できる。しかしながら、その場でドープされるシリコン
は均一なドーパント分布と活性化によりドープされたシ
リコン膜６として良好である。
【００２０】ドープされたシリコン膜６の上にはその全
面に例えばＳｉ3 Ｎ4 からなる或いはＣＶＤ法により析
出されたＳｉＯ2 からなる保護膜７が被着される。ドー
プされたシリコン膜６は例えば１００乃至５００ｎｍの
膜厚に形成される。保護膜７は例えば１００乃至２００
ｎｍのＣＶＤ析出ＳｉＯ2 の膜厚に形成される。
面に例えばＳｉ3 Ｎ4 からなる或いはＣＶＤ法により析
出されたＳｉＯ2 からなる保護膜７が被着される。ドー
プされたシリコン膜６は例えば１００乃至５００ｎｍの
膜厚に形成される。保護膜７は例えば１００乃至２００
ｎｍのＣＶＤ析出ＳｉＯ2 の膜厚に形成される。
【００２１】次いで、ホトリゾグラィプロセス工程を使
用してマスク（図示せず）が形成され、これにより保護
膜７、ドープされたシリコン膜６及び誘電体膜５が例え
ばＨＢｒ／Ｃｌ2 による異方性エッチングでパターン化
される。その場合ＰＭＯＳトランジスタに対してはゲー
ト誘電体５ａ、ゲート電極６ａ及び保護膜７ａが、ＮＭ
ＯＳトランジスタに対してはゲート誘電体５ｂ、ゲート
電極６ｂ及び保護膜７ｂが形成される（図２参照）。保
護膜７ａ及び７ｂ、ゲート電極６ａ及び６ｂ並びにゲー
ト誘電体５ａ及び５ｂの側面にはそれぞれ次いでＳｉＯ
2 のスペーサ８が備えられる。このために全面にわたっ
てＳｉＯ2 の膜が一様な厚さにエッジを被覆するように
析出され、異方性エッチバックによりパターン化され
る。
用してマスク（図示せず）が形成され、これにより保護
膜７、ドープされたシリコン膜６及び誘電体膜５が例え
ばＨＢｒ／Ｃｌ2 による異方性エッチングでパターン化
される。その場合ＰＭＯＳトランジスタに対してはゲー
ト誘電体５ａ、ゲート電極６ａ及び保護膜７ａが、ＮＭ
ＯＳトランジスタに対してはゲート誘電体５ｂ、ゲート
電極６ｂ及び保護膜７ｂが形成される（図２参照）。保
護膜７ａ及び７ｂ、ゲート電極６ａ及び６ｂ並びにゲー
ト誘電体５ａ及び５ｂの側面にはそれぞれ次いでＳｉＯ
2 のスペーサ８が備えられる。このために全面にわたっ
てＳｉＯ2 の膜が一様な厚さにエッジを被覆するように
析出され、異方性エッチバックによりパターン化され
る。
【００２２】ｐ型にドープされたウエル３及びｎ型にド
ープされたウエル２の露出した表面は再び熱酸化され
る。その際例えば１０ｎｍの厚さのいわゆる散乱酸化膜
９が形成される。
ープされたウエル２の露出した表面は再び熱酸化され
る。その際例えば１０ｎｍの厚さのいわゆる散乱酸化膜
９が形成される。
【００２３】次いで、ＮＭＯＳトランジスタの活性領域
を覆う第一のフォトレジストマスク１０が形成される。
続いて、ホウ素或いはＢＦ2 のイオン注入が行われ、Ｐ
ＭＯＳトランジスタのｐ+ ドープ領域１１が形成され
る。イオン注入は例えば５×１０15Ｂ／ｃｍ3 及び１０
ｋｅＶのエネルギーで行われる。保護膜７ａはゲート電
極６ａを注入イオンから保護する。このために保護膜７
ａに対しては少なくとも１００ｎｍのＳｉＯ2 或いは８
０ｎｍのＳｉ3 Ｎ4 の膜厚が必要である（図３参照）。
イオン注入は基板１の表面に対してほぼ垂直に行われ
る。
を覆う第一のフォトレジストマスク１０が形成される。
続いて、ホウ素或いはＢＦ2 のイオン注入が行われ、Ｐ
ＭＯＳトランジスタのｐ+ ドープ領域１１が形成され
る。イオン注入は例えば５×１０15Ｂ／ｃｍ3 及び１０
ｋｅＶのエネルギーで行われる。保護膜７ａはゲート電
極６ａを注入イオンから保護する。このために保護膜７
ａに対しては少なくとも１００ｎｍのＳｉＯ2 或いは８
０ｎｍのＳｉ3 Ｎ4 の膜厚が必要である（図３参照）。
イオン注入は基板１の表面に対してほぼ垂直に行われ
る。
【００２４】次いで、さらにホウ素の注入が行われる。
その際の注入方向は傾斜している。特にこの注入は基板
表面の法線に対して１０乃至３０°の角度で行われる。
その際ゲート電極６ａの縁部には低濃度のドープ領域１
２が形成される。この低くドープされた領域１２のドー
パント濃度はドープされたシリコン膜６をｎ型にドープ
するイオンでホウ素イオンをカウンタドープすることに
より設定される。特に低くドープされた領域１２の正味
のドーパント濃度は１０18ｃｍ-3に設定される。傾斜イ
オン注入により同時に、ｐ+ にドープされた領域１１の
１つに接する平坦な端子領域１３が生ずる（図４参
照）。
その際の注入方向は傾斜している。特にこの注入は基板
表面の法線に対して１０乃至３０°の角度で行われる。
その際ゲート電極６ａの縁部には低濃度のドープ領域１
２が形成される。この低くドープされた領域１２のドー
パント濃度はドープされたシリコン膜６をｎ型にドープ
するイオンでホウ素イオンをカウンタドープすることに
より設定される。特に低くドープされた領域１２の正味
のドーパント濃度は１０18ｃｍ-3に設定される。傾斜イ
オン注入により同時に、ｐ+ にドープされた領域１１の
１つに接する平坦な端子領域１３が生ずる（図４参
照）。
【００２５】傾斜イオン注入は、対称的な構成を得るた
めに、その都度９０°づつ基板１を４回回転することに
より行われる（図示せず）。
めに、その都度９０°づつ基板１を４回回転することに
より行われる（図示せず）。
【００２６】第一のフォトレジストマスク１０を除去し
た後保護膜７ａ、７ｂはＳｉ3 Ｎ4の場合例えばＨ3 Ｐ
Ｏ4 を使用して除去される。ゲート電極６ａ、６ｂの露
出している表面には散乱酸化膜１４が備えられる。この
散乱酸化膜１４は例えば熱酸化により１０ｎｍの厚さに
形成される。
た後保護膜７ａ、７ｂはＳｉ3 Ｎ4の場合例えばＨ3 Ｐ
Ｏ4 を使用して除去される。ゲート電極６ａ、６ｂの露
出している表面には散乱酸化膜１４が備えられる。この
散乱酸化膜１４は例えば熱酸化により１０ｎｍの厚さに
形成される。
【００２７】次いで、ＰＭＯＳトランジスタの活性領域
を覆う第二のフォトレジストマスク１５が形成される。
これに対してＮＭＯＳトランジスタの活性領域は露出さ
れる。これに砒素或いは燐の注入が行われ、ｎ+ にドー
プされた領域１６が形成される。同時にゲート電極６ｂ
のドーパント濃度が高められる。このイオン注入は例え
ば８０ｋｅＶで５×１０15Ａｓ／ｃｍ3 により行われる
（図５参照）。
を覆う第二のフォトレジストマスク１５が形成される。
これに対してＮＭＯＳトランジスタの活性領域は露出さ
れる。これに砒素或いは燐の注入が行われ、ｎ+ にドー
プされた領域１６が形成される。同時にゲート電極６ｂ
のドーパント濃度が高められる。このイオン注入は例え
ば８０ｋｅＶで５×１０15Ａｓ／ｃｍ3 により行われる
（図５参照）。
【００２８】第二のフォトレジストマスク１５を除去し
た後基板１は熱処理される。その際ドーパントは電気的
に活性化される。そしてｐ+ にドープされた領域１１か
らｐ+ にドープされたソース／ドレイン領域１７が、ｎ
+ にドープされた領域１６からｎ+ にドープされたソー
ス／ドレイン領域１８が拡張される。低くドープされた
領域１２並びに端子領域１３の広がりも拡大される（図
６参照）。
た後基板１は熱処理される。その際ドーパントは電気的
に活性化される。そしてｐ+ にドープされた領域１１か
らｐ+ にドープされたソース／ドレイン領域１７が、ｎ
+ にドープされた領域１６からｎ+ にドープされたソー
ス／ドレイン領域１８が拡張される。低くドープされた
領域１２並びに端子領域１３の広がりも拡大される（図
６参照）。
【００２９】次いで、散乱酸化膜９、１４が例えば短時
間のＨＦのデイッピングにより除去される。その際ｐ+
にドープされたソース／ドレイン領域１７、ｎ+ にドー
プされたソース／ドレイン領域１８並びにゲート電極６
ａ、６ｂの露出されたシリコン面には、続いて端子抵抗
を改善するための金属導体１９が備えられる。金属導体
１９は例えばＴｉＳｉ2 との自己整合されたシリサイド
反応或いは金属、例えばＣＶＤタングステンの選択性析
出により形成される。ゲート電極６ａ、６ｂの導電性を
高める他に金属導体１９は、ゲート電極６ａ、６ｂの互
いに接しているｎ+ にドープされた領域とｎにドープさ
れた領域とを橋絡する。
間のＨＦのデイッピングにより除去される。その際ｐ+
にドープされたソース／ドレイン領域１７、ｎ+ にドー
プされたソース／ドレイン領域１８並びにゲート電極６
ａ、６ｂの露出されたシリコン面には、続いて端子抵抗
を改善するための金属導体１９が備えられる。金属導体
１９は例えばＴｉＳｉ2 との自己整合されたシリサイド
反応或いは金属、例えばＣＶＤタングステンの選択性析
出により形成される。ゲート電極６ａ、６ｂの導電性を
高める他に金属導体１９は、ゲート電極６ａ、６ｂの互
いに接しているｎ+ にドープされた領域とｎにドープさ
れた領域とを橋絡する。
【００３０】図７はこの構造を図６においてVII-VII で
示した断面図である。図６で示した紙面の外側でゲート
電極６ａ、６ｂはフィールド酸化膜４の上に延びてお
り、そこで互いに接続されている。金属導体１９はこの
接続範囲における均一な導電性を保証する。
示した断面図である。図６で示した紙面の外側でゲート
電極６ａ、６ｂはフィールド酸化膜４の上に延びてお
り、そこで互いに接続されている。金属導体１９はこの
接続範囲における均一な導電性を保証する。
【００３１】この回路構造を製造するには例えばＢＰＳ
Ｇの析出及びこれに続く平坦化によりパッシベイション
膜が被着され、コンタクトホールがエッチングされ、金
属被着される。このプロセス工程は詳細には示されてい
ない。
Ｇの析出及びこれに続く平坦化によりパッシベイション
膜が被着され、コンタクトホールがエッチングされ、金
属被着される。このプロセス工程は詳細には示されてい
ない。
【００３２】この方法はｐ型にドープされたゲート電極
を備えたＣＭＯＳ回路に対しても適用できる。この場合
ｎチャネルＭＯＳトランジスタのゲート電極にはその縁
部に低くドープされた領域が備えられる。ｐチャネルＭ
ＯＳトランジスタのゲート電極はこれに対して付加的な
イオン注入により高ドープされる。
を備えたＣＭＯＳ回路に対しても適用できる。この場合
ｎチャネルＭＯＳトランジスタのゲート電極にはその縁
部に低くドープされた領域が備えられる。ｐチャネルＭ
ＯＳトランジスタのゲート電極はこれに対して付加的な
イオン注入により高ドープされる。
【図面の簡単な説明】
【図１】異なる導電型にドープされたウエル、フィール
ド酸化膜領域、誘電体膜、ドープされたシリコン膜及び
保護膜を備えた基板の構造図。
ド酸化膜領域、誘電体膜、ドープされたシリコン膜及び
保護膜を備えた基板の構造図。
【図２】ゲート電極、このゲート電極の側面被着部及び
ウエルの表面に散乱酸化膜を形成した後の基板の構造
図。
ウエルの表面に散乱酸化膜を形成した後の基板の構造
図。
【図３】第一のマスクを形成し、ｐ型にドープされたソ
ース／ドレイン領域を形成した後の基板の構造図。
ース／ドレイン領域を形成した後の基板の構造図。
【図４】ゲート電極の縁部のドーパント濃度を下げるた
めの傾斜イオン注入後の基板の構造図。
めの傾斜イオン注入後の基板の構造図。
【図５】第二のマスクを形成し、ｎ型にドープされたソ
ース／ドレイン領域を形成した後の基板の構造図。
ース／ドレイン領域を形成した後の基板の構造図。
【図６】ドーパントを活性化するための熱処理後及びソ
ース／ドレイン領域及びゲート電極の表面をシリサイド
反応させた後の基板の構成図。
ース／ドレイン領域及びゲート電極の表面をシリサイド
反応させた後の基板の構成図。
【図７】図６のVII-VII 線断面図。
１ 基板 ２ ｎ型ウエル ３ ｐ型ウエル ４ フィールド酸化膜領域 ５ 誘電体膜 ６ シリコン膜 ７ 保護膜 ８ スペーサ ９ 散乱酸化膜 １０ 第一のフォトレジストマスク １１ ｐ+ にドープされた領域 １２ 低くドープされた領域 １３ 端部領域 １４ 散乱酸化膜 １５ 第二のフォトレジストマスク １６ ｎ+ にドープされた領域 １７ ＭＯＳトランジスタのソース／ドレイン領域 １８ 相補性のＭＯＳトランジスタのソース／ドレイン
領域 １９ 金属導体
領域 １９ 金属導体
Claims (8)
- 【請求項１】 半導体基板（１）に第一の導電型にドー
プされている２つのソース／ドレイン領域（１７）が設
けられ、これらのソース／ドレイン領域（１７）の間に
表面にゲート誘電体（５ａ）及びゲート電極（６ａ）が
設けられたチャネル領域が配置され、このゲート電極
（６ａ）が第一の導電型に反対の第二の導電型にドープ
されたシリコンからなり、前記ゲート電極（６ａ）にお
けるドーパント濃度が少なくともゲート電極（６ａ）の
縁部（１２）においてゲート電極（６ａ）の中央の部分
におけるより低いことを特徴とする少なくとも１つのＭ
ＯＳトランジスタを備えた回路構造。 - 【請求項２】 ゲート電極（６ａ）の縁部（１２）にお
けるドーパント濃度が１０17〜１０19ｃｍ-3の範囲にあ
る請求項１記載の回路構造。 - 【請求項３】 第一のＭＯＳトランジスタに対してもう
１つの相補性のＭＯＳトランジスタが設けられ、このＭ
ＯＳトランジスタが第二の導電型にドープされたソース
／ドレイン領域（１８）と、第二の導電型にドープされ
たシリコンからなるゲート電極（６ｂ）とを備えること
を特徴とする請求項１又は２記載の回路構造。 - 【請求項４】 半導体基板（１）に第一の導電型にドー
プされている２つのソース／ドレイン領域（１７）と、
これらの間に配置されたチャネル領域とが作られ、この
チャネル領域の表面にゲート誘電体（５ａ）及びゲート
電極（６ａ）が形成され、このゲート電極（６ａ）が第
一の導電型に反対の第二の導電型にドープされたシリコ
ンから形成され、その際このゲート電極（６ａ）の少な
くとも１つの縁部（１２）におけるドーパント濃度がゲ
ート電極（６ａ）の中央の部分におけるより低くなるよ
うにすることを特徴とする少なくとも１つのＭＯＳトラ
ンジスタを備えた回路構造の製造方法。 - 【請求項５】 ゲート電極（６ａ）を作るためにゲート
電極（６ａ）の中央部におけるドーパント濃度を持つド
ープされたシリコン膜が析出されかつパターン化され、
このゲート電極（６ａ）の縁部において第一の導電型に
ドープするイオンでもって傾斜注入することによってそ
のドーパント濃度を低下することを特徴とする請求項４
記載の方法。 - 【請求項６】 ドープされたシリコン膜（６）に、この
シリコン膜（６）と共通にパターン化される保護膜
（７）が被着され、ゲート電極（６ａ）の側面に絶縁性
スペーサ（８）が備えられ、ソース／ドレイン領域（１
７）が自己整合されてゲート電極（６ａ）に形成される
ことを特徴とする請求項５記載の方法。 - 【請求項７】 半導体基板（１）に第一のＭＯＳトラン
ジスタに対して相補性のＭＯＳトランジスタが形成さ
れ、このＭＯＳトランジスタが第二の導電型にドープさ
れたソース／ドレイン領域（１８）及び第二の導電型に
ドープされたゲート電極（６ｂ）を備えることを特徴と
する請求項４乃至６の１つに記載の方法。 - 【請求項８】 シリコン膜（６）のパターン化の際に相
補性のＭＯＳトランジスタのためのゲート電極（６ｂ）
が形成され、このＭＯＳトランジスタの領域が第一のＭ
ＯＳトランジスタのソース／ドレイン領域（１７）を形
成する間マスク（１０）によって覆われ、このマスクが
次いで再び取り除かれ、第一のＭＯＳトランジスタの領
域がもう１つのマスク（１５）により覆われ、保護膜が
相補性のＭＯＳトランジスタのためのゲート電極（６
ｂ）から取り除かれ、第二の導電型にドープするイオン
の注入が行われ、その際相補性のＭＯＳトランジスタの
ソース／ドレイン領域（１８）が形成され、相補性のＭ
ＯＳトランジスタのゲート電極（６ｂ）のドーパント濃
度が高められることを特徴とする請求項６又は７記載の
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19612950.8 | 1996-04-01 | ||
| DE19612950A DE19612950C1 (de) | 1996-04-01 | 1996-04-01 | Schaltungsstruktur mit mindestens einem MOS-Transistor und Verfahren zu deren Herstellung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1032256A true JPH1032256A (ja) | 1998-02-03 |
| JP4012597B2 JP4012597B2 (ja) | 2007-11-21 |
Family
ID=7790112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09641297A Expired - Lifetime JP4012597B2 (ja) | 1996-04-01 | 1997-03-31 | 少なくとも１つのｍｏｓトランジスタを備えた回路構造及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5965926A (ja) |
| EP (1) | EP0800215B1 (ja) |
| JP (1) | JP4012597B2 (ja) |
| KR (1) | KR970072204A (ja) |
| DE (2) | DE19612950C1 (ja) |
| TW (1) | TW357439B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5985724A (en) * | 1996-10-01 | 1999-11-16 | Advanced Micro Devices, Inc. | Method for forming asymmetrical p-channel transistor having nitrided oxide patterned to selectively form a sidewall spacer |
| KR100415191B1 (ko) * | 1997-06-25 | 2004-03-26 | 삼성전자주식회사 | 비대칭형 씨모스 트랜지스터의 제조 방법 |
| US5937289A (en) * | 1998-01-06 | 1999-08-10 | International Business Machines Corporation | Providing dual work function doping |
| US6355580B1 (en) * | 1998-09-03 | 2002-03-12 | Micron Technology, Inc. | Ion-assisted oxidation methods and the resulting structures |
| US6432777B1 (en) | 2001-06-06 | 2002-08-13 | International Business Machines Corporation | Method for increasing the effective well doping in a MOSFET as the gate length decreases |
| US20040161741A1 (en) * | 2001-06-30 | 2004-08-19 | Elazar Rabani | Novel compositions and processes for analyte detection, quantification and amplification |
| DE10156489A1 (de) * | 2001-11-16 | 2003-05-28 | Promos Technologies Inc | In-situ leichtdotiertes amorphes Silizium, das in DRAM-Gates angewendet wird |
| US6762468B2 (en) * | 2001-12-26 | 2004-07-13 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
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