DE69433949T2 - Verfahren zur Herstellung von MOSFETS mit verbesserten Kurz-Kanal Effekten - Google Patents

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Description

  • Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen verbesserter komplementärer Metalloxidhalbleiter-(MOS)-Feldeffekttransistoren (FET). Die vorliegende Erfindung betrifft insbesondere ein Verfahren zum Herstellen von verbesserten leistungsarmen MOSFETs mit niedriger Schwellwertspannung und ein Verfahren zu ihrer Herstellung.
  • ALLGEMEINER STAND DER TECHNIK
  • Zur Herstellung von komplementären Metalloxidhalbleiter-(CMOS)-Bauelementen für Speicher- und Logikanwendungen wie etwa DRAMS und Mikroprozessoren werden abwechselnd p- und n-MOSFETs verwendet. P-MOS-Bauelemente erfordern Bor-Kanalimplantierungen, die den PFET in ein Bauelement mit vergrabenem Kanal umwandeln. Diese Bauelemente sind gegenüber Kurzkanaleffekten wie etwa einem Absenken der Schwellwertspannung anfälliger als Oberflächenkanalbauelemente, wie bekannt ist. Mit dem Kleinerwerden von Halbleiterbauelementen und mit der Tendenz der Industrie zu höchstintegrierten Schaltungen (VLSI), die 1 Mikrometer-Designregeln verwenden, und sogar ultrahöchstintegrierten Schaltungen (ULSI), die 0,5 Mikrometer-Designregeln verwenden, werden diese Kurzkanaleffekte ausgeprägter, da die Kanalimplantierungsdosis erhöht werden muß. Außerdem weisen n+-Gate-p-FETs aufgrund größerer Austrittsarbeitsdifferenzen gateinduzierte Drainleckstromprobleme auf, die zunehmen, wenn die Kanallängen kürzer werden und die Gateoxiddicke reduziert wird. An einem bestimmten Punkt wird dies die Verwendung von p-FETs mit vergrabenem Kanal für die CMOS-Verarbeitung begrenzen.
  • Verschiedene Forscher haben versucht, diese Probleme zu reduzieren. Zur Verbesserung der Kurzkanalcharakteristiken wurden Ionenimplantierungen mit sehr flachem Kanal und flache Source-Drain-Strecken ausprobiert, doch haben die vergrößerten technischen Schwie rigkeiten beim Durchführen dieser flachen Ionenimplantierungen und die auf diese Bauelemente einwirkenden niedrigen Nach-Ionenimplantierungsverarbeitungstemperaturen die Kosten für ihre Herstellung erhöht. Unter praktischen Gesichtspunkten kann jedenfalls dieser Ansatz nicht bei Gatelängen unter etwa 0,5 Mikrometer verwendet werden.
  • So haben sich andere Forscher mit dem Problem des Versuchs zum Erhöhen der Schwellwertspannung befaßt. Eine Möglichkeit, die Schwellwertspannung zu erhöhen, besteht darin, die kompensierende Kanalimplantierungsdosis abzusenken, doch ist dieser Ansatz auf eine maximale Schwellwertspannung von 1 Volt bei einer Versorgungsspannung VDD = 5 V beschränkt, und er kann überhaupt nicht für 0,5 Mikrometer-CMOS-Technologien verwendet werden, die reduzierte Spannungen VDD = 3 V verwenden. Weiterhin werden durch keinen der obigen Vorschläge die gateinduzierte Drainleckströme oder die Gateoxidfelder reduziert, die zu der Gateaustrittsarbeitsdifferenz in Beziehung stehen.
  • Auch der Einsatz eines p-FET mit Oberflächenkanal wurde vorgeschlagen, um die Begrenzungen von p-FETs mit vergrabenem Kanal zu überwinden, wobei anstelle eines n-Gates ein bordotiertes p-Gate verwendet wird. CMOS erfordert natürlich die Herstellung von sowohl p+-Gates als auch n+-Gates. Um dotierte p+-Gates zu erzielen, ist jedoch eine sehr hohe Borkonzentration von etwa 1 × 1020/cm3 erforderlich, was zu einem Eindringen von Bor in das Gateoxid führen kann. Dies wiederum führt zu Oxidzerlegungs- und Gateverarmungseffekten und zu Schwellwertspannungsverschiebungen, die durch eine seitliche Dotierstoffdiffusion innerhalb der n+- oder p+-Gatestapel verursacht werden, es sei denn, daß während der Verarbeitung sehr tiefe Temperaturen beibehalten werden. Zudem kann nicht toleriert werden, daß hochdotierte p+-Gates selbst kleinen Wasserstoff- oder Fluormengen ausgesetzt sind, doch ist das Vorliegen dieser Elemente schwer zu eliminieren oder zu steuern, da sie in Siliziumoxid- und Siliziumnitridschichten vorliegen.
  • So wurde die Suche nach einem Verfahren zum Verbessern der Kurzkanalcharakteristiken von Submikrometer-PFETs mit vergrabenem Kanal fortgesetzt.
  • In dem IBM Technical Disclosure Bulletin, Band 27, Nr. 11, April 1985, wird auf den Seiten 6652 bis 6655 eine Anordnung eines n-Kanal-MOS-Feldeffekttransistors und eines p-Kanal-MOS-Feldeffekttransistors und ein Verfahren zur Herstellung einer derartigen Anordnung beschrieben. Zunächst wird eine Gatepolysiliziumschicht mit einem n+-Dotierungstyp ausgebildet. Dann wird die Gateschicht für den p-Kanal-Transistor gegendotiert, um die n+-Dotierung in eine p+-Dotierung umzuwandeln. Die primäre Leitfähigkeitscharakteristik der Gateschicht des p-Kanal-Transistors wird von n zu p geändert.
  • Eine weitere Anordnung eines n-Kanal-Feldeffekttransistors und eines p-Kanal-Feldeffekttransistors ist aus US-A-4,637,836 bekannt. Die Gateelektrode des p-Kanal-Transistors wird in einem ersten Schritt n– dotiert. Dann wird die Gateelektrode des p-Kanal-Transistors gegendotiert, um ein p+-Gate zu erhalten. Die Implantierungsdosis für den ersten Schritt beträgt 1012/cm2 bis 1015/cm2 Phosphor. Die Implantierungsdosis für Bor während des zweiten Schritts ist geeigneterweise zwischen etwa 1015/cm2 und 1016/cm2 ausgewählt.
  • KURZE DARSTELLUNG DER ERFINDUNG
  • In FETs mit vergrabenem Kanal erhält man verbesserte Kurzkanaleffekte durch Modifizieren der Gateaustrittsarbeitsdifferenz. Das n+-Gate für einen p-MOSFET wird teilweise mit Bor gegendotiert, um einen modifizierten p-FET zu erhalten. Der p-FET der Erfindung weist ver besserte Kurzkanaleffekte, eine reduzierte Schwellwertspannung, einen reduzierten gateinduzierten Drainleckstrom und reduzierte Gateoxidfelder auf, die die Zuverlässigkeit dieser Bauelemente verbessern. Tatsächlich wird die Gateaustrittsarbeitsdifferenz mit dem Bor justiert, ohne jedoch die im wesentlichen n-Charakteristik des Gates gemäß dem Verfahrensanspruch 1 zu ändern.
  • Gegendotierte Silizid-Polysilizium-Gateschichten werden hergestellt, indem eine vordotierte n+-Polysiliziumschicht über einem Silizium- oder Siliziumoxidsubstrat abgeschieden wird, eine dünne Opferschicht aus Siliziumoxid oder Siliziumnitrid darüber abgeschieden wird, Borionen implantiert werden, um die Austrittsarbeit des Gates zu ändern, und die Opferschicht entfernt wird, bevor das Gate vollständig ausgebildet wird.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1A–1H sind Querschnittsansichten eines Halbleitersubstrats, die die Prozeßschritte zum Herstellen eines CMOS-Bauelements der vorliegenden Erfindung veranschaulichen.
  • 2 ist eine graphische Darstellung von Schwellwertspannungen als Funktion der Gatelänge, wobei Bauelemente nach dem Stand der Technik und ein vorliegendes Bauelement verglichen werden.
  • 3 ist eine graphische Darstellung des Drainstroms als Funktion der Gatespannung, wobei ein Bauelement nach dem Stand der Technik und ein vorliegendes Bauelement verglichen werden.
  • 4 ist eine graphische Darstellung des Leckstroms als Funktion der Gatelänge, die die verbesserte, unter dem Schwellwert liegende Charakteristik der vorliegenden Bauelemente veranschaulicht.
  • 5 ist eine graphische Darstellung des Drainstroms als Funktion der Gatelänge, die die Verstärkung beim Kurzkanalverhalten der vorliegenden Bauelemente veranschaulicht.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Die Herstellung der gegendotierten CMOS-Bauelemente der vorliegenden Erfindung in einem CMOS-Prozeß wird unter Bezugnahme auf 1 veranschaulicht.
  • Ein p-Trog 24 und ein n-Trog 25 werden auf bekannte Weise in einem kristallinen Siliziumwafer 21 implantiert. Eine Feldoxid-(LOCOS)-Schicht 22 wird darüber aufgewachsen und strukturiert, um einen Teil des p-Troggebiets bzw. des n-Troggebiets 24, 25 freizulegen.
  • Eine dünne Gateoxidschicht 23 wird auf bekannte Weise in den freigelegten Gebieten abgeschieden, und darüber wird eine Polysiliziumschicht 26 abgeschieden. Die Polysiliziumschicht 26 wird mit Arsen oder Phosphor bis auf eine Konzentration im Bereich zwischen etwa 1 × 1020cm–3 und 1 × 1021cm–3 dotiert. Die Polysiliziumschicht 26 kann durch gleiche Abscheidung mit den erforderten Ionen vordotiert werden, oder die Polysiliziumschicht 26 kann nach der Abscheidung bis auf die vorgewählte Dotierstoffkonzentration mit Ionen implantiert werden.
  • Dann wird eine dünne Opfersiliziumoxid- oder -siliziumnitridschicht 27 über der Polysiliziumschicht 26 abgeschieden, um Kanalbildungseffekte während des nächsten Schritts zu reduzieren. Diese Opferschicht dient auch als Barrierenschicht, um eine Verunreinigung der Polysiliziumschicht 26 und den Verlust von Ionen durch Diffusion aus der Polysiliziumschicht 26 während des anschließenden Ausheilens, um beispielsweise die Dotierstoffionen in der Polysiliziumschicht 26 zu akti vieren, zu verhindern. Die entstehende Struktur ist so wie in 1A gezeigt.
  • Eine Photolackschicht 28 wird abgeschieden und strukturiert, um die Polysiliziumschicht 26 über dem n-Trog 25 zu öffnen. Borionen werden in die Polysiliziumschicht 26 implantiert (29), geeigneterweise auf eine Konzentration im Bereich zwischen etwa 1 × 1013/cm2 und 5 × 1016/cm2, wodurch die freigelegte Polysiliziumschicht 30 gegendotiert wird und sie dabei gleichzeitig ihre primäre n-Charakteristik beibehält. Die verwendete Konzentration an Borgegendotierung hängt von der Menge an n+-Dotierstoff ab, d. h. Arsen oder Phosphor, der in der Polysiliziumschicht 26 vorliegt, von der Polysiliziumkornstruktur und dergleichen. Da sich Bor an den Korngrenzen von Polysilizium nicht abscheidet wie n-Dotierstoffe, ist der Gegendotierungseffekt sehr effizient. Diese Struktur ist in 1B gezeigt.
  • Die Photolackschicht 28 und die Opfersiliziumoxid-/-siliziumnitridschicht 27 werden weggeätzt und über der Polysiliziumschicht 26 wird eine Silizidschicht 31 abgeschieden. Diese Silizidschicht 31 verbessert die Leitfähigkeit des Gates. Geeigneterweise wird eine Metallschicht wie etwa Ti, Co, Mo, Ta, W oder Pt abgeschieden und erhitzt, damit das entsprechende Silizid entsteht. Als Alternative kann ein Metallsilizid direkt auf den Polysiliziumschichten 26 und 30 abgeschieden werden. Eine Schicht 32 aus Siliziumoxid oder Siliziumnitrid wird über der Silizidschicht 31 abgeschieden, um das Gate vor sich anschließender Ionenimplantierung zu schützen, mit der das Source- und Draingebiet ausgebildet werden. Die entstehende Struktur ist in 1C gezeigt.
  • Die Gates werden durch konventionelle Photolithographietechniken ausgebildet, um einen (n+/p)-gegendotierten Gatestapel 34 zum steuern des p-FET zu erhalten. Ein entsprechender n+-Silizid-Polysilizium- Gatestapel 33 wird auf ähnliche Weise hergestellt, aber mit entgegengesetzt dotierten Implantierungen und unter Weglassung des Gategegendotierungsschritts. Dadurch erhält man die Gateelektrode 33 für den komplementären n-FET. Die Gatestapel 33 und 34 werden in Siliziumoxid verkapselt und auf bekannte Weise strukturiert. Die entstehende Struktur ist in 1D gezeigt.
  • Eine Photolackschicht 36 wird abgeschieden und definiert, um die p-Trogbereiche auf beiden Seiten des Gates 33 zu öffnen, und implantiert, um n-Teile von n-LDD-Source- und Drainstrecken 37 zu bilden. Die Struktur ist in 1E gezeigt.
  • Auf herkömmliche Weise werden die Photolackschicht 36 entfernt und die Gateseitenwandabstandshalter 38 hergestellt. Eine Photolackmaskenschicht 39 wird abgeschieden und definiert, um den n-FET-Bereich zu öffnen, und eine n+-Ionenimplantierung wird mit hoher Dosis durchgeführt, um die n-LDD-Strecke 40 fertigzustellen, wie in 1F gezeigt.
  • Die Photolackschicht 39 wird entfernt und eine weitere Photolackschicht 41 wird abgeschieden und definiert, um den p-FET-Bereich freizulegen, wie in 1G gezeigt. Die Ionenimplantierung des p+-Source- und Draingebiets wird durchgeführt, um p+-Source-/Drain-Strecken 42 auszubilden. Nach dem Entfernen der Photolackschicht 41 wird eine Passivierungsschicht 44, beispielsweise eine Borphosphorsilikatglasschicht abgeschieden und aufgeschmolzen, um die Oberfläche zu planarisieren. Dieser Aufschmelzschritt wird bei Temperaturen unter 950°C durchgeführt. Dieser Schritt dient zusätzlich zu der Planarisierung der Oberfläche auch dazu, die implantierten n-FET-Strecken 40 zu aktivieren, wobei die Dotierstoffe in das Substrat getrieben und die p-FET-Strecke 45 und die n-FET-Strecke 46 ausgebildet werden, wie in 1H gezeigt.
  • Gemäß der Erfindung wird durch teilweises Gegendotieren des n+-Gates die Gateaustrittsarbeitsdifferenz reduziert, was die Schwellwertspannung des p-FET absenkt. Durch Justieren der verwendeten Menge an Bordotierstoff kann somit zur Optimierung eines bestimmten Bauelements die Gateaustrittsarbeit variiert werden. Die Schwellwertspannung kann abgesenkt werden, ohne daß sich die Kurzkanalcharakteristik verschlechtert, oder die Schwellwertspannung kann konstant gehalten werden, wobei die kompensierende Kanalimplantierung reduziert wird, um die Kurzkanalcharakteristiken zu verbessern.
  • Die Bauelemente werden auf herkömmliche Weise fertiggestellt, um die Kontaktbereiche zu ätzen und Metallkontakte darin abzuscheiden.
  • 2 ist eine graphische Darstellung, die die Schwellwertspannung mit der Gatelänge (in Mikrometern) eines vorliegenden Bauelements und eines Bauelements nach dem Stand der Technik vergleicht und die Verbesserung bei der Schwellwertspannungsleistung des durch die vorliegende Erfindung erhaltenen gegendotierten Gatebauelements veranschaulicht. Kurve A ist eine graphische Darstellung eines herkömmlichen p-FET mit einer Schwellwertspannung von etwa 0,8 V und einer Absenkung von etwa 470 mV. Wenn die Kanaldotierung reduziert wird, kann die Absenkung auf etwa 320 mV verbessert werden (siehe Kurve B), doch steigt die Schwellwertspannung auf fast 1,10 V an, was inakzeptabel ist. Die Schwellwertspannung eines Bauelements der vorliegenden Erfindung (siehe Kurve C) wird auf den gewünschten Wert von 0,8 V justiert und weist eine Absenkung von 340 mV auf, was eine Verbesserung von fast 30% darstellt.
  • 3 zeigt die unter dem Schwellwert liegenden Charakteristiken der vorliegenden Bauelemente. Wie in 3 gezeigt, verbessert sich unter dem Schwellwert der Spannungsabfall (S) von 96 mV/Dekade (Kurve A) auf 88 mV/Dekade (Kurve B) für die vorliegenden Bauelemen te. Sowohl die verbesserten unter dem Schwellwert liegenden Charakteristiken sowie die niedrigere Vth-Absenkung verbessern die Ausschaltleckströme, was für Anwendungen bei niedrigem Stromverbrauch wichtig ist. Beispielsweise wird bei einer Gatelänge von 0,4 Mikrometern dem Bauelementleckstrom um etwa eine Größenordnung reduziert.
  • 4 ist eine graphische Darstellung des Leckstroms als Funktion der Gatelänge, die veranschaulicht, daß bei einem Bauelement mit einer Gatelänge von 0,4 Mikrometern der Leckstrom zwischen einer konventionellen n+-MOS-Gateelektrode, die eine Austrittsarbeit von +0,550 eV aufweist (als Kurve A markiert), und einem Bauelement, das die gegendotierte Gateelektrode der vorliegenden Erfindung enthält, die eine Austrittsarbeit von –0,275 eV aufweist (als Kurve B markiert), um etwa eine Größenordnung reduziert wird.
  • 5 veranschaulicht, daß das vorliegende Bauelement (Kurve B) wegen der durch die niedrigere Austrittsarbeit verursachten Mobilitätsreduzierung eine geringfügige Reduzierung beim Ansteuerstrom aufweist; dieser Verlust wird jedoch durch die Verstärkung beim Kurzkanalverhalten mehr als kompensiert, was eine Kanallängenreduzierung gestattet. Das vorliegende Bauelement weist bei Normierung auf gleiche Ausschaltleckströme beim Sättigungsstrom bei einer Gatelänge von 0,4 Mikrometern einen Zuwachs von über 10% auf.
  • Bei der Herstellung von n-FET-Bauelementen mit vergrabenem Kanal können die gleichen Verarbeitungsschritte wie oben detailliert verwendet werden, außer daß die n- und p-Dotierstoffe des oben beschriebenen p-FET vertauscht werden.
  • Die oben detaillierte reduzierte Austrittsarbeitsdifferenz reduziert den gateinduzierten Drainleckstrom und Oxidfelder im Auszustand, wodurch sich die Zuver lässigkeit des Bauelements verbessert. Außerdem erfordert der vorliegende Prozeß nur einen einzigen zusätzlichen Ionenimplantierungsschritt unter Verwendung einer unkritischen Maske, wodurch sich die Zeit und die Kosten für die Herstellung der vorliegenden Bauelemente nur gering erhöhen.
  • An dem oben beschriebenen Verfahren können verschiedene Änderungen vorgenommen werden, wie für den Fachmann offensichtlich ist. Der Borgegendotierstoff kann durch Erhitzen nach dem Abscheiden der Silizidschicht aktiviert werden, oder ein späterer Erhitzungs- oder Ausheilschritt kann durchgeführt werden, um den Bordotierstoff zu aktivieren. Weitere Änderungen an den Verarbeitungsschritten können vorgenommen werden, wie für den Fachmann offensichtlich ist, und sie sollen hier enthalten sein. Die Erfindung soll nur durch die beigefügten Ansprüche beschränkt sein.

Claims (4)

  1. Prozeß zum Herstellen einer Feldeffekttransistoranordnung, die einen n-Kanal-Metalloxid-Feldeffekttransistor und einen p-Kanal- Metalloxid-Feldeffekttransistor umfaßt, wobei das Verfahren die folgenden aufeinanderfolgenden Schritte umfaßt: – Ausbilden einer n+-Gateelektrode (33, 34) des n-Kanal-Feldeffekttransistors und des p-Kanal-Feldeffekttransistors, wobei die n+-Gateelektroden (33, 34) eine Polysiliziumschicht (26) umfassen, die mit n-Dotierstoffen Arsen oder Phosphor mit einer Dotierstoffkonzentration dotiert ist, die die primären Leitfähigkeitscharakteristiken der n+-Gateelektroden definiert, und die auf einem Substrat abgeschieden ist; – wobei die Dotierstoffkonzentration der n-Dotierstoffe in den n+-Gateelektroden (33, 34) eine Höhe von 1 × 1020/cm3 bis 1 × 1021/cm3 aufweist; – nachfolgendes Abscheiden einer Opferschicht (27) aus Siliziumoxid oder Siliziumnitrid über der Polysiliziumschicht (26); – nachfolgendes Gegendotieren der Gateelektrode (34) des p-Kanal-Feldeffekttransistors durch Ionenimplantierungen von Bordotierstoffen bis auf eine Höhe von 1 × 1013/cm2 bis 5 × 1016/cm2 von Bordotierstoffen in der Polysiliziumschicht, um die primären Leitfähigkeitscharakteristiken der n+-Gateelektrode (34) des p-Kanal-Metalloxid-Feldeffekttransistors beizubehalten; und – Entfernen der Opferschicht (27) aus Siliziumoxid oder Siliziumnitrid.
  2. Prozeß nach Anspruch 1, wobei die Gateelektroden jeweils eine Silizid-Polysiliziumschicht umfassen.
  3. Prozeß nach Anspruch 1 oder 2, weiterhin mit dem Schritt des Bereitstellens eines Substrats, wobei der Schritt des Ausbildens einer n+-Gateelektrode (33, 34) das Erzeugen einer n+-Polysiliziumschicht (26), die von dem Substrat isoliert ist, umfaßt.
  4. Prozeß nach einem der Ansprüche 1 oder 2, mit dem Schritt des Dotierens des Substrats, um ein p+-Sourcegebiet und ein p+-Draingebiet des p-Kanal-Metalloxid-Feldeffekttransistors nach dem Schritt des Entfernens der Opferschicht (27) auszubilden.
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