JPS59124161A - Ｍｉｓ型電界効果半導体装置 - Google Patents
Ｍｉｓ型電界効果半導体装置Info
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- JPS59124161A JPS59124161A JP57229259A JP22925982A JPS59124161A JP S59124161 A JPS59124161 A JP S59124161A JP 57229259 A JP57229259 A JP 57229259A JP 22925982 A JP22925982 A JP 22925982A JP S59124161 A JPS59124161 A JP S59124161A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、ＭＩＳ型電界効果半導体装置、特にホット・
キャリアがゲートに注入されることに依り閾値ｖｔｈが
変動するのを抑制したＭＩＳ型電界効果半導体装置に関
する。
キャリアがゲートに注入されることに依り閾値ｖｔｈが
変動するのを抑制したＭＩＳ型電界効果半導体装置に関
する。
従来技術と問題点
従来、ＭＩＳ型電界効果半導体装置は、高集積化に伴な
い、チャネル長、ゲート絶縁膜の膜厚、ソース領域及び
ドレイン領域の拡散深さ等を比例縮小することで対処し
てきたが、電源電圧だけは比例縮小する以前のまま５〔
Ｖ〕一定に維持されている。
い、チャネル長、ゲート絶縁膜の膜厚、ソース領域及び
ドレイン領域の拡散深さ等を比例縮小することで対処し
てきたが、電源電圧だけは比例縮小する以前のまま５〔
Ｖ〕一定に維持されている。
この為、半導体装置内の動作電界が増大し、ｎチャネル
の半導体装置ではホット・エレクトロンの発生割合が増
大し、これがゲート絶縁膜中に注入されトラップされて
しまい、それが原因で半導体装置の闇値電圧ｖｔｈが変
動し、期待通りの回路動作をしなくなる等の問題を生じ
ている。例えば、ＲＡＭ ＜Ｒａｎｄ’ｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍ。
の半導体装置ではホット・エレクトロンの発生割合が増
大し、これがゲート絶縁膜中に注入されトラップされて
しまい、それが原因で半導体装置の闇値電圧ｖｔｈが変
動し、期待通りの回路動作をしなくなる等の問題を生じ
ている。例えば、ＲＡＭ ＜Ｒａｎｄ’ｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍ。
ｒｙ）を長時間動作させた場合にアクセス・タイムが増
大するなどはその一例である。この問題を第１図及び第
２図を参照しつつ更に詳細に説明する。
大するなどはその一例である。この問題を第１図及び第
２図を参照しつつ更に詳細に説明する。
第１図はＭＩＳ型電界効果トランジスタの従来例を表わ
す要部切断側面図である。
す要部切断側面図である。
図に於いて、１はｎ１型ソース領域、２はｎ＋型ドレイ
ン領域、３はゲート電極、４は半導体基板、■乃至■は
エレクトロンの軌跡をそれぞれ示す。
ン領域、３はゲート電極、４は半導体基板、■乃至■は
エレクトロンの軌跡をそれぞれ示す。
第２図は第１図に示したトランジスタに関するエネルギ
・バンド・ダイアダラム。
・バンド・ダイアダラム。
図に於いて、５はトラップを示している。尚、エレクト
ロンの軌跡に関しては第１図と同様である。
ロンの軌跡に関しては第１図と同様である。
さて、飽和状態で動作中のトランジスタでは、チャネル
を流れるエレクトロンはピンチ・オフ・ポイントからド
レイン空乏層内の高電界に依って加速され、そして、大
部分のエレクトロンは軌跡■に見られるようにドレイン
領域２に到達する。
を流れるエレクトロンはピンチ・オフ・ポイントからド
レイン空乏層内の高電界に依って加速され、そして、大
部分のエレクトロンは軌跡■に見られるようにドレイン
領域２に到達する。
しかし、一部のエレクトロンは、ドレイン空乏層内でア
コースティック・ホノンに依り殆どエネルギを失うこと
なく散乱され、ゲート絶縁膜方向に向かったものが第１
図の軌跡■に見られるようにゲート絶縁膜中に注入され
る。また、第２図では同じく軌跡■で示され、トラップ
５に捕捉されることが表わされている。
コースティック・ホノンに依り殆どエネルギを失うこと
なく散乱され、ゲート絶縁膜方向に向かったものが第１
図の軌跡■に見られるようにゲート絶縁膜中に注入され
る。また、第２図では同じく軌跡■で示され、トラップ
５に捕捉されることが表わされている。
加速され衝突電離に依るキャリヤ増倍を起こし、発生し
たホット・エレクトロン、ホット・ホールの内、ホット
・エレクトロンは正のゲート電圧に引かれ、ゲート絶縁
膜に注入される。このような状態が、第１図及び第２図
で軌跡■で示されている。
たホット・エレクトロン、ホット・ホールの内、ホット
・エレクトロンは正のゲート電圧に引かれ、ゲート絶縁
膜に注入される。このような状態が、第１図及び第２図
で軌跡■で示されている。
前記ホット・エレクトロンと同時に発生したホット・ホ
ールはドレイン電界で加速され、基板４の方に流れる。
ールはドレイン電界で加速され、基板４の方に流れる。
この時の軌跡は第１図及び第２図で軌跡■として示しで
ある。
ある。
このように、ホット・キャリアの注入はドレイン領域２
の近傍でのゲート絶縁膜中の電界強度と方向に依存して
いる。
の近傍でのゲート絶縁膜中の電界強度と方向に依存して
いる。
発明の目的
本発明は、ＭＩＳ型電界効果半導体装置に於いて、ゲー
ト絶縁膜へのホット・キャリアの注入を抑制し、トラン
ジスタ各部分の寸法を比例縮小しても、動作中に闇値電
圧の変動が起きない構造を提供する。
ト絶縁膜へのホット・キャリアの注入を抑制し、トラン
ジスタ各部分の寸法を比例縮小しても、動作中に闇値電
圧の変動が起きない構造を提供する。
発明の構成
本発明は、ＭＩＳ型電界効果半導体装置のゲート絶縁膜
へのホット・キャリア注入がドレイン領域近傍のゲート
絶縁膜中の電界の方向と強度に依存することに着目し、
ドレイン領域近傍のみゲート電界の強度を低下させるよ
うにしている。具体的には、ゲート電極としてソース側
とドレイン側とで仕事関数が異なる材料で構成するもの
であり、ドレイン側の材料の仕事関数をソース側の材料
のそれよりも犬にする。これは、例えば、ゲート電極を
多結晶シリコンで形成し、ソース側をｎ型に、ドレイン
側をｐ型とすることに依り実現できる。
へのホット・キャリア注入がドレイン領域近傍のゲート
絶縁膜中の電界の方向と強度に依存することに着目し、
ドレイン領域近傍のみゲート電界の強度を低下させるよ
うにしている。具体的には、ゲート電極としてソース側
とドレイン側とで仕事関数が異なる材料で構成するもの
であり、ドレイン側の材料の仕事関数をソース側の材料
のそれよりも犬にする。これは、例えば、ゲート電極を
多結晶シリコンで形成し、ソース側をｎ型に、ドレイン
側をｐ型とすることに依り実現できる。
発明の実施例
第３図は本発明一実施例の要部切断側面図である。
図に於いて、１１はｎ＋型型組結晶シリコンゲート電極
、１２はｐ＋＋多結晶シリコン・ゲート電極、１３はゲ
ート絶縁膜、１４はｎ＋＋ソース領域、１５はｎ＋型ト
ドレイン領域１６はｐ型半導体基板をそれぞれ示してい
る。
、１２はｐ＋＋多結晶シリコン・ゲート電極、１３はゲ
ート絶縁膜、１４はｎ＋＋ソース領域、１５はｎ＋型ト
ドレイン領域１６はｐ型半導体基板をそれぞれ示してい
る。
本実施例に於けるゲート電極１１及び１２を形成するに
は次のようにする。
は次のようにする。
多結晶シリコン・ゲート電極全域に硼素（Ｂ）をイオン
注入し、次に、ｐ＋＋多結晶シリコン・ゲート電極１２
の形成予定部分上をフォト・レジスト膜或いは絶縁膜等
で覆い、次に、ｎ＋型型組結晶シリコンゲート電極１１
の形成予定部分に砒素（Ａｓ、）をイオン注入する。
注入し、次に、ｐ＋＋多結晶シリコン・ゲート電極１２
の形成予定部分上をフォト・レジスト膜或いは絶縁膜等
で覆い、次に、ｎ＋型型組結晶シリコンゲート電極１１
の形成予定部分に砒素（Ａｓ、）をイオン注入する。
或いは、ｐ＋＋多結晶シリコン・ゲート電極１２の形成
予定部分上に選択的に硼珪酸ガラス（ＢＳＧ）を形成し
、該ＢＳＧ（！＝ｎ＋型多結晶シリコン・ゲート電極１
１の形成予定部分上にオーバ・ランプさせて燐珪酸ガラ
ス（Ｐ Ｓ Ｇ）を形成し、その後、熱処理を行ない、
Ｂ及びＰを多結晶シリコン・、ゲート電極中に拡散し、
ｐ＋・ｎ＋接合を形成する。
予定部分上に選択的に硼珪酸ガラス（ＢＳＧ）を形成し
、該ＢＳＧ（！＝ｎ＋型多結晶シリコン・ゲート電極１
１の形成予定部分上にオーバ・ランプさせて燐珪酸ガラ
ス（Ｐ Ｓ Ｇ）を形成し、その後、熱処理を行ない、
Ｂ及びＰを多結晶シリコン・、ゲート電極中に拡散し、
ｐ＋・ｎ＋接合を形成する。
何れの場合も、ｐ＋＋多結晶シリコン・ゲート電極１２
の長さはマスク合わせに依り決定されることになるが、
ＭＩＳ型電界効果トランジスタの闇値電圧ｖｔｈはソー
ス側の闇値電圧に依って決定されるものであるから、マ
スク合わせの精度には依存しない。
の長さはマスク合わせに依り決定されることになるが、
ＭＩＳ型電界効果トランジスタの闇値電圧ｖｔｈはソー
ス側の闇値電圧に依って決定されるものであるから、マ
スク合わせの精度には依存しない。
第４図は第３図に示した実施例のソース領域１４近傍に
於けるエネルギ・バンド・ダイアグラム、またえ第５図
は同じくドレイン領域１５近傍に於けるエネルギ・ハン
ド・ダイアグラムである。
於けるエネルギ・バンド・ダイアグラム、またえ第５図
は同じくドレイン領域１５近傍に於けるエネルギ・ハン
ド・ダイアグラムである。
図に於ける記号は第３図に於いて同記号で指示された部
分を表わしている。
分を表わしている。
各図から判るように、ドレイン領域１５近傍での多結晶
シリコン・ゲート電極１２のコンダクション・ハンド・
レベルがソース領域１４近併ての多結晶シリコン・ゲー
ト電極１１のそれに比較して１（ｅＶ）程度上昇する為
、ドレイン領域１５近傍でのゲート絶縁膜１３に印加さ
れる電圧としては１ 〔■〕低下する。この為、ドレイ
ン領域１５近傍の注入電界が低下し、アバランシェ注入
・アバランシェ・トンネル注入、チャネル・ホット・エ
レクトロン注入が抑制される。
シリコン・ゲート電極１２のコンダクション・ハンド・
レベルがソース領域１４近併ての多結晶シリコン・ゲー
ト電極１１のそれに比較して１（ｅＶ）程度上昇する為
、ドレイン領域１５近傍でのゲート絶縁膜１３に印加さ
れる電圧としては１ 〔■〕低下する。この為、ドレイ
ン領域１５近傍の注入電界が低下し、アバランシェ注入
・アバランシェ・トンネル注入、チャネル・ホット・エ
レクトロン注入が抑制される。
また、低いゲート電圧では、ゲート電界が電子を押し返
す向きになる為、更に注入が抑制されることになる。こ
の場合、ソース側では電子を界面に引き寄せる方向の電
界が働いている為にチャネルが形成される。
す向きになる為、更に注入が抑制されることになる。こ
の場合、ソース側では電子を界面に引き寄せる方向の電
界が働いている為にチャネルが形成される。
尚、多結晶シリコン・ゲート電極全域をｐ＋型にドーズ
した場合、ソース側でチャネルが形成され、且つ、ドレ
イン側でエレクトロン注入を抑制するような電界分布は
得られず、全域をｎ＋型にドーズした場合と同様なホッ
ト・エレクトロン注入の問題が起きる。
した場合、ソース側でチャネルが形成され、且つ、ドレ
イン側でエレクトロン注入を抑制するような電界分布は
得られず、全域をｎ＋型にドーズした場合と同様なホッ
ト・エレクトロン注入の問題が起きる。
第６図は本発明の他の実施例を表わす要部切断側面図で
あり、第３図に関して説明した部分と同部分は同記号で
指示しである。
あり、第３図に関して説明した部分と同部分は同記号で
指示しである。
本実施例が第３図に示した実施例と相違する点は、ドレ
イン領域１５側のゲート電極２２がソース領域１４側の
ｎ＋型型詰結晶シリコンゲート電極１１と比較して仕事
関数が大きい金属で構成されていることである。そのよ
うな金属としては、例えば、白金（Ｐｔ）、金（Ａｕ）
、パラジウム（Ｐｄ）を挙げることができる。
イン領域１５側のゲート電極２２がソース領域１４側の
ｎ＋型型詰結晶シリコンゲート電極１１と比較して仕事
関数が大きい金属で構成されていることである。そのよ
うな金属としては、例えば、白金（Ｐｔ）、金（Ａｕ）
、パラジウム（Ｐｄ）を挙げることができる。
この実施例も第３図に示した実施例と同様にゲート絶縁
膜に対するホット・エレクトロンの注入を抑制すること
ができることは謂うまでもない。
膜に対するホット・エレクトロンの注入を抑制すること
ができることは謂うまでもない。
発明の効果
本発明に依れば、Ｍｉｓ型電界効果半導体装置のゲート
電極をソース側とドレイン側とで仕事関数を異にする材
料で形成し、ドレイン側の材料の仕事関数はソース側の
それに比較して大きくなるように選択してあり、この構
成に依ってドレイン領域近傍の注入電界が低下し、ゲー
ト絶縁膜にホット・キャリアが注入されるのを抑制する
ことができる。従って、前記ＭＩＳ型電界効果半導体装
置の域値電圧Ｖｈが変動する問題は解消され、常に期待
通りの動作をすることが可能となる。
電極をソース側とドレイン側とで仕事関数を異にする材
料で形成し、ドレイン側の材料の仕事関数はソース側の
それに比較して大きくなるように選択してあり、この構
成に依ってドレイン領域近傍の注入電界が低下し、ゲー
ト絶縁膜にホット・キャリアが注入されるのを抑制する
ことができる。従って、前記ＭＩＳ型電界効果半導体装
置の域値電圧Ｖｈが変動する問題は解消され、常に期待
通りの動作をすることが可能となる。
第１図は従来例の要部切断側面図、第２図は第１図に示
した従来例の動作を説明するエネルギ・バンド・ダイア
グラム、第３図は本発明一実施例の要部切断側面図、第
４図及び第５図は第３図に示した実施例の動作を説明す
るエネルギ・バンド・ダイアグラム、第６図は本発明の
更に他の実施例を示す要部切断側面図である。 図に於いて、１１はｎ＋型型詰結晶シリコンゲート電極
、１２はｐ＋型型詰結晶シリコンゲート電極、１３はゲ
ート絶縁膜、１４はｎ＋＋ソース領域、１５はｎ＋型ト
ドレイン領域１６は半導体基板である。 特許出願人 富士通株式会社 代理人弁理工 工具 久五部 （外３名） 第１図 第 ２ 図 第３図 第４図 第５図
した従来例の動作を説明するエネルギ・バンド・ダイア
グラム、第３図は本発明一実施例の要部切断側面図、第
４図及び第５図は第３図に示した実施例の動作を説明す
るエネルギ・バンド・ダイアグラム、第６図は本発明の
更に他の実施例を示す要部切断側面図である。 図に於いて、１１はｎ＋型型詰結晶シリコンゲート電極
、１２はｐ＋型型詰結晶シリコンゲート電極、１３はゲ
ート絶縁膜、１４はｎ＋＋ソース領域、１５はｎ＋型ト
ドレイン領域１６は半導体基板である。 特許出願人 富士通株式会社 代理人弁理工 工具 久五部 （外３名） 第１図 第 ２ 図 第３図 第４図 第５図
Claims (2)
- （１）ソース側とドレイン側とで仕事関数を異にする材
料で構成され、ドレイン側の材料の仕事関数がソース側
の材料のそれより大であるように選択されているゲート
電極を備えてなることを特徴とするＭＩＳ型電界効果半
導体装置。 - （２）ソース側の材料がｎ型多結晶シリコンであり且つ
ドレイン側の材料がｐ型多結晶シリコンであるゲート電
極を備えてなることを特徴とする特許請求の範囲第１項
記載のＭＩＳ型電界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57229259A JPS59124161A (ja) | 1982-12-29 | 1982-12-29 | Ｍｉｓ型電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57229259A JPS59124161A (ja) | 1982-12-29 | 1982-12-29 | Ｍｉｓ型電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59124161A true JPS59124161A (ja) | 1984-07-18 |
Family
ID=16889305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57229259A Pending JPS59124161A (ja) | 1982-12-29 | 1982-12-29 | Ｍｉｓ型電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59124161A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4707720A (en) * | 1984-11-29 | 1987-11-17 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US5446298A (en) * | 1992-07-22 | 1995-08-29 | Rohm Co., Ltd. | Semiconductor memory device including a floating gate having an undoped edge portion proximate to a source portion of the memory device |
| EP0716455A2 (en) * | 1994-12-09 | 1996-06-12 | AT&T Corp. | Dual gate formation |
| US5932919A (en) * | 1993-12-07 | 1999-08-03 | Siemens Aktiengesellschaft | MOSFETs with improved short channel effects |
| US6121666A (en) * | 1997-06-27 | 2000-09-19 | Sun Microsystems, Inc. | Split gate oxide asymmetric MOS devices |
| JP2004253541A (ja) * | 2003-02-19 | 2004-09-09 | Ricoh Co Ltd | 半導体装置 |
| WO2006063239A1 (en) * | 2004-12-09 | 2006-06-15 | Honeywell International Inc. | Dual work function gate in cmos device |
-
1982
- 1982-12-29 JP JP57229259A patent/JPS59124161A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4707720A (en) * | 1984-11-29 | 1987-11-17 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US5446298A (en) * | 1992-07-22 | 1995-08-29 | Rohm Co., Ltd. | Semiconductor memory device including a floating gate having an undoped edge portion proximate to a source portion of the memory device |
| US5932919A (en) * | 1993-12-07 | 1999-08-03 | Siemens Aktiengesellschaft | MOSFETs with improved short channel effects |
| EP0716455A2 (en) * | 1994-12-09 | 1996-06-12 | AT&T Corp. | Dual gate formation |
| EP0716455B1 (en) * | 1994-12-09 | 2000-03-01 | AT&T Corp. | Dual gate formation |
| US6121666A (en) * | 1997-06-27 | 2000-09-19 | Sun Microsystems, Inc. | Split gate oxide asymmetric MOS devices |
| JP2004253541A (ja) * | 2003-02-19 | 2004-09-09 | Ricoh Co Ltd | 半導体装置 |
| WO2006063239A1 (en) * | 2004-12-09 | 2006-06-15 | Honeywell International Inc. | Dual work function gate in cmos device |
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