JP2000012838A - Ｍｉｓ型トランジスタ及びその製造方法 - Google Patents
Ｍｉｓ型トランジスタ及びその製造方法Info
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- JP2000012838A JP2000012838A JP10174811A JP17481198A JP2000012838A JP 2000012838 A JP2000012838 A JP 2000012838A JP 10174811 A JP10174811 A JP 10174811A JP 17481198 A JP17481198 A JP 17481198A JP 2000012838 A JP2000012838 A JP 2000012838A
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Abstract
(57)【要約】
【課題】 ホットエレクトロン耐性に優れたＭＩＳ型ト
ランジスタを得る。 【解決手段】 ソース・ドレイン領域１５，１８を不純
物を含有したシリコンによって構成し、チャネル領域２
１をシリコンよりも広いエネルギーバンドギャップを有
する半導体材料によって構成する。
ランジスタを得る。 【解決手段】 ソース・ドレイン領域１５，１８を不純
物を含有したシリコンによって構成し、チャネル領域２
１をシリコンよりも広いエネルギーバンドギャップを有
する半導体材料によって構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＩＳ型トランジ
スタ及びその製造方法に関する。
スタ及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体デバイスの高集積化及び高
速化に対する要求が高まりつつある。これらの要求を実
現するために、素子間及び素子寸法の縮小化、微細化が
進められているが、電源電圧は必ずしもスケーリングに
合わせて下がってはいない。つまり、素子寸法が小さく
なるに従い、内部電界強度は高くなる傾向にある。この
ような状況下で問題となるのは半導体デバイスの信頼性
の低下であり、その代表的な例がホットエレクトロン現
象による素子特性の劣化である。
速化に対する要求が高まりつつある。これらの要求を実
現するために、素子間及び素子寸法の縮小化、微細化が
進められているが、電源電圧は必ずしもスケーリングに
合わせて下がってはいない。つまり、素子寸法が小さく
なるに従い、内部電界強度は高くなる傾向にある。この
ような状況下で問題となるのは半導体デバイスの信頼性
の低下であり、その代表的な例がホットエレクトロン現
象による素子特性の劣化である。
【０００３】ホットエレクトロンとはドレイン近傍で高
いエネルギーを得た電子を指し、酸化膜の仕事関数を越
えるほどのエネルギーを持つために、それらは酸化膜中
を通り抜けてゲート電極へと流れる。また、ホットエレ
クトロンがシリコンの結晶格子に衝突すると、新たに電
子−正孔対を発生し、これらがさらにアバランシェホッ
トエレクトロンとなって酸化膜中へ注入する現象が生じ
る。これらホットエレクトロンは、酸化膜通過時に酸化
膜中にトラップや界面準位を形成するため、素子特性の
劣化を招く。
いエネルギーを得た電子を指し、酸化膜の仕事関数を越
えるほどのエネルギーを持つために、それらは酸化膜中
を通り抜けてゲート電極へと流れる。また、ホットエレ
クトロンがシリコンの結晶格子に衝突すると、新たに電
子−正孔対を発生し、これらがさらにアバランシェホッ
トエレクトロンとなって酸化膜中へ注入する現象が生じ
る。これらホットエレクトロンは、酸化膜通過時に酸化
膜中にトラップや界面準位を形成するため、素子特性の
劣化を招く。
【０００４】そこで、ドレイン近傍の電界集中を避ける
ため、チャネル／ドレイン間に不純物濃度の低い拡散層
を挟む構造、いわゆるＬＤＤ構造が提案され実用化され
ている。しかしながら、素子寸法がさらに縮小化される
に従い、拡散層深さの浅接合化と拡散層抵抗の低抵抗化
という二つの要請から、ＬＤＤ構造であっても拡散層濃
度が高くなり、ホットエレクトロンの問題が再び浮上し
てきている。
ため、チャネル／ドレイン間に不純物濃度の低い拡散層
を挟む構造、いわゆるＬＤＤ構造が提案され実用化され
ている。しかしながら、素子寸法がさらに縮小化される
に従い、拡散層深さの浅接合化と拡散層抵抗の低抵抗化
という二つの要請から、ＬＤＤ構造であっても拡散層濃
度が高くなり、ホットエレクトロンの問題が再び浮上し
てきている。
【０００５】また、チャネル領域も短チャネル効果を抑
制するために不純物濃度が高くなる傾向にある。しか
し、キャリアの移動度は不純物濃度に反比例するため、
移動度低下が現在の高速デバイスの課題となっている。
このような課題に対して、チャネル領域にゲルマニウム
もしくはＳｉＧｅ合金を用いる検討がなされている（特
開平１−２４１１７１、特開平２−２４９２８０、特開
平３−２８０４３７、特開平４−２９０４４４、特開平
４−２９０４４５、特開平５−３３２２、特開平５−９
０５１７）。ゲルマニウム中のキャリアの移動度はシリ
コンに比べて速いため、素子動作の高速化を図ることが
可能となる。
制するために不純物濃度が高くなる傾向にある。しか
し、キャリアの移動度は不純物濃度に反比例するため、
移動度低下が現在の高速デバイスの課題となっている。
このような課題に対して、チャネル領域にゲルマニウム
もしくはＳｉＧｅ合金を用いる検討がなされている（特
開平１−２４１１７１、特開平２−２４９２８０、特開
平３−２８０４３７、特開平４−２９０４４４、特開平
４−２９０４４５、特開平５−３３２２、特開平５−９
０５１７）。ゲルマニウム中のキャリアの移動度はシリ
コンに比べて速いため、素子動作の高速化を図ることが
可能となる。
【０００６】しかしながら、ゲルマニウムはそのバンド
ギャップがシリコンよりも狭いために、上記ホットエレ
クトロンの問題がシリコンよりも一層深刻になる。ま
た、チャネル領域にエネルギーバンドギャップの小さい
半導体材料を用いた場合、ソース・ドレイン領域からチ
ャネル領域へのキャリアの注入効率を上げることにな
り、しいてはゲートバイアスゼロ時のリーク電流の増
加、すなわちサブスレショルド特性の劣化が進む。
ギャップがシリコンよりも狭いために、上記ホットエレ
クトロンの問題がシリコンよりも一層深刻になる。ま
た、チャネル領域にエネルギーバンドギャップの小さい
半導体材料を用いた場合、ソース・ドレイン領域からチ
ャネル領域へのキャリアの注入効率を上げることにな
り、しいてはゲートバイアスゼロ時のリーク電流の増
加、すなわちサブスレショルド特性の劣化が進む。
【０００７】また、チャネル領域にシリコンを用い、ソ
ース・ドレイン領域にシリコンよりもエネルギーバンド
ギャップの狭いＳｉＧｅを用いる提案もなされているが
（特開平５−３３２２号）、この場合もチャネル領域に
シリコンを用いている以上、ホットエレクトロン耐性の
向上をはかることは困難である。
ース・ドレイン領域にシリコンよりもエネルギーバンド
ギャップの狭いＳｉＧｅを用いる提案もなされているが
（特開平５−３３２２号）、この場合もチャネル領域に
シリコンを用いている以上、ホットエレクトロン耐性の
向上をはかることは困難である。
【０００８】一方、素子寸法が縮小化されるに従い、そ
のばらつき制御が重要となってきている。これまではゲ
ート電極の加工寸法を主体にそのばらつきを抑えてきた
が、０．１μｍ世代ではチャネル方向の不純物分布のば
らつきも無視できない。しかしながら、従来の製造方法
では、チャネル領域を形成した後にシリコン基板への不
純物の導入及び高温活性化によりソース・ドレイン領域
を形成しており、チャネル方向の不純物分布を精度よく
制御することはきわめて難しかった。
のばらつき制御が重要となってきている。これまではゲ
ート電極の加工寸法を主体にそのばらつきを抑えてきた
が、０．１μｍ世代ではチャネル方向の不純物分布のば
らつきも無視できない。しかしながら、従来の製造方法
では、チャネル領域を形成した後にシリコン基板への不
純物の導入及び高温活性化によりソース・ドレイン領域
を形成しており、チャネル方向の不純物分布を精度よく
制御することはきわめて難しかった。
【０００９】
【発明が解決しようとする課題】このように、素子寸法
が縮小化、微細化されてくると、チャネル領域にシリコ
ンやゲルマニウムを用いたＭＩＳ型トランジスタでは、
ホットエレクトロン耐性を確保することが難しくなって
くるという問題があった。また、素子寸法が縮小化、微
細化されるに従い、チャネル方向の不純物分布のばらつ
きが無視できなくなってくるが、これを精度よく制御す
ることは困難であった。
が縮小化、微細化されてくると、チャネル領域にシリコ
ンやゲルマニウムを用いたＭＩＳ型トランジスタでは、
ホットエレクトロン耐性を確保することが難しくなって
くるという問題があった。また、素子寸法が縮小化、微
細化されるに従い、チャネル方向の不純物分布のばらつ
きが無視できなくなってくるが、これを精度よく制御す
ることは困難であった。
【００１０】本発明は上記従来の課題に対してなされた
ものであり、ホットエレクトロン耐性に優れたＭＩＳ型
トランジスタを提供するとともに、ホットエレクトロン
耐性に優れかつチャネル領域の不純物分布の精度を高め
ることが可能なＭＩＳ型トランジスタの製造方法を提供
することを目的としている。
ものであり、ホットエレクトロン耐性に優れたＭＩＳ型
トランジスタを提供するとともに、ホットエレクトロン
耐性に優れかつチャネル領域の不純物分布の精度を高め
ることが可能なＭＩＳ型トランジスタの製造方法を提供
することを目的としている。
【００１１】
【課題を解決するための手段】本発明に係るＭＩＳ型ト
ランジスタは、ソース・ドレイン領域が不純物を含有し
たシリコンによって構成され、チャネル領域がシリコン
よりも広いエネルギーバンドギャップを有する半導体材
料によって構成されていることを特徴とする（請求項
１）。
ランジスタは、ソース・ドレイン領域が不純物を含有し
たシリコンによって構成され、チャネル領域がシリコン
よりも広いエネルギーバンドギャップを有する半導体材
料によって構成されていることを特徴とする（請求項
１）。
【００１２】本発明によれば、チャネル領域をシリコン
よりも広いエネルギーバンドギャップを有する半導体材
料によって構成することにより、電子−正孔対生成に要
するエネルギーが引き上げられ、アバランシェホットエ
レクトロンの発生を抑制することができる。また、ソー
ス領域からチャネル領域へ注入される電子（或いは正
孔）に対し、伝導帯側（或いは価電子帯側）に従来より
も高いエネルギー障壁が存在するため、ゲートバイアス
ゼロ時に熱励起だけでは電子や正孔はその障壁を越える
ことができず、リーク電流が低減されサブスレショルド
特性を向上させることができる。
よりも広いエネルギーバンドギャップを有する半導体材
料によって構成することにより、電子−正孔対生成に要
するエネルギーが引き上げられ、アバランシェホットエ
レクトロンの発生を抑制することができる。また、ソー
ス領域からチャネル領域へ注入される電子（或いは正
孔）に対し、伝導帯側（或いは価電子帯側）に従来より
も高いエネルギー障壁が存在するため、ゲートバイアス
ゼロ時に熱励起だけでは電子や正孔はその障壁を越える
ことができず、リーク電流が低減されサブスレショルド
特性を向上させることができる。
【００１３】また、本発明に係るＭＩＳ型トランジスタ
の製造方法は、シリコン基板に導入した不純物を熱処理
によって活性化してソース・ドレイン領域を形成した
後、シリコンよりも広いエネルギーバンドギャップを有
する半導体材料によってチャネル領域を形成することを
特徴とする（請求項２）。
の製造方法は、シリコン基板に導入した不純物を熱処理
によって活性化してソース・ドレイン領域を形成した
後、シリコンよりも広いエネルギーバンドギャップを有
する半導体材料によってチャネル領域を形成することを
特徴とする（請求項２）。
【００１４】代表的な製造方法は、シリコン基板上のゲ
ート形成予定域にダミーゲートを形成する工程と、この
ダミーゲートをマスクとしてシリコン基板内に不純物を
導入する工程と、導入された不純物を熱処理によって活
性化してソース・ドレイン領域を形成する工程と、ダミ
ーゲートを除去する工程と、このダミーゲートを除去し
た領域下にシリコンよりも広いエネルギーバンドギャッ
プを有する半導体材料によってチャネル領域を形成する
工程と、このチャネル領域上にゲート絶縁膜を介してゲ
ート電極を形成する工程とを有する。
ート形成予定域にダミーゲートを形成する工程と、この
ダミーゲートをマスクとしてシリコン基板内に不純物を
導入する工程と、導入された不純物を熱処理によって活
性化してソース・ドレイン領域を形成する工程と、ダミ
ーゲートを除去する工程と、このダミーゲートを除去し
た領域下にシリコンよりも広いエネルギーバンドギャッ
プを有する半導体材料によってチャネル領域を形成する
工程と、このチャネル領域上にゲート絶縁膜を介してゲ
ート電極を形成する工程とを有する。
【００１５】本発明によれば、ホットエレクトロン耐性
及びサブスレショルド特性に優れたＭＩＳ型トランジス
タを製造することができるとともに、ソース・ドレイン
領域の不純物を活性化させるための高温加熱処理を行っ
た後にチャネル領域を形成するため、シリコンよりも広
いエネルギーバンドギャップを有する半導体材料とし
て、例えばＧａＰ等の低融点半導体材料をチャネル領域
に採用することができ、チャネル方向の不純物分布の精
度を高めることも可能となる。また、ソース・ドレイン
領域に対してチャネル領域が自己整合的に形成され、そ
の寸法はダミーゲート幅で一意的に規定されるため、高
精度の寸法制御が可能となる。
及びサブスレショルド特性に優れたＭＩＳ型トランジス
タを製造することができるとともに、ソース・ドレイン
領域の不純物を活性化させるための高温加熱処理を行っ
た後にチャネル領域を形成するため、シリコンよりも広
いエネルギーバンドギャップを有する半導体材料とし
て、例えばＧａＰ等の低融点半導体材料をチャネル領域
に採用することができ、チャネル方向の不純物分布の精
度を高めることも可能となる。また、ソース・ドレイン
領域に対してチャネル領域が自己整合的に形成され、そ
の寸法はダミーゲート幅で一意的に規定されるため、高
精度の寸法制御が可能となる。
【００１６】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。図１（ａ）〜図３（ｈ）は、本実施
形態に係るＭＩＳ型トランジスタの製造工程を順を追っ
て示した工程断面図である。
参照して説明する。図１（ａ）〜図３（ｈ）は、本実施
形態に係るＭＩＳ型トランジスタの製造工程を順を追っ
て示した工程断面図である。
【００１７】まず、図１（ａ）に示すように、素子分離
１１が形成された単結晶シリコン基板１０上に薄い絶縁
膜１２を形成する。その後、多結晶シリコン膜１３を堆
積し、さらにその上にＣＶＤ法によりシリコン窒化膜１
４を堆積する。
１１が形成された単結晶シリコン基板１０上に薄い絶縁
膜１２を形成する。その後、多結晶シリコン膜１３を堆
積し、さらにその上にＣＶＤ法によりシリコン窒化膜１
４を堆積する。
【００１８】次に、図１（ｂ）に示すように、シリコン
窒化膜１４及び多結晶シリコン膜１３を異方性エッチン
グすることにより、ダミーゲート電極を形成する。さら
に、例えばＡｓ+ イオンをイオン注入し、９５０℃で３
０秒の加熱処理を施すことにより、ソース・ドレインと
なる拡散層１５を形成する。
窒化膜１４及び多結晶シリコン膜１３を異方性エッチン
グすることにより、ダミーゲート電極を形成する。さら
に、例えばＡｓ+ イオンをイオン注入し、９５０℃で３
０秒の加熱処理を施すことにより、ソース・ドレインと
なる拡散層１５を形成する。
【００１９】次に、図１（ｃ）に示すように、シリコン
酸化膜１６及びシリコン窒化膜１７を順次堆積した後、
シリコン窒化膜１７のエッチバックを行い、電極パター
ンの側壁部分をシリコン窒化膜１７で囲む構造にする。
さらに、例えばＰ+ イオンをイオン注入し、８５０℃で
３０秒の加熱処理を施すことによって、ソース・ドレイ
ンとなる拡散層１８を形成する。
酸化膜１６及びシリコン窒化膜１７を順次堆積した後、
シリコン窒化膜１７のエッチバックを行い、電極パター
ンの側壁部分をシリコン窒化膜１７で囲む構造にする。
さらに、例えばＰ+ イオンをイオン注入し、８５０℃で
３０秒の加熱処理を施すことによって、ソース・ドレイ
ンとなる拡散層１８を形成する。
【００２０】その後、図２（ｄ）に示すように、層間絶
縁膜１９を全面に堆積し、例えば化学的機械的研磨（Ｃ
ＭＰ）法によって、層間絶縁膜１９をシリコン窒化膜１
４表面が露出するまで平坦化する。
縁膜１９を全面に堆積し、例えば化学的機械的研磨（Ｃ
ＭＰ）法によって、層間絶縁膜１９をシリコン窒化膜１
４表面が露出するまで平坦化する。
【００２１】次に、図２（ｅ）に示すように、シリコン
窒化膜１４及び多結晶シリコン膜１３を剥離することに
よってダミーゲート電極を除去し、さらにその後薄い絶
縁膜１２を剥離して、溝部２０を形成する。
窒化膜１４及び多結晶シリコン膜１３を剥離することに
よってダミーゲート電極を除去し、さらにその後薄い絶
縁膜１２を剥離して、溝部２０を形成する。
【００２２】さらに、図２（ｆ）に示すように、ダミー
ゲート電極を除去した溝部直下のシリコン基板１０をエ
ッチングする。その後、図３（ｇ）に示すように、シリ
コン基板１０をエッチング除去した領域に、チャネル領
域となるIII −Ｖ族の化合物半導体としてＧａＰ膜２１
を成膜する。
ゲート電極を除去した溝部直下のシリコン基板１０をエ
ッチングする。その後、図３（ｇ）に示すように、シリ
コン基板１０をエッチング除去した領域に、チャネル領
域となるIII −Ｖ族の化合物半導体としてＧａＰ膜２１
を成膜する。
【００２３】なお、溝底部にＧａＰ膜を成膜する方法と
しては、例えば選択成長法を用いることが可能である。
例えば成膜ソースガスとしてＧａ、Ｐ2 及びＨ2 （また
はＨＣｌ）の混合ガスを用い、成膜温度４００〜６００
℃でＧａＰの成膜を行うと、シリコン酸化膜上やシリコ
ン窒化膜上へは成膜されずにＳｉ基板上にのみ選択成長
させることが可能である。
しては、例えば選択成長法を用いることが可能である。
例えば成膜ソースガスとしてＧａ、Ｐ2 及びＨ2 （また
はＨＣｌ）の混合ガスを用い、成膜温度４００〜６００
℃でＧａＰの成膜を行うと、シリコン酸化膜上やシリコ
ン窒化膜上へは成膜されずにＳｉ基板上にのみ選択成長
させることが可能である。
【００２４】ＧａＰ膜へのｎ型不純物ドーピングは、例
えば、ＳｉＨ2 Ｃｌ2 ガスを成膜ガス中に含ませる方法
や、Ｓｉイオンをイオン注入法によって導入する方法を
用いて行う。ｐ型不純物ドーピングは、例えば、Ｃ2 Ｈ
4 ガスを成膜ガス中に含ませる方法や、Ｃイオンをイオ
ン注入法によってＧａＰ膜中へ導入する方法を用いて行
う。
えば、ＳｉＨ2 Ｃｌ2 ガスを成膜ガス中に含ませる方法
や、Ｓｉイオンをイオン注入法によって導入する方法を
用いて行う。ｐ型不純物ドーピングは、例えば、Ｃ2 Ｈ
4 ガスを成膜ガス中に含ませる方法や、Ｃイオンをイオ
ン注入法によってＧａＰ膜中へ導入する方法を用いて行
う。
【００２５】次に、図３（ｈ）に示すように、ゲート絶
縁膜２２として例えばＣＶＤ法によりＴａ（ＯＣ2 Ｈ
5 ）5 と酸素の混合ガスを用いて成膜温度４００℃でＴ
ａ2 Ｏ5 膜を堆積し、その後ゲート電極２３として例え
ばスパッタ法によりＡｌ膜を堆積する。その後、例えば
ＣＭＰ法によって、Ａｌ膜２３及びＴａ2 Ｏ5 膜２２を
層間絶縁膜１９の表面が露出するまで平坦化する。
縁膜２２として例えばＣＶＤ法によりＴａ（ＯＣ2 Ｈ
5 ）5 と酸素の混合ガスを用いて成膜温度４００℃でＴ
ａ2 Ｏ5 膜を堆積し、その後ゲート電極２３として例え
ばスパッタ法によりＡｌ膜を堆積する。その後、例えば
ＣＭＰ法によって、Ａｌ膜２３及びＴａ2 Ｏ5 膜２２を
層間絶縁膜１９の表面が露出するまで平坦化する。
【００２６】以上の工程により、チャネル領域にＧａＰ
層が形成されたＭＩＳ型トランジスタが作製される。こ
こで、ＧａＰ等のエネルギーバンドギャップ及び電子親
和力を図５に示す。これからわかるように、ＧａＰのエ
ネルギーバンドギャップは２．２５ｅＶであり、シリコ
ンのエネルギーバンドギャップ（１．１１ｅＶ）に比べ
て大きい。つまり、ＭＩＳ型トランジスタのチャネル領
域にシリコンよりも広いエネルギーバンドギャップを有
する半導体材料を用いることによって、電子−正孔対生
成に要するエネルギーが引き上げられ、アバランシェホ
ットエレクトロンの発生を抑制することが可能となる。
層が形成されたＭＩＳ型トランジスタが作製される。こ
こで、ＧａＰ等のエネルギーバンドギャップ及び電子親
和力を図５に示す。これからわかるように、ＧａＰのエ
ネルギーバンドギャップは２．２５ｅＶであり、シリコ
ンのエネルギーバンドギャップ（１．１１ｅＶ）に比べ
て大きい。つまり、ＭＩＳ型トランジスタのチャネル領
域にシリコンよりも広いエネルギーバンドギャップを有
する半導体材料を用いることによって、電子−正孔対生
成に要するエネルギーが引き上げられ、アバランシェホ
ットエレクトロンの発生を抑制することが可能となる。
【００２７】また、これらの値をもとにｐ−Ｓｉ／ｎ−
ＧａＰ接合及びｎ−Ｓｉ／ｐ−ＧａＰ接合のエネルギー
バンド図を描くと、図４に示すようになる。図中、φは
電子親和力、Ｅｇはエネルギーバンドギャップ、△Ｅｃ
は伝導帯のポテンシャルエネルギー差、△Ｅｖは価電子
帯のポテンシャルエネルギー差、Ｖは半導体中の不純物
濃度で決まる拡散電位である。
ＧａＰ接合及びｎ−Ｓｉ／ｐ−ＧａＰ接合のエネルギー
バンド図を描くと、図４に示すようになる。図中、φは
電子親和力、Ｅｇはエネルギーバンドギャップ、△Ｅｃ
は伝導帯のポテンシャルエネルギー差、△Ｅｖは価電子
帯のポテンシャルエネルギー差、Ｖは半導体中の不純物
濃度で決まる拡散電位である。
【００２８】例えば、ｎチャネルＭＩＳ型トランジスタ
の場合（図４（ｂ））には、ソース・ドレイン領域がｎ
−Ｓｉ、チャネル領域がｐ−ＧａＰとなる。このとき、
図に示すように、ソース領域からチャネル領域へ注入さ
れる電子に対し、伝導帯側に（△Ｅｃ＋ＶSi＋ＶGaP ）
分だけのエネルギー障壁があるため、ゲートバイアスゼ
ロ時に電子は熱励起程度のエネルギー（室温で０．０２
６ｅＶ）ではその障壁を越えることができない。よっ
て、サブスレショルド特性を向上させることができる。
ｐチャネルＭＩＳ型トランジスタの場合（図４（ａ））
においても、同様の効果を得ることができる。つまり、
ソース領域からチャネル領域へ注入される正孔に対し、
価電子帯側の△Ｅｖ分のエネルギー障壁によって正孔の
流れが阻止される。
の場合（図４（ｂ））には、ソース・ドレイン領域がｎ
−Ｓｉ、チャネル領域がｐ−ＧａＰとなる。このとき、
図に示すように、ソース領域からチャネル領域へ注入さ
れる電子に対し、伝導帯側に（△Ｅｃ＋ＶSi＋ＶGaP ）
分だけのエネルギー障壁があるため、ゲートバイアスゼ
ロ時に電子は熱励起程度のエネルギー（室温で０．０２
６ｅＶ）ではその障壁を越えることができない。よっ
て、サブスレショルド特性を向上させることができる。
ｐチャネルＭＩＳ型トランジスタの場合（図４（ａ））
においても、同様の効果を得ることができる。つまり、
ソース領域からチャネル領域へ注入される正孔に対し、
価電子帯側の△Ｅｖ分のエネルギー障壁によって正孔の
流れが阻止される。
【００２９】また、本実施形態の製造方法によれば、ソ
ース・ドレイン領域に対してエネルギーバンドギャップ
の広い材料からなるチャネル領域を自己整合的に形成す
ることが可能である。つまり、ダミーゲート電極をマス
クとしてソース・ドレイン領域を形成した後、一旦ダミ
ーゲート電極を除去し、先に存在したダミーゲート電極
直下にチャネル領域を形成するため、チャネル領域はソ
ース・ドレイン領域に対して自己整合的に形成されるだ
けでなく、その寸法はダミーゲート電極幅で一意的に規
定されるため、従来に比べて高精度の寸法制御が可能と
なる。
ース・ドレイン領域に対してエネルギーバンドギャップ
の広い材料からなるチャネル領域を自己整合的に形成す
ることが可能である。つまり、ダミーゲート電極をマス
クとしてソース・ドレイン領域を形成した後、一旦ダミ
ーゲート電極を除去し、先に存在したダミーゲート電極
直下にチャネル領域を形成するため、チャネル領域はソ
ース・ドレイン領域に対して自己整合的に形成されるだ
けでなく、その寸法はダミーゲート電極幅で一意的に規
定されるため、従来に比べて高精度の寸法制御が可能と
なる。
【００３０】また、ソース・ドレイン領域の不純物を電
気的に活性化させるための高温加熱工程を経た後にチャ
ネル領域を形成するため、ＧａＰのように低融点の化合
物半導体材料をチャネル領域に用いることができる。
気的に活性化させるための高温加熱工程を経た後にチャ
ネル領域を形成するため、ＧａＰのように低融点の化合
物半導体材料をチャネル領域に用いることができる。
【００３１】以上、本発明の実施形態について説明した
が、本発明は上記実施形態に限定されるものではない。
上記実施形態では、チャネル領域にシリコンよりもエネ
ルギーバンドギャップが広い半導体材料としてＧａＰを
用いたが、ＧａＡｓ、ＩｎＰ、ＡｌＧａＡｓ等のIII −
Ｖ族化合物半導体やＺｎＳｅ、ＺｎＴｅ、ＣｄＴｅ等の
II−VI族化合物半導体、さらにはＳｉＣ等のIV−IV族半
導体を用いることも可能である。
が、本発明は上記実施形態に限定されるものではない。
上記実施形態では、チャネル領域にシリコンよりもエネ
ルギーバンドギャップが広い半導体材料としてＧａＰを
用いたが、ＧａＡｓ、ＩｎＰ、ＡｌＧａＡｓ等のIII −
Ｖ族化合物半導体やＺｎＳｅ、ＺｎＴｅ、ＣｄＴｅ等の
II−VI族化合物半導体、さらにはＳｉＣ等のIV−IV族半
導体を用いることも可能である。
【００３２】また、上記実施形態では、溝底部にＧａＰ
膜を成膜する方法として選択成長を用いたが、これ以外
にも、全面にＧａＰ膜を成膜した後、エッチングガスと
してＨＣｌ／Ｈ2 混合ガスを用いてＧａＰ膜をエッチバ
ックする方法を用いることも可能である。
膜を成膜する方法として選択成長を用いたが、これ以外
にも、全面にＧａＰ膜を成膜した後、エッチングガスと
してＨＣｌ／Ｈ2 混合ガスを用いてＧａＰ膜をエッチバ
ックする方法を用いることも可能である。
【００３３】また、上記実施形態では、ゲート絶縁膜と
してＴａ2 Ｏ5 膜を用いたが、シリコン酸化膜、シリコ
ン窒化膜或いはシリコン窒化酸化膜等、さらにはＢＳＴ
Ｏ膜等の高誘電率膜を用いてもよい。
してＴａ2 Ｏ5 膜を用いたが、シリコン酸化膜、シリコ
ン窒化膜或いはシリコン窒化酸化膜等、さらにはＢＳＴ
Ｏ膜等の高誘電率膜を用いてもよい。
【００３４】さらに、上記実施形態では、ゲート電極と
してＡｌを用いたが、Ｃｕ、Ａｇ、Ａｕ等を用いてもよ
い。また、Ａｌ膜（或いはＣｕ、Ａｇ、Ａｕ等）の下層
に（Ｔｉ、Ｗ、Ｔａ、Ｍｏもしくはこれらの合金、或い
はこれら単体金属もしくは合金の窒化物もしくは炭化物
を積層したものを用いてもよい。さらに、低抵抗ゲート
電極材料として、テクネチウム（Ｔｃ）、レニウム（Ｒ
ｅ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、ロジ
ウム（Ｒｈ）、イリジウム（Ｉｒ）、パラジウム（Ｐ
ｄ）、白金（Ｐｔ）、インジウム（Ｉｎ）、スズ（Ｓ
ｎ）もしくはこれらの合金を用いることができ、さらに
はこれら単体金属もしくは合金の酸化物を用いることも
できる。その他、本発明はその趣旨を逸脱しない範囲内
において種々変形して実施することが可能である。
してＡｌを用いたが、Ｃｕ、Ａｇ、Ａｕ等を用いてもよ
い。また、Ａｌ膜（或いはＣｕ、Ａｇ、Ａｕ等）の下層
に（Ｔｉ、Ｗ、Ｔａ、Ｍｏもしくはこれらの合金、或い
はこれら単体金属もしくは合金の窒化物もしくは炭化物
を積層したものを用いてもよい。さらに、低抵抗ゲート
電極材料として、テクネチウム（Ｔｃ）、レニウム（Ｒ
ｅ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、ロジ
ウム（Ｒｈ）、イリジウム（Ｉｒ）、パラジウム（Ｐ
ｄ）、白金（Ｐｔ）、インジウム（Ｉｎ）、スズ（Ｓ
ｎ）もしくはこれらの合金を用いることができ、さらに
はこれら単体金属もしくは合金の酸化物を用いることも
できる。その他、本発明はその趣旨を逸脱しない範囲内
において種々変形して実施することが可能である。
【００３５】
【発明の効果】本発明によれば、チャネル領域をシリコ
ンよりも広いエネルギーバンドギャップを有する半導体
材料によって構成することにより、ホットエレクトロン
耐性及びサブスレショルド特性に優れたＭＩＳ型トラン
ジスタを実現することが可能となる。また、ソース・ド
レイン領域に導入した不純物に対する高温活性化処理を
行った後にチャネル領域を形成するため、シリコンより
も広いエネルギーバンドギャップを有する半導体材料と
して低融点半導体材料をチャネル領域に用いることがで
き、不純物分布の精度を高めることも可能となる。
ンよりも広いエネルギーバンドギャップを有する半導体
材料によって構成することにより、ホットエレクトロン
耐性及びサブスレショルド特性に優れたＭＩＳ型トラン
ジスタを実現することが可能となる。また、ソース・ド
レイン領域に導入した不純物に対する高温活性化処理を
行った後にチャネル領域を形成するため、シリコンより
も広いエネルギーバンドギャップを有する半導体材料と
して低融点半導体材料をチャネル領域に用いることがで
き、不純物分布の精度を高めることも可能となる。
【図１】本発明の実施形態に係るＭＩＳ型トランジスタ
の製造工程の一部を示した製造工程断面図。
の製造工程の一部を示した製造工程断面図。
【図２】本発明の実施形態に係るＭＩＳ型トランジスタ
の製造工程の一部を示した製造工程断面図。
の製造工程の一部を示した製造工程断面図。
【図３】本発明の実施形態に係るＭＩＳ型トランジスタ
の製造工程の一部を示した製造工程断面図。
の製造工程の一部を示した製造工程断面図。
【図４】本発明の実施形態を説明するためのエネルギー
バンド図。
バンド図。
【図５】各種半導体材料のエネルギーバンドギャップ及
び電子親和力を示した図。
び電子親和力を示した図。
１０…シリコン基板 １１…素子分離 １２…絶縁膜 １３…多結晶シリコン膜 １４、１７…シリコン窒化膜 １５、１８…ソース・ドレイン拡散層 １６…シリコン酸化膜 １９…層間絶縁膜 ２０…溝部 ２１…ＧａＰ膜 ２２…ゲート絶縁膜 ２３…ゲート電極
Claims (2)
- 【請求項１】ソース・ドレイン領域が不純物を含有した
シリコンによって構成され、チャネル領域がシリコンよ
りも広いエネルギーバンドギャップを有する半導体材料
によって構成されていることを特徴とするＭＩＳ型トラ
ンジスタ。 - 【請求項２】シリコン基板に導入した不純物を熱処理に
よって活性化してソース・ドレイン領域を形成した後、
シリコンよりも広いエネルギーバンドギャップを有する
半導体材料によってチャネル領域を形成することを特徴
とするＭＩＳ型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10174811A JP2000012838A (ja) | 1998-06-22 | 1998-06-22 | Ｍｉｓ型トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10174811A JP2000012838A (ja) | 1998-06-22 | 1998-06-22 | Ｍｉｓ型トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000012838A true JP2000012838A (ja) | 2000-01-14 |
Family
ID=15985090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10174811A Pending JP2000012838A (ja) | 1998-06-22 | 1998-06-22 | Ｍｉｓ型トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000012838A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100398035B1 (ko) * | 2000-12-29 | 2003-09-19 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
| KR100643571B1 (ko) * | 2000-12-30 | 2006-11-10 | 주식회사 하이닉스반도체 | 금속 대머신 게이트 형성방법 |
| JP2011044659A (ja) * | 2009-08-24 | 2011-03-03 | Sony Corp | 半導体装置及びその製造方法 |
| JP2016532284A (ja) * | 2013-09-27 | 2016-10-13 | クアルコム，インコーポレイテッド | 高移動度チャネルを有する半導体デバイス |
-
1998
- 1998-06-22 JP JP10174811A patent/JP2000012838A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100398035B1 (ko) * | 2000-12-29 | 2003-09-19 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
| KR100643571B1 (ko) * | 2000-12-30 | 2006-11-10 | 주식회사 하이닉스반도체 | 금속 대머신 게이트 형성방법 |
| JP2011044659A (ja) * | 2009-08-24 | 2011-03-03 | Sony Corp | 半導体装置及びその製造方法 |
| JP2016532284A (ja) * | 2013-09-27 | 2016-10-13 | クアルコム，インコーポレイテッド | 高移動度チャネルを有する半導体デバイス |
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