JP2001036092A - 半導体装置 - Google Patents
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Abstract
SOIMOSトランジスタを提供する。 【解決手段】 埋め込み酸化膜2上にSOI層4が、S
OI層4の上面上に埋め込み酸化膜2と離れて形成され
たソース51及びドレイン52が、それぞれ設けられ
る。ソース51及びドレイン52がSOI層4と共に作
る空乏層90は埋め込み酸化膜2に到達し、寄生容量が
軽減される。
Description
On Insulator)型のMOS(Metal-Oxide-semiconducto
r)トランジスタに関し、特にそのフローティングボデ
ィ効果を抑制する技術に関する。
「SOIMOSトランジスタ」)は、高速、低消費電力
のデバイスとして、最近特に注目され、携帯機器用LS
Iなどへの応用が期待されている。
では、そのボディがフローティング状態にあることか
ら、ドレイン近傍で衝突電離によって生成されたキャリ
アの一方(例えばn型SOIMOSトランジスタでは正
孔、p型SOIMOSトランジスタでは電子)がソース
近傍に蓄積し、ソース、ボディ、ドレインからなる寄生
バイポーラトランジスタが動作するという、寄生バイポ
ーラ効果が生じる。これは、SOIMOSトランジスタ
の閾値電圧を低下させたり、ドレイン電流が或るドレイ
ン電圧(ソースとドレインとの間に印加される電圧)近
傍で局所的に急激に変化するというキンク効果や、ドレ
インブレークダウン電圧が低下するという問題を招来し
たりする。一方、寄生バイポーラ効果によるSOIMO
Sトランジスタの閾値電圧の低下を抑制するために、チ
ャネル領域の不純物濃度を高く設定すると、トランジス
タの電流駆動能力が低下し、トランジスタの速度性能が
低下する。
を抑制するために、SOIMOSトランジスタのソース
付近にこのキャリアを蓄積させない技術が種々提案され
てきた。以下ではn型SOIMOSトランジスタを例に
採って説明するが、p型SOIMOSトランジスタでも
同様である。
の構造を示す断面図である。半導体基板1上に形成され
た埋め込み酸化膜2上にはチャネル領域を含めボディと
なるSOI層4が形成されており、SOI層4を貫通し
てソース51、ドレイン52が形成されている。ソース
51、ドレイン52は例えばLDD(Lightly DopedDra
in)構造を有している。ソース51、ドレイン52に挟
まれたSOI層4には、サイドウォールを含むゲート酸
化膜6を介してゲート電極7が対峙しており、ゲート電
極7に関してソース51、ドレイン52の外側にはSO
I層4を貫通するトレンチ分離酸化膜31が設けられて
いる。
タにおいて、ソース51付近に正孔を蓄積させない第1
の従来技術としては、ソース51と埋め込み酸化膜2と
の境界近傍へとアルゴンイオンを打ち込み、ライフタイ
ムキラーを生成するものがある。例えば“Suppression
of the Prasitic Bipolar Effect in Ultra-Thin-Film
nMOSFETs/SIMOX by Ar Ion Implantation into Source/
Drain Regions”(T.Ohno et al., Tech. Dig. IEDM, 19
95, pp627-630 )に紹介されている。
リサイド構造が適用された場合を示す断面図である。図
22に示された構造に対して、シリサイド層58,5
9,79がそれぞれソース51、ドレイン52、ゲート
電極7の上方に形成された構成となっている。
の他の構造を示す断面図である。図22に示された構造
において、ソース51、ドレイン52はそれぞれ、SO
I層4の埋め込み酸化膜2と反対側の面(上面)におい
てゲルマニウムが導入された領域81,82を有してい
る。例えばソース51、ドレイン52はシリコンで形成
され、領域81,82の成分はSi−Geとなってい
る。このような構造を提示する第2の従来技術では、ソ
ースとボディとの間でのバンド構造に歪みを与えてい
る。例えば特開平5−21762号公報や、“Suppress
ion of the Floating-Body Effect in SOI MOS FET's b
y the Bandgap Engineering Method Using aSi1-xGex S
ource Struture”(M. Yoshimi et al., IEEE Trans. El
ectron Devices, vol.44, 1997, pp423-429)に紹介され
ている。
の従来技術ではいずれもソース51、ドレイン52がS
OI層4を貫通して埋め込み酸化膜2に到達しているた
め「回り込み電界」を抑制できないという問題点が残っ
ていた。ソースやドレインがSOI層を貫通して埋め込
み酸化膜に到達する構造は他にも例えば特開平8−13
0315号公報にも開示されている。
図である。ゲート電極7に所定の電圧を印加し、ソース
51に対して高い電位をドレイン52に印加すると、空
乏層91が形成される。その一方、ドレイン52から埋
め込み酸化膜2を介してソース51へと電界101が生
じる。これが上記の「回り込み電界」である。
誘起障壁低下現象(DIBL:Draininduced barrier lo
wering)を顕著にする。このDIBL効果は、短チャネ
ル効果の一種であり、ソース側の電位障壁がドレイン電
圧によって変化してしまい、トランジスタの閾値が低下
してしまうものである。従って、特にSOIMOSトラ
ンジスタのように埋め込み酸化膜2が存在する素子にお
いては「回り込み電界」を生じないようにすることが望
ましい。
層4を貫通せず、従って埋め込み酸化膜2に到達もしな
い構造も提案されている。図26は従来のSOIMOS
トランジスタの更に他の構造を示す断面図であり、図2
2に示された構造において、ソース51、ドレイン52
の底を埋め込み酸化膜2に接触させることなく、SOI
層4中に配置させた構成となっている。このようにして
ソース51と埋め込み酸化膜2との間に残されたSOI
層4を介し、正孔をソース51に対してゲート電極7と
反対側から引き抜くことが可能となる。このような第3
の従来技術は、例えば“Body-Contacted SOI MOSFET St
ructure and Its Application to DRAM”(Y.-H.Koh et
al., IEEE Trans. Electron Devices, vol.45, 1998, p
p1063-1070)や特開平5−67785号公報に紹介され
ている。
めに新たにボディ端子を設ける必要がある。そしてボデ
ィ端子を設ければエリアペナルティを生じる問題があ
る。また、このボディ端子により正孔を引き抜く方法で
は、そのボディコンタクトの場所により、正孔の引き抜
き効果が変わり、パターン依存性が生じる問題が生じ
る。
イン52に印加された電圧が小さいために、空乏層92
の端がSOI層4に留まっており、埋め込み酸化膜2に
到達していない状態が示されている。そしてドレイン電
圧が或る所定の値以上に印加されている場合には、空乏
層92の端が埋め込み酸化膜2に到達し、接合容量を小
さくしつつ、また空乏層で電圧が降下するため、埋め込
み酸化膜2にかかる電圧が低下し、「回り込み電界」を
低減することができるかもしれない。またソースにおい
ても接合容量の低減が望まれる。ソースのポテンシャル
が小さく変化してしまう場合には、ソースにおける接合
容量によって動作速度を低下させてしまう。したがっ
て、電圧を印加しない状態で空乏層が埋め込み酸化膜に
接している構造では、そのような動作速度の低下を防ぐ
ことができる。
いても残された問題点に鑑みてなされたもので、ドレイ
ン電圧が小さくても接合容量が小さいSOIMOSトラ
ンジスタを提供することを目的とする。またフローティ
ングボディ効果を抑制するSOIMOSトランジスタを
提供することをも目的とする。
にかかるものは、絶縁層と、前記絶縁層上に設けられた
第1導電型の半導体層と、前記半導体層の上面において
前記絶縁層と離隔し、かつ互いに離隔して設けられた前
記第1導電型と反対の第2導電型の第1及び第2の不純
物層と、前記第1及び第2の不純物層が挟む前記半導体
層の前記上面に絶縁膜を介して対峙する電極とを備えた
半導体装置であって、外部から電圧を印加しない状態に
おいて、前記第1の不純物層と前記半導体層とが作る空
乏層が前記絶縁層にまで広がっている。
請求項1記載の半導体装置であって、前記第1の不純物
層は前記半導体層に前記第2導電型の不純物を導入して
形成され、前記絶縁層と前記第1の不純物層との間の前
記半導体層の厚さをt、前記半導体層の不純物濃度をN
b、前記第1の不純物層の不純物濃度をNe、電子素量
をq、ボルツマン定数をk、絶対温度をT、前記半導体
層及び前記第1の不純物層の真性キャリア濃度及び誘電
率をそれぞれni,εsとし、√((2εs/q)・
((Ne+Nb)/Ne・Nb)・(kT/q)ln
(Ne・Nb/ni 2))≧tが満足される。
請求項1又は2記載の半導体装置であって、前記第1の
不純物層と前記絶縁層との間の前記半導体層において存
在するライフタイムキラーを更に備える。
絶縁層と、前記絶縁層上に設けられた第1導電型の半導
体層と、前記半導体層の上面において前記絶縁層と離隔
し、かつ互いに離隔して設けられた前記第1導電型と反
対の第2導電型の第1及び第2の不純物層と、前記第1
及び第2の不純物層が挟む前記半導体層の前記上面に絶
縁膜を介して対峙する電極と、前記第1の不純物層と前
記絶縁層との間の前記半導体層において存在し、前記第
1及び第2の不純物層が挟む前記半導体層において存在
しないライフタイムキラーとを備える半導体装置であ
る。
請求項3又は4記載の半導体装置であって、前記第1不
純物層の表面に形成された金属化合物層を更に備える。
請求項5記載の半導体装置であって、前記金属化合物層
の表面から前記絶縁層までの距離が、前記絶縁膜と前記
絶縁層との間に存在する前記半導体層の厚さよりも小さ
い。
請求項5又は6記載の半導体装置であって、前記第1の
不純物層がシリコンであり、前記金属化合物層はコバル
トとシリコンとの化合物であって、前記第1の不純物層
の厚さが15nm以上40nm以下であることを特徴と
する。
請求項5又は6記載の半導体装置であって、前記第1の
不純物層がシリコンであり、前記金属化合物層はチタン
とシリコンとの化合物であって、前記第1の不純物層の
厚さが50nm以上100nm以下であることを特徴と
する。
請求項1又は2記載の半導体装置であって、前記第1の
不純物層の上面内において前記半導体層とは離れて設け
られ、前記半導体層と共に挟む前記第1の不純物層のバ
ンド構造を歪ませる第3の不純物層を更に備える。
は、絶縁層と、前記絶縁層上に設けられた第1導電型の
半導体層と、前記半導体層の上面において前記絶縁層と
離隔し、かつ互いに離隔して設けられた前記第1導電型
と反対の第2導電型の第1及び第2の不純物層と、前記
第1及び第2の不純物層が挟む前記半導体層の前記上面
に絶縁膜を介して対峙する電極と、前記第1の不純物層
の上面内において前記半導体層とは離れて設けられ、前
記半導体層と共に挟む前記第1の不純物層のバンド構造
を歪ませる第3の不純物層とを備える半導体装置であ
る。
は、絶縁層と、前記絶縁層上に設けられた第1導電型の
半導体層と、前記半導体層の上面において互いに離隔し
て設けられた前記第1導電型と反対の第2導電型の第1
及び第2の不純物層と、前記第1及び第2の不純物層が
挟む前記半導体層の前記上面に絶縁膜を介して対峙する
電極と、前記第2の不純物層と反対側で前記第1の不純
物層に隣接しつつ前記半導体層を貫通し、窒素を含む絶
縁膜とを備える半導体装置である。
施の形態1にかかるSOIMOSトランジスタの構造を
示す断面図である。例えばシリコンを採用したp型の半
導体基板1上に形成された埋め込み酸化膜2上には、チ
ャネル領域を含めボディとなるSOI層4が形成されて
おり、SOI層4のうち、埋め込み酸化膜2と反対側の
表面にはn型のソース51、ドレイン52が形成されて
おり、それぞれの底はSOI層4中に配置され、埋め込
み酸化膜2には接触してない。ソース51、ドレイン5
2は例えばLDD(Lightly Doped Drain)構造を有し
ている。具体的にはソース51は不純物濃度の高い領域
51aと、不純物濃度の低い領域51bとを有し、ドレ
イン52は不純物濃度の高い領域52aと、不純物濃度
の低い領域52bとを有している。
I層4には、サイドウォールを含むゲート酸化膜6を介
してゲート電極7が対峙しており、ゲート電極7に関し
てソース51、ドレイン52の外側にはSOI層4を貫
通するトレンチ分離酸化膜31が設けられている。
来技術との特徴的な相違は、ドレイン電圧が印加されて
いない場合でも空乏層92の端が埋め込み酸化膜2に到
達しているという点にある。これにより、ドレイン電圧
が小さい状態でも接合容量を小さくし、回り込み電界を
抑制することができる。従って、寄生容量を小さくし、
DIBL効果を抑制することができる。
費電力Pは、回路の全体の容量をC、回路に流れる電流
をI、電源電圧をV、動作周波数をfとして、τ=C・
V/I、P f・C・V2と表せるので,寄生容量の低
減は回路の高速化、消費電力の低減に寄与することが解
る。従って本実施の形態にかかるSOIMOSトランジ
スタは高速化、低消費電力を実現することが解る。
トランジスタの閾値が低下する問題点をも解決すること
ができる。
い場合でも空乏層92の端が埋め込み酸化膜2に到達す
るための条件を以下に説明する。
あり、ソース51及びその下方の構造を示している。こ
こでSOI層4の全厚さ、つまりソース51が形成され
ていない領域での厚さをTsとし、ソース51の厚さを
Xe(<Ts)とし、空乏層90の厚さをXbとしてい
る。空乏層90の厚さXbは数1及び数2によって決定
される。
qは電子素量(1.6×10-19クーロン)であり、N
e,Nbはそれぞれソース51及びSOI層4の不純物
濃度であり、Tは絶対温度、niはSOI層4、ソース
51に採用される半導体の真性キャリア濃度であり、k
はボルツマン定数であり、Vbiは拡散電位である。そ
してドレイン電圧が印加されていない場合でも空乏層9
2の端が埋め込み酸化膜2に到達するためには数3が成
立している必要がある。
1との間のSOI層4の厚さを示している。例えばSO
I層4、ソース51にシリコンを採用し、それぞれの不
純物濃度を1018cm-3,1020cm-3とした場合に
は、シリコンの比誘電率及び真空の誘電率、真性キャリ
ア濃度niをそれぞれ11.9,8.85×10-14F
/cm,1.45×1010cm-3として、室温(T=約
300K)では空乏層90の厚さXbは37nm程度に
見積もられる。よってSOI層4の厚さを100nmと
した場合にはソース51の厚さXeを63nm以上、1
00nm未満にする必要がある。
トランジスタの効果を示すグラフである。曲線201,
202はそれぞれ本実施の形態のSOIMOSトランジ
スタ及び第3の技術の効果を示している。グラフの横軸
には、SOI層4とソース51とを共通に接続し、これ
に対してドレイン52に印加した電圧を採り、縦軸には
接合容量を採っている。両者の比較から解るように、印
加電圧が0.5V以下において本実施の形態の優位性が
顕著である。このように低い電圧での接合容量の低減
は、電源電圧の低下という近年の傾向に鑑みて有利であ
る。
あり、不純物濃度の低い領域51b,52bの厚さも不
純物濃度の高い領域51a,52aと同程度に厚くし、
不純物濃度の低い領域51b,52bの直下においても
空乏層90が埋め込み酸化膜2に到達するまでに広がっ
ている。従って、図1に示された構造よりも、空乏層9
0と埋め込み酸化膜2とが接触する領域は広がり、更に
接合容量を下げることができる。
造においてライフタイムキラーを導入することにより、
第1の従来技術の効果を更に高めることができる。図5
は本実施の形態にかかるSOIMOSトランジスタの構
造を示す断面図である。図1に示された構造に対して、
ライフタイムキラー54がソース51、ドレイン52と
埋め込み酸化膜2との間のSOI層4に導入された点で
特徴的に異なっている。本実施の形態においても数1乃
至数3の関係は保たれることが望ましいが、必須ではな
い。
ングストロームであれば、ソース51、ドレイン52が
埋め込み酸化膜2とが接触しないように、SOI層4へ
20keV以下のエネルギーで砒素をイオン注入してこ
れらを形成する。ソース51、ドレイン52を形成した
後、アルゴンを70〜110keVのエネルギー、1×
1013〜5×1014cm-2のドーズ量で30度以下の注
入角度でイオン注入してライフタイムキラー54を形成
する。アルゴンの代わりに、シリコン、炭素、窒素、弗
素を採用することもできる。
するライフタイムキラー54は、具体的には結晶欠陥で
あったり結晶歪みであったり点欠陥であったり再結合中
心となったりする。ライフタイムキラー54は正孔のラ
イフタイムを小さくして蓄積を抑制するために、広い領
域に設けられることが望ましい。しかし図22に示され
るようにソース51、ドレイン52が埋め込み酸化膜2
と接触している構造では、アルゴンを注入してもソース
51、ドレイン52と埋め込み酸化膜2とSOI層4と
が互いに接触している位置近傍にのみライフタイムキラ
ーが形成される(図22の位置J)。もちろん、アルゴ
ンのドーズ量を高めたり、注入角度を大きくしたりすれ
ば、寄生バイポーラ効果を抑制する効果の増大も期待で
きる。しかし、その場合にはSOI層4のうち、ゲート
電極7に近い部分、即ちチャネル領域においても結晶欠
陥や結晶歪み、点欠陥の影響を受け、電流駆動能力の低
下を招いてしまう。
ンイオンの飛程の分布が大きい場合であっても、有効に
機能するライフタイムキラーはSOI層4の厚さTs以
上には分布しない。従って正孔のライフタイム低下に寄
与する面積はゲート幅をwとしてw・Ts程度である。
これに対して本実施の形態では、正孔のライフタイム低
下に寄与する面積は、ゲート長方向にソース51が露出
する長さをzとしてw・zの面積が更に加わる。従って
寄生バイポーラ効果を抑制する効果は増大する。例えば
Ts=100nm、w=1μm、z=5μmに設定する
ことができ、この場合には図22の構造と比較して、本
実施の形態では正孔のライフタイム低下に寄与する面積
は51倍となる。かかる効果はライフタイムキラー54
の位置によって得られるので、数1乃至数3が成立しな
い場合であってもよい。そしてソース51、ドレイン5
2が埋め込み酸化膜2と接していないことにより、回り
込み電界を抑制できる。
ンによる結晶欠陥や結晶歪み、点欠陥の影響を排除する
ような注入条件を採用しても、寄生バイポーラ効果を抑
制することができる。換言すれば電流駆動能力の低下を
回避しつつも寄生バイポーラ効果を抑制することができ
る。
実施の形態1と同様に寄生容量を抑制して動作の高速
化、消費電力の低減が得られるのみならず、第1の従来
技術の効果を高め、キンク効果、ドレインブレーク電圧
の低下などのフローティングボディ効果を抑制すること
もできる。しかも、そのフローティングボディ効果を抑
制するために、新たにボディ端子を必要としないため、
エリアペナルティの問題が生じない。また、このボディ
端子により正孔を引き抜く方法では、そのボディコンタ
クトの場所により、正孔の引き抜き効果が変わり、パタ
ーン依存性が生じる問題がある。それに対して、本実施
の形態2では、そのボディ端子を必要としないため、そ
の問題も生じない。
90はソース51、ドレイン52から埋め込み酸化膜2
へ達するまでに広がっているので、この空乏層90中に
存在するライフタイムキラー54もあるが、例えば不純
物濃度の低い領域51b,52bの直下においては空乏
層90中に存在しないライフタイムキラー54もある。
しかし、図4に示された変形においてライフタイムキラ
ー54を導入した場合には、殆ど全てのライフタイムキ
ラー54が空乏層90中に存在することになる。かかる
変形も本発明に含まれる。
となる絶縁層に達していない構造において、ライフタイ
ムキラーをそのチャネル領域直下にも設けた技術が、例
えば特開平7−50417号公報に開示されている。し
かし、一般にライフタイムキラーを設けた領域において
は不純物の拡散が増速されるので、チャネル領域直下に
ライフタイムキラーを設けると、ソース、ドレインの不
純物がチャネル領域直下へと拡散し易く、パンチスルー
耐性が低下する可能性がある。
域直下にはライフタイムキラーを設けない方がパンチス
ルー耐性を低下させない観点から望ましい。
るSOIMOSトランジスタの構造を示す断面図であ
る。図1に示された構造に対して、金属化合物層、例え
ばシリサイド層58,59,79がそれぞれソース5
1、ドレイン52、ゲート電極7の上方に形成された点
で特徴的に異なっている。本実施の形態においても数1
乃至数3の関係は保たれることが望ましいが、必須では
ない。
より、実施の形態1に示されたようにソース51,ドレ
イン52の底が埋め込み酸化膜2と離れている場合に
は、実施の形態2と同様にしてライフタイムキラーが形
成されると考えられる。つまり、シリサイド化により、
結晶欠陥、結晶歪み、点欠陥、再結合中心が形成される
と考えられる。従って、実施の形態2と同様の効果を得
ることができる。ライフタイムキラーが形成される箇所
は、実施の形態2と同様である可能性がある。そして実
施の形態2と同様にして、数1乃至数3が成立しない場
合においても、ソース51,ドレイン52が埋め込み酸
化膜2と接していなければ、シリサイド層58,79に
由来する効果が得られる。
CoSi2,TiSi2,WSi2,TaSi2,MoSi
2,PtSi2,Pt2Si,Pd2Si,PdSi,Ni
Si,NiSi2を採用し、サリサイド構造として実現
することができる。もちろんソース・ドレインにシリサ
イドを有し、ゲートには、シリサイドを用いない構造に
おいても、本実施の効果が得られることは言うまでもな
い。
おいて正孔に対して有効に機能するライフタイムキラー
を発生させるには、ソース51が厚すぎては望ましくな
い。図7は望ましいソース51の厚さXjを説明する断
面図である。厚さXjはシリサイド層58の底からSO
I層4に到る迄の長さとして定義されている。ソース5
1の上にはシリサイド層58が設けられ、ソース51の
下方にはSOI層4が存在している。ライフタイムキラ
ーが有効に働くためには、シリサイド層の材質にも依存
するが、ソース51の厚さXjは約100nm以下であ
ることが望ましい。
ている場合にはソース51の厚さXjは15nm以上4
0nm以下であることが、またTiSi2で形成されて
いる場合にはソース51の厚さXjは50nm以上10
0nm以下であることが、それぞれ望ましいことが実験
結果から解っている。
数1乃至数3に基づいて空乏層90の端を埋め込み酸化
膜2に到達させることは困難となる。そこで数1乃至数
3の関係をも保つためにはソース51が設けられる位置
でのSOI層4の全厚さTsを小さくする工夫が望まし
い。図8は本実施の形態の変形を示す断面図である。ゲ
ート酸化膜6の外側に存在するソース51の表面を、図
6に示された構造よりも大きく落ち込ませている。つま
りシリサイド層58,59の表面から埋め込み酸化膜2
までの距離が、ゲート酸化膜6と埋め込み酸化膜2との
間のSOI層4の厚さよりも小さい。これによりソース
51の厚さXjを薄くしつつも、空乏層90の端を埋め
込み酸化膜2に到達させることが容易となる。
OSトランジスタを採用した半導体装置の製造方法を、
工程順に示す断面図である。半導体基板1としてシリコ
ンを採用し、その上面に埋め込み酸化膜2を設け、更に
その上にSOI層4を設ける。次に850℃で熱酸化を
行って、酸化膜301を100〜300オングストロー
ムの厚さに形成する。その後シリコン窒化膜302をL
PCVD(Low Pressure Chemical Vapor Deposition)
法によって例えば700〜800℃において、1000
〜3000オングストロームの厚さに堆積して、図9に
示された構造を得る。
グされたマスクを例えばレジストで形成し、RIE(Re
active Ion Etching)法によってシリコン酸化膜301
及びシリコン窒化膜302のドライエッチングを行う。
このエッチングによってパターニングされたシリコン窒
化膜302をマスクとして、RIE法によってSOI層
4をドライエッチングし、トレンチ303を開口する。
これによって図10に示された構造を得る。
1000℃で熱酸化し、100〜1000オングストロ
ームの内壁酸化膜309を形成する。そしてCVD法に
よりシリコン酸化膜304を3000〜6000オング
ストローム堆積させ、これによってトレンチ303を充
填して図11に示された構造を得る。
る化学機械研磨を行って上面を平坦化した後、熱燐酸を
用いてシリコン窒化膜302を除去する。これによりト
レンチ303が開口されていなかったSOI層4の上方
にはシリコン酸化膜301が残置され、トレンチ303
には内壁酸化膜309及びシリコン酸化膜304からな
るトレンチ分離酸化膜31が形成されて、図12に示さ
れた構造を得る。
5をマスクとしてチャネルイオンの注入を行う(図1
3)。例えばn型MOSトランジスタが形成される活性
領域では硼素が10〜70keVのエネルギーで、5×
1011〜3×1013cm-2のドーズ量で、イオン注入さ
れる。またp型MOSトランジスタが形成される活性領
域では砒素が10〜120keVのエネルギーで、5×
1011〜3×1013cm -2のドーズ量で、イオン注入さ
れる。これにより、n型MOSトランジスタ及びp型M
OSトランジスタの閾値電圧はそれぞれ0.1〜0.6
V及び−0.1〜−0.6Vに設定することができる。
図14乃至図19ではp型かn型かを区別することなく
一対のSOIトランジスタを図示している。
上のシリコン酸化膜301を除去し、ゲート酸化膜6a
を例えば20〜300オングストロームの厚さに形成す
る。その上にLPCVD法により、ポリシリコンを60
0〜700℃において1000〜3000オングストロ
ームの厚さに堆積する。そしてリソグラフィー技術を用
いてパターニングされたマスクを用いたRIE法を行っ
て整形し、ゲート電極7を形成する。更にSOI層4の
表面に対して選択的に、ゲート酸化膜6aを介してイオ
ン注入を行い、不純物濃度の低い領域51b,52bを
形成して、図14に示された構造を得る。
ンジスタの導電型を区別して示しておらず、図示された
一対のトランジスタ構造は互いに異なる導電型であって
もよい。例えばn型MOSトランジスタが形成される活
性領域では砒素が5×1013〜5×1015cm-2のドー
ズ量でイオン注入される。またp型MOSトランジスタ
が形成される活性領域では弗化硼素(BF2)が5×1
013〜5×1015cm- 2のドーズ量でイオン注入され
る。
e)を材料とするシリコン酸化膜を100〜2000オ
ングストローム堆積する。その後、これにRIE法によ
ってエッチバックを施してサイドウォール6bを形成
し、かつサイドウォール6b及びゲート電極7の直下を
除いてゲート酸化膜6aを除去して図15に示された構
造を得る。本明細書では、残置されたゲート酸化膜6a
のみならずサイドウォール6bをも含めてゲート酸化膜
6と呼ぶ場合もある。但し、サイドウォール6bはシリ
コン窒化膜を採用することもできる。
オン注入を行い、不純物濃度の高い領域51a,52a
を形成して、図16に示された構造を得る。不純物濃度
の高い領域51a,52aが埋め込み酸化膜2と接触し
ないように、例えばSOI層4が1000オングストロ
ームの場合には、20KeV以下のエネルギーでイオン
を注入する。n型MOSトランジスタが形成される活性
領域では砒素が、p型MOSトランジスタが形成される
活性領域では弗化硼素(BF2)が、いずれも1×10
15〜1×1016cm-2のドーズ量でイオン注入される。
はTiを50〜150オングストロームの厚さに堆積さ
せる。そしてRTA(Rapid Thermal Anealing)法によ
り、400℃程度の熱処理を行う。そしてウェットエッ
チングを施してソース51、ドレイン52、ゲート電極
7上以外のCoあるいはTiを除去し、更にRTA法に
より800〜1000℃の熱処理を行う。これにより、
ソース51、ドレイン52、ゲート電極7上にはそれぞ
れシリサイド層58,59,79が形成されて図17に
示される構造が得られる。
堆積させ、リソグラフィーによってパターニングされた
マスクを用いたRIE法によってシリサイド層58,5
9の上方のシリコン酸化膜306を開口する。その後、
スパッタリング法によってアルミ層307を1μm程度
堆積させ、図18に示される構造が得られる。
グされたマスクを用いたRIE法によってアルミ層30
7をパターニングし、シリコン酸化膜308を1μm程
度堆積させて図19に示される構造が得られる。
箇所を開口してアルミ層307を露出させ、水素アニー
ルを400℃において30分間行う。
造を採用する場合には図15に示された構造を得るため
の工程において、サイドウォール6を形成するエッチン
グの際、これをオーバーエッチングとする。そして領域
51b,52bの表面を除去し、ゲート電極7直下と比
較してSOI層4の全厚さを薄くすればよい。
来技術を採用することができる。図20は本実施の形態
にかかるSOIMOSトランジスタの構造を示す断面図
である。図1に示された構造に対して、ソース51、ド
レイン52の上面に、それぞれゲルマニウムが導入され
た領域81,82が設けられている点で特徴的に異なっ
ている。本実施の形態においても数1乃至数3の関係は
保たれることが望ましいが、必須ではない。
構造に対して、寄生容量を低減する効果があるのみなら
ず、領域81とソース51の間におけるバンド構造の歪
みがより広く分布することになる。領域81の厚さを
t、ゲート長方向に露出する長さをyとすると、バンド
構造の歪みが生じる部分の面積は、図24に示された構
造ではせいぜいt・w程度であるが、図20に示された
構造ではw・yだけ増加する。例えばw=1μm、y=
5μm、t=50nmに設定することができ、この場合
には図22の構造と比較して、本実施の形態では正孔の
蓄積防止に寄与する面積は101倍となる。かかる効果
はバンド構造の歪みによって得られるので、数1乃至数
3が成立しない場合であっても、ソース51、ドレイン
52が埋め込み酸化膜2と接していなければよい。
実施の形態1と同様に接合容量を抑制しつつ、第2の従
来技術の効果をより大きくすることができる。
かるSOIMOSトランジスタの構造を示す断面図であ
る。図1に示された構造に対して、トレンチ分離酸化膜
31はその周囲が絶縁膜32で囲まれている点で特徴的
に異なっている。絶縁膜32は窒素を含んでいる。この
ようなトレンチ分離の手法自体は例えば特開平6−30
2681号公報に開示されている。本実施の形態におい
ては数1乃至数3の関係が保たれない構造や、図22の
ようにソース51、ドレイン52が埋め込み酸化膜2に
到達した構造においても適用することもできる。つまり
本実施の形態にかかるSOIMOSトランジスタは、埋
め込み酸化膜2上に設けられたSOI層4の上面におい
て互いに離隔してソース51、ドレイン52が設けられ
ている。そしてソース51と反対側でドレイン52に隣
接しつつSOI層4を貫通し、窒素を含む絶縁膜32が
設けられている。ドレイン52と反対側でソース51に
隣接しつつSOI層4を貫通した絶縁膜32も設けられ
ている。
OI層4、ソース51、ドレイン52との界面及びその
近傍にライフタイムキラーとなる結晶欠陥、結晶歪み、
欠陥又は再結合中心を発生させる。よって窒素を含んだ
絶縁膜32で囲まれたトレンチ分離酸化膜31をSOI
MOSトランジスタに採用することによって、寄生バイ
ポーラ効果を抑制することができる。従って実施の形態
1と同様の効果を得ることができる。もちろん、数1乃
至数3の関係が保たれる方が、寄生バイポーラ効果をよ
り一層抑制することができて望ましい。
た後、トレンチ303の内壁に例えばLPCVD法によ
って700〜850℃で10〜1000オングストロー
ムの窒化膜を堆積することで形成できる。また、800
〜1000℃でRTP(Rapid Thermal Processing)法
によって窒化膜を形成して絶縁膜32を設けることもで
きる。この際、予め熱酸化により内壁に10〜800オ
ングストロームの酸化膜を形成してから絶縁膜32をそ
の上に堆積することもできる。そして絶縁膜32を形成
してからCVD法によりシリコン酸化膜304を300
0〜6000オングストローム堆積させ、これによって
トレンチ303を充填し、図11以降で示された工程が
行われる。
i3N4/SiO2積層膜、SiO2/Si3N4積層膜(O
N膜)、SiO2/Si3N4/SiO2積層膜(ONO
膜)を採用できる。
装置によれば、第1の不純物と半導体層との接合容量を
軽減しつつ、絶縁層を経由した回り込み電界を抑制する
ことができる。従って、寄生容量を小さくし、ドレイン
誘起障壁低下現象を抑制することができる。
置によれば、外部から電圧を印加しない状態において、
第1の不純物層と半導体層とが作る空乏層を絶縁層にま
で広がる。
置によれば、第1の不純物層と絶縁層とが接触した構造
と比較して、広範囲にライフタイムキラーが存在するの
で、不要なキャリアの残留を抑制することができ、寄生
バイポーラ効果を抑制することができる。
置によれば、ソース近傍でのキャリア(NMOSの場合
は正孔)の蓄積を抑制することができ、寄生バイポーラ
効果を抑制することができ、かつパンチスルー耐性を低
下させることがない。
置によれば、金属化合物層が構成されることにより、第
1の不純物層と絶縁層との間の半導体層においてライフ
タイムキラーを設けることができる。
置によれば、第1の不純物層1の厚さを薄くしつつも、
空乏層を絶縁層に到達させることが容易となる。
置、又は請求項8にかかる半導体装置によれば、請求項
6記載の半導体装置の効果をより顕著に得ることができ
る。
置、または請求項10にかかる半導体装置によれば、第
1の不純物層と絶縁層とが接触した構造と比較して、広
範囲にバンドの歪みが存在するので、ソース近傍でのキ
ャリア(NMOSの場合は正孔)の蓄積を抑制すること
ができ、寄生バイポーラ効果を抑制することができる。
装置によれば、絶縁膜と半導体層、第1の不純物層との
界面及びその近傍にライフタイムキラーとなる結晶欠
陥、結晶歪み、欠陥又は再結合中心を発生させる。よっ
て寄生バイポーラ効果を抑制することができる。
トランジスタの構造を示す断面図である。
図である。
ある。
ある。
トランジスタの構造を示す断面図である。
トランジスタの構造を示す断面図である。
る。
ある。
トランジスタを採用した半導体装置の製造方法を、工程
順に示す断面図である。
Sトランジスタを採用した半導体装置の製造方法を、工
程順に示す断面図である。
Sトランジスタを採用した半導体装置の製造方法を、工
程順に示す断面図である。
Sトランジスタを採用した半導体装置の製造方法を、工
程順に示す断面図である。
Sトランジスタを採用した半導体装置の製造方法を、工
程順に示す断面図である。
Sトランジスタを採用した半導体装置の製造方法を、工
程順に示す断面図である。
Sトランジスタを採用した半導体装置の製造方法を、工
程順に示す断面図である。
Sトランジスタを採用した半導体装置の製造方法を、工
程順に示す断面図である。
Sトランジスタを採用した半導体装置の製造方法を、工
程順に示す断面図である。
Sトランジスタを採用した半導体装置の製造方法を、工
程順に示す断面図である。
Sトランジスタを採用した半導体装置の製造方法を、工
程順に示す断面図である。
Sトランジスタの構造を示す断面図である。
Sトランジスタの構造を示す断面図である。
示す断面図である。
した構造を示す断面図である。
造を示す断面図である。
の構造を示す断面図である。
膜、7 ゲート電極、32 絶縁膜、51 ソース5
1、52 ドレイン、58,59 シリサイド層、90
空乏層。
Claims (11)
- 【請求項1】 絶縁層と、 前記絶縁層上に設けられた第1導電型の半導体層と、 前記半導体層の上面において前記絶縁層と離隔し、かつ
互いに離隔して設けられた前記第1導電型と反対の第2
導電型の第1及び第2の不純物層と、 前記第1及び第2の不純物層が挟む前記半導体層の前記
上面に絶縁膜を介して対峙する電極とを備え、 外部から電圧を印加しない状態において、前記第1の不
純物層と前記半導体層とが作る空乏層が前記絶縁層にま
で広がっている半導体装置。 - 【請求項2】 前記第1の不純物層は前記半導体層に前
記第2導電型の不純物を導入して形成され、 前記絶縁層と前記第1の不純物層との間の前記半導体層
の厚さをt、前記半導体層の不純物濃度をNb、前記第
1の不純物層の不純物濃度をNe、電子素量をq、ボル
ツマン定数をk、絶対温度をT、前記半導体層及び前記
第1の不純物層の真性キャリア濃度及び誘電率をそれぞ
れni,εsとし、√((2εs/q)・((Ne+N
b)/Ne・Nb)・(kT/q)ln(Ne・Nb/
ni2))≧tが満足される、請求項1記載の半導体装
置。 - 【請求項3】 前記第1の不純物層と前記絶縁層との間
の前記半導体層において存在するライフタイムキラーを
更に備える、請求項1又は2記載の半導体装置。 - 【請求項4】 絶縁層と、 前記絶縁層上に設けられた第1導電型の半導体層と、 前記半導体層の上面において前記絶縁層と離隔し、かつ
互いに離隔して設けられた前記第1導電型と反対の第2
導電型の第1及び第2の不純物層と、 前記第1及び第2の不純物層が挟む前記半導体層の前記
上面に絶縁膜を介して対峙する電極と、 前記第1の不純物層と前記絶縁層との間の前記半導体層
において存在し、前記第1及び第2の不純物層が挟む前
記半導体層において存在しないライフタイムキラーとを
備える半導体装置。 - 【請求項5】 前記第1不純物層の表面に形成された金
属化合物層を更に備える、請求項3又は4記載の半導体
装置。 - 【請求項6】 前記金属化合物層の表面から前記絶縁層
までの距離が、前記絶縁膜と前記絶縁層との間に存在す
る前記半導体層の厚さよりも小さい、請求項5記載の半
導体装置。 - 【請求項7】 前記第1の不純物層がシリコンであり、
前記金属化合物層はコバルトとシリコンとの化合物であ
って、前記第1の不純物層の厚さが15nm以上40n
m以下であることを特徴とする、請求項5又は6記載の
半導体装置。 - 【請求項8】 前記第1の不純物層がシリコンであり、
前記金属化合物層はチタンとシリコンとの化合物であっ
て、前記第1の不純物層の厚さが50nm以上100n
m以下であることを特徴とする、請求項5又は6記載の
半導体装置。 - 【請求項9】 前記第1の不純物層の上面内において前
記半導体層とは離れて設けられ、前記半導体層と共に挟
む前記第1の不純物層のバンド構造を歪ませる第3の不
純物層を更に備える、請求項1又は2記載の半導体装
置。 - 【請求項10】 絶縁層と、 前記絶縁層上に設けられた第1導電型の半導体層と、 前記半導体層の上面において前記絶縁層と離隔し、かつ
互いに離隔して設けられた前記第1導電型と反対の第2
導電型の第1及び第2の不純物層と、 前記第1及び第2の不純物層が挟む前記半導体層の前記
上面に絶縁膜を介して対峙する電極と、 前記第1の不純物層の上面内において前記半導体層とは
離れて設けられ、前記半導体層と共に挟む前記第1の不
純物層のバンド構造を歪ませる第3の不純物層とを備え
る半導体装置。 - 【請求項11】 絶縁層と、 前記絶縁層上に設けられた第1導電型の半導体層と、 前記半導体層の上面において互いに離隔して設けられた
前記第1導電型と反対の第2導電型の第1及び第2の不
純物層と、 前記第1及び第2の不純物層が挟む前記半導体層の前記
上面に絶縁膜を介して対峙する電極と、 前記第2の不純物層と反対側で前記第1の不純物層に隣
接しつつ前記半導体層を貫通し、窒素を含む絶縁膜とを
備える半導体装置。
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