KR101438724B1 - 감소된 바디 전위를 갖는 ｓｏｉ 트랜지스터 및 그 제작 방법 - Google Patents

감소된 바디 전위를 갖는 ｓｏｉ 트랜지스터 및 그 제작 방법 Download PDF

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Abstract

탄소, 불소등과 같은 원자종들(111B)을 드레인 및 소스 영역(115, 206)과 바디 영역(107, 207) 내로 주입함으로써 SOI 트랜지스터들(110, 210M)의 접합 누설이 현저하게 증가할 수 있으며, 그럼으로써 축적된 소수 전하 캐리어들에 대해 증대된 누설 경로(increased leakage path)(119, 219A)를 제공할 수 있다. 결과적으로, 바디 전위의 변동성이 현저하게 감소될 수 있으며, 따라서 진보된 SOI 디바이스들(100)의 전체적인 성능이 향상될 수 있다. 특정한 실시예들에서, 상기 메커니즘은 정적 RAM 영역들(250M)과 같은 드레시홀드 전압에 민감한 디바이스 영역들에 선택적으로 적용될 수 있다.

Description

감소된 바디 전위를 갖는 ＳＯＩ 트랜지스터 및 그 제작 방법{AN SOI TRANSISTOR HAVING A REDUCED BODY POTENTIAL AND A METHOD OF FORMING THE SAME}
일반적으로, 본 발명은 집적 회로의 형성에 관한 것으로, 보다 상세하게는 SOI(silicon-on-insulator) 구조에 따라 형성된 메모리 영역과 같은 속도에 덜 민감한(less speed-critical) 동작을 하는 기능성 블록 및 고속 로직 회로를 포함하는 복합 회로(complex circuit)에서의 전계 효과 트랜지스터(field effect transistor)의 형성에 관한 것이다.
집적회로를 제조하기 위해서는, 소정의 회로 레이아웃에 따라 주어진 칩 영역(chip area) 위에 다수의 회로 요소들을 형성해야 한다. 일반적으로, 마이크로프로세서, 저장칩, ASIC(Application Specific ICs)등과 같은 복합 회로들에 대하여 복수의 공정 기술들이 현재 구현되고 있다. 그중에서 CMOS 기술이 현재 가장 유망한 기술인바, 이는 구동 속도 및/또는 소비전력 및/또는 비용 효율 측면에서 우수한 특성을 갖기 때문이다. CMOS 기술을 이용하여 복합 집적 회로들을 제조할때, 수 백만개의 서로 보완적인 트랜지스터들, 즉 N-채널 트랜지스터들 및 P-채널 트랜지스터들이 크리스탈 반도체층을 포함하는 기판 위에 형성된다. MOS 트랜지스터는, N-채널 트랜지스터인지 또는 P-채널 트랜지스터인지에 상관없이, 일명 PN 접합(PN junctions)을 포함한다. PN 접합은, 강하게 도핑된(highly doped) 드레인 및 소스 영역과, 드레인 영역과 소스 영역 사이에 배치된 반대로 도핑된(inversely doped) 혹은 약하게 도핑된(weakly doped) 채널 영역간의 인터페이스(interface)에 의해 형성된다.
채널영역의 전도성, 즉 전도성 채널의 전류 구동 능력(drive current capability)은, 채널영역 위에 형성되어 있으며 얇은 절연층에 의해 상기 채널영역으로부터 분리되어 있는 게이트 전극에 의해 제어된다. 적절한 제어 전압을 게이트 전극에 인가하여 전도성 채널이 형성되면, 채널영역의 전도성은, 도판트(dopant) 농도와 다수 전하 캐리어의 이동도에 따라 달라지며, 또한 트랜지스터 폭 방향으로 채널영역이 소정만큼 확장된 부분에 대해서는, 채널 길이라고도 하는 소스 및 드레인 영역들간의 거리에 따라 달라진다. 따라서, 제어 전압을 게이트 전극에 인가하자마자 절연층 하부에 전도성 채널을 빠르게 형성하는 능력과 더불어, 채널영역의 전체적인 전도성은 MOS 트랜지스터의 성능을 실질적으로 결정한다. 그러므로, 후자의 측면은 채널길이를 감소시켜 주고, 이와 연계해서 채널 저항이 감소함에 따라, 채널길이는, 집적회로의 동작 속도를 증가시키기 위한 주요한 설계 기준이 된다.
상술한 측면에서, 다른 이점들에 추가하여, SOI(silicon-on-insulator) 구조는 PN 접합의 줄어든 기생 커패시턴스 특성들로 인하여, 벌크 트랜지스터에 비하여 더 높은 스위칭 속도를 가지게 되어, MOS 트랜지스터의 제조에 있어서 계속적으로 중요하게 여겨져 왔다. SOI 트랜지스터내의 반도체 영역에서는 채널 영역뿐만 아니라 드레인과 소스 영역이 제공되며 이 것은 또한 바디(body)라고 일컬어진다. 바디 는 유전적으로(dielectricaly) 캡슐화되어 있으며, 상당한 이점을 제공하지만, 또한 다수의 문제점들도 발생시킨다. 상기 기판에 전기적으로 연결되어 있어서 상기 기판에 규정된 전위(specified potential)를 인가하면 벌크 트랜지스터의 바디를 규정된 전위로 유지하는 벌크 디바이스의 바디와는 대조적으로, SOI 트랜지스터의 바디는 특정한 기준 전위(reference potential)에 연결되어 있지 않으므로 소수 전하 캐리어들(minority charge carriers)이 축적됨에 따라 상기 바디의 전위는 대부분 플로팅(floating)되며, 상기 트랜지스터의 "스위칭 이력(switching history)"에 따라 상기 트랜지스터의 드레시홀드(threshold) 전압(Vt)에 변화를 일으키는데, 이 변화는 히스테리시스(hysteresis)라고도 일컬을 수 있다. 특정한 경우, 정적 메모리 셀(static memory cell)에서, 상기 드레시홀드의 변동은 결과적으로 상기 셀을 매우 불안정적이게 할 것이고, 이러한 불안정성은 상기 메모리 셀의 데이타 무결성(data integrity) 측면에서 허용될 수 없을 것이다. 결과적으로, 메모리 블록을 포함하는 통상적인 SOI 디바이스에서, 상기 메모리 블록 내의 SOI 트랜지스터의 구동 전류 범위를 충분히 넓게 제공하기 위하여 적절한 디자인 방법을 통해 드레시홀드 전압 변동에 연계된 구동 전류의 변동이 고려된다. 그러므로, 메모리 블록안의 각각의 SOI 트랜지스터들은 필요한 구동 전류 마진을 제공하기 위하여 통상적으로 충분히 큰 폭을 갖도록 형성되며, 따라서 알맞게 큰 칩 영역이 요구된다. 유사하게, 플로팅 바디 전위로 인한 드레시홀드 변동을 제거하기 위한 다른 디자인 방법들, 예를 들어 소위 바디 타이(body ties)라 불리는 방법은 매우 공간 소모적인 솔루션이며 확장된 RAM 영역을 포함하는 고도로 스케일된(highly scaled) 복잡한 반 도체 디바이스용으로는 적합하지 않을 것이다.
그러므로, 다른 SOI 제조 공정에서, 축적된 전하 캐리어들이 적어도 어느 정도까지 방전될 수 있도록 드레인과 소스 접합의 누설 전류를 증가시킴으로써 전하 축적이 감소된다. 바디 전위를 유지하고 그리하여 드레시홀드 전압 변화를 규정된 허용치 이내로 유지하기 위하여 충분한 전하 캐리어들을 방출하도록 드레인/소스-바디 다이오드에 대해 증가된 다이오드 전류를 보여주는 접합을 특별히 설계함으로써 PN 접합의 누설이 증가될 수 있다. 이러한 목적으로, 소위 선-비정질 주입(pre-amorphization implantation)은 대개 드레인과 소스 영역을 실질적으로 비정질화(amorphize)하고 드레인과 소스 영역을 재-결정화(re-crystallize)하기 위하여 사용된다. 이것은 바디 영역과 드레인 영역과 소스 영역에 전위 결함(dislocation defect)이 생기게 하며, 따라서 전하 캐리어의 누설 경로를 제공한다. 비록 이러한 방식의 접합 설계가 바디 타이등의 다른 기법에 기대지 않고 SOI 트랜지스터의 바디 전위 변동(fluctuation)을 줄일 수 있지만, 측면 및 수직 도판트 프로파일에 일부 영향을 미치게 되어 일부 성능이 저하될 수 있다. 더욱이, 메모리 셀 내의 SOI 트랜지스터에서는, 드레시홀드 전압의 현저한 변화가 여전히 관찰될 수 있으며, 그 결과 기록 안정성이 줄어들며 신뢰성과 수율이 줄어들게 될 수 있다.
본 발명은 앞서 언급된 문제들중 일부 혹은 전부를 해결하거나 적어도 감소시키는 다양한 방법 및 시스템에 관한 것이다.
앞으로 설명될 내용은 본 발명에 대한 개요로서, 이는 본 발명의 몇몇 양상에 대한 기본 이해를 제공하기 위한 것이다. 이러한 요약은 본 발명에 대한 완전한 개괄은 아니다. 이러한 요약은 본 발명의 핵심적인/중대한(key/critical) 요소들을 식별하기 위한 것이 아니며, 본 발명의 범위를 제한하고자 의도된 것이 아니다. 이러한 개요의 목적은, 후술될 발명의 상세한 설명에 앞서서, 본 발명의 몇몇 개념들을 간단한 형식으로 제공하기 위한 것이다.
일반적으로, 본 발명은 진보된 SOI 트랜지스터들에서 히스테리시스 효과를 줄이기 위한 기법에 관한 것이며, 이 기법은 종래의 기술과 높은 수준의 호환성을 유지할 수 있는 한편, 추가적으로, 상기 SOI 트랜지스터들의 바디 영역으로부터 불필요한 전하 캐리어들을 방전하기 위한 효과적인 메커니즘이 제공된다. 이러한 목적으로, 전체의 수직 도판트 프로파일 및 측면 도판트 프로파일에 영향을 적게 미치면서 각각의 PN 접합의 누설 전류를 증가시키기 위하여 적합한 원자종(atomic species)이 드레인과 소스 영역에 포함될 수 있으며, 부분적으로 바디 영역에 포함될 수 있다. 본 발명을 다음의 설명으로 제한하려 의도하지 않으며, 적합한 비-도핑 원자종을 포함시킴으로써, 효과적인 전하 캐리어 트랩(charge carrier trap)이 해당 반도체 물질의 밴드 갭안에 구현될 수 있으며, 그리고/또는 드레인 및 소스 영역내의 표준 도판트들의 확산 행동이 영향을 받을 것이고, 이는 결과적으로 접합 누설을 현저히 증가시키게 되며, 따라서 불필요한 전하 캐리어들을 방전하는 효율적인 메커니즘이 생기게 할 수 있다. 결과적으로, 바디 전위의 변화가 현저하게 줄어들 수 있고, 그럼으로써 전압과 온도 의존도에 대하여 SOI 트랜지스터의 성능 특성을 확장시킬 수 있다. 더욱이, 다른 예시적인 실시예에서, 접합 각각의 증가된 누설은 메모리 셀 애플리케이션에서 유리하게 사용될 수 있다. 메모리 셀 애플리케이션에서의 히스테리시스와 그로 인한 바디 포텐셜의 이동(shift)은 드레시홀드 전압의 해당 동작-의존적(operation-dependent) 변화를 일으킬 수 있으며, 이에 따라 각각의 메모리 셀을 프로그래밍 하는데에 현저한 불안정성을 야기할 수 있다. 접합 누설의 현저한 증가로 인하여, 드레시홀드 변화는 현저하게 감소될 수 있으며, 이로 인하여 각각의 메모리 셀의 기록 능력을 향상시키고 안정화할 수 있다. 결과적으로, 상술한 바와 같이, SOI 구조는 정적 RAM 영역들에 효과적으로 사용될 수 있으며, 트랜지스터 폭의 해당 공정 마진(margin)이 현저하게 감소할 수 있기 때문에, 각각의 트랜지스터 영역이 사이즈가 줄어들 수 있다.
본 발명의 일 예시적인 실시예에 따르면, 기판 위에 형성된 제 1 SOI 트랜지스터의 드레인 및 소스 에어리어(drain and source area)에, 그리고 적어도 부분적으로 바디 에어리어에 비-도핑 원자종(non-doping atomic species)들을 제공하는 단계를 포함한 방법이 개시된다. 상기 방법은 하나 또는 그 이상의 도판트 종들을 주입함으로써 드레인 및 소스 에어리어(area)에 드레인 및 소스 영역(region)을 형성하는 단계를 더 포함한다. 결국, 상기 드레인과 소스 영역은 드레인과 소스 영역 내의 주입에 의해 야기된(implantation-induced) 결정 손상(crystal damage)을 실질적으로 재결정화 하도록 어닐링되며, 여기서 상기 비-도핑 원자종들은 바디 에어리어로부터 드레인과 소스 영역 안으로 증대된 누설 경로를 제공한다.
본 발명의 또 다른 예시적인 실시예에 따르면, 제 1 SOI 트랜지스터의 바디 영역과 드레인 및 소스 영역의 일부에 탄소 그리고 불소 중 적어도 하나를 주입하는 단계를 포함하는 방법이 개시된다. 더 나아가, 드레인 및 소스 영역 내의 도판트들을 활성화하기 위한 어닐링 공정이 수행된다.
본 발명의 또 다른 예시적인 실시예에 따르면, 반도체 디바이스는 제 1 SOI 영역을 포함하는 기판을 포함하여 구성된다. 제 1 트랜지스터는 상기 제 1 SOI 영역 내에 형성되며, 여기서 제 1 트랜지스터는 드레인 영역, 소스 영역, 바디 영역, 그리고 누설 영역들을 포함한다. 각각의 누설 영역은 탄소 그리고 불소 중 적어도 하나를 포함하며 드레인 영역과 소스 영역중 하나로부터 바디 영역 안으로 확장된다.
본 발명은 첨부 도면에 관한 다음의 설명을 참조로 하여 이해될 수 있을 것이며, 도면에서 유사한 도면부호는 유사한 요소들을 가리킨다.
도 1a-1e는 본 발명의 몇 가지 예시적인 실시예에 따라, 밴드 갭 그리고/또는 확산 행동을 변경하기 위한 추가적인 가벼운 원자종(light atomic species)들을 갖는 SOI 트랜지스터로 구성된 반도체 디바이스의 단면도를 개략적으로 도시한다.
도 2a-2d는 본 발명의 예시적인 실시예에 따른 다양한 공정 단계에서의 반도체 디바이스의 단면도를 개략적으로 도시하며, 여기서 서로 다른 누설 특성의 SOI 트랜지스터들이 서로 다른 디바이스 영역, 예를 들어 로직 영역 그리고 정적 RAM 영역 내에 형성된다.
비록 본 발명이 다양하게 수정 가능하지만, 그 특정 실시예가 예로서 도면에 도시되고 이하 상세히 설명된다. 그러나, 특정 실시예의 설명은 본 발명을 개시 된 특정 형태에 본 발명을 한정하려 의도한 것이 아니고, 그 반대로 첨부하는 청구범위에 한정된 바와 같이 본 발명의 정신과 범위 내에 드는 모든 수정, 등가, 및 대체를 포괄하도록 의도된것임을 알아야 한다.
본 발명의 예시적인 실시예가 아래에 설명된다. 명료성을 위해, 실제 구현의 모든 특징을 본 명세서에 설명하지는 않는다. 물론, 이와 같은 임의의 실제 실시예에서, 실시예에 따라 변할 수 있는 시스템 관련 및 비지니스 관련 제약에의 준수와 같이 개발자가 특정 목표를 달성하기 위해 무수히 많은 구현 상의 변경이 있을 수 있다는 것을 알아야 한다. 더우기, 이와 같은 개발 노력은 복잡하고 시간 소모적이지만, 그럼에도 불구하고 본 개시의 이득을 갖는 당업자에게는 일상적인 작업이 될 것이다.
이제부터 본 발명을 첨부 도면을 참조하여 상세히 설명할 것이다. 당업자에게 잘 알려진 세부적인 사항들로 본 발명을 불명료하게 하지 않기 위하여 다양한 구조, 시스템, 디바이스들이 단지 예시의 목적으로 도면에 개략적으로 도시되었다. 그럼에도 불구하고, 첨부 도면은 본 발명의 예시적인 실시예를 설명하기위해 포함된 것이다. 본 발명에 사용된 단어와 구들은 당업자에 의한 그와 같은 단어와 구의 이해와 일치하는 의미를 갖는 것으로 해석되어야 한다. 용어 또는 구의 특수한 어떠한 정의, 즉 당업자가 이해하는 것과 같은 통상적이고 보통의 의미와는 다른 어떠한 정의도 본 발명에 사용된 용어 또는 구의 일치하는 사용에 의해 암시되도록 의도된 것이 아니다. 용어 또는 구이 특수한 의미, 즉 당업자가 이해하는것과 다른 의미를 포함하도록 의도된 정도로, 이와 같은 특수한 정의는 용어 또는 구에 대한 특수한 정의를 직접적이고도 명확하게 제공하는 정의적인 방법으로 본 명세서에 명확히 설명될 것이다.
일반적으로 본 발명은 플로팅 바디 효과 및 그것과 연계된 부정적인 효과들을 제거하기 위하여 바디 영역으로부터 불필요한 전하 캐리어를 제거하는 향상된 메커니즘을 갖는 SOI 트랜지스터를 형성하기 위한 기법에 관한 것이다. 플로팅 바디 효과와 연계된 부정적 효과들은 예컨대, 개선된 반도체 디바이스의 램 영역에서 트랜지스터의 최소 치수를 현저하게 제한할 수도 있는 드레시홀드 변화와 같은 것으로, 이는 드레시홀드 전압의 현저한 부정합(mismatch)이 각각의 메모리 셀에 비트를 기록하는것에 있어서 불안정성을 야기할 수 있기 때문이다. 앞서 설명한 바와 같이, 복잡한 SOI 트랜지스터에서, 바디 영역, 즉, 드레인과 소스 영역 사이에 형성된 영역은 매립 절연층에 의해 수직 방향에서 전기적으로 절연되어있고 따라서 임팩트 이온화(impact ionization)등에 의해 발생될 수 있는 대응하는 소수 전하 캐리어들이 바디 영역안에 축적될 수 있으며, 이에 의하여 대응하는 드레시홀드 전압(즉 전도성 채널이 바디 영역 내에 형성되기 시작하는 전압)을 현저하게 바꿀 수 있다. 결과적으로, 추가적인 소위 바디 타이들(body ties)이 제공되지 않으면, 축적된 전하 캐리어들이 각각의 드레인 및 소스 영역들에 걸쳐 방전될 수 있으며, 따라서, 통상적으로, PN접합들의 누설 전류(즉, 역 다이오드 전류)를 증가시키기 위하여 PN 접합들의 부근에서 각각의 전위 결함들(dislocation defects)이 발생되는바, 상기 누설 전류는, 축적된 소수 전하 캐리어들을, 적어도 어느정도까지 방전될 수 있게 한다. 비록 특별히 집적 회로의 로직 블록에 대해서 이러한 메커니즘이 매우 효율적일지라도, 보다 효율적으로 히스테리시스 효과를 줄이기 위해서는 바디 영역으로부터 전하 캐리어를 방전하기 위한 향상된 메커니즘이 요구될 수 있다. 예를 들어, 마이크로프로세서의 정적 RAM 영역 또는 확장된 메모리 영역을 갖는 다른 어떤 집적 회로에서, 적당하게 안정적인 드레시홀드 전압(Vt)은 각각의 RAM 비트 셀들의 안정적인 동작에 중요한 요소이다. 결과적으로, 종래의 일부 기법에서, 드레시홀드 전압 변동을 수용하기 위하여 충분한 전류 구동 능력 마진을 갖도록 트랜지스터 폭 각각을 치수조정함으로써 드레시홀드 전압의 현저한 변화에 대응할 수 있다. 본 발명에 의하면, 접합 누설을 효과적으로 수정하기 위하여, 즉, 접합 누설을 현저하게 증가시키기 위하여, 도핑 특성들을 실질적으로 바꾸지 않으며 비-도핑 종으로서 나타낼 수 있는 탄소 또는 불소등의 가벼운 원자종들을 적합하게 제공하여, SOI 트랜지스터의 다른 어떤 성능 특성들에 실질적으로 부정적인 영향을 미치지 않으면서도 플로팅 바디 효과와 그로 인한 드레시홀드 전압 변동을 현저하게 줄일 수 있으며, 이는 곧 각각의 드레시홀드 전압의 안정성 증가를 의미한다. 결과적으로, 플로팅 바디 효과의 전압 및 온도 의존성으로 인하여 많은 개선된 SOI 디바이스들이 특정한 동작 조건들을 위하여 특정하게 설계되기 때문에, 동일한 트랜지스터 파라미터들에 대해 전압 및 온도 의존성이 현저한 개선이 이루어질 수 있다. 다른 경우에, SRAM 영역들과 같은 특정한 디바이스 영역들은 드레시홀드 전압 안정성을 향상시키기 위하여 개선된 누설 행동을 갖는 SOI 트랜지스터를 수용(receive)할 수 있고, 이로 인하여 전체 트랜지스터 치수를 현저하게 줄일 수 있는 가능성을 제공하며, 한편, 로직 블록들과 같은 다른 디바이스 에어리어들은 종래의 기법을 바탕으로 형성되어 이 에어리어들의 정적 누설 전류를 과도하게 증가시키지 않는다.
도 1a-1e와 2a-2d를 참조하여, 이제 본 발명의 예시적인 실시예들이 보다 자세하게 더 설명될 것이다. 도 1a는 SOI 트랜지스터가 있는 반도체 디바이스(100)의 초기 제조 단계에서의 단면도를 개략적으로 도시한다. 이 제조 단계에서, SOI 트랜지스터(110)는 게이트 절연층(105) 위에 형성된 게이트 전극(104)을 포함할 수 있으며, 상기 게이트 절연층(105)는 반도체층(103)위에 형성된다. 반도체층(103)은 임의의 적합한 반도체 물질로 구성될 수 있다. 예시적인 실시예에서, 복합 집적회로의 대다수가 현재 실리콘을 기반으로 형성되고 있으며 가까운 장래에도 실리콘을 기반으로 형성될 것이기 때문에, 상기 층(103)은 실질적으로 실리콘으로 구성된다. 반도체층(103)은 요구되는 바와 같은 특정 농도 프로파일에 따른 특정 양의 도판트를 포함할 수 있음이 이해되어야 한다. 더욱이, 상기 반도체층(103)의 두께는 요구되는 디바이스 특성을 제공하기 위하여 적합하게 선택될 수 있다. 예를 들어, 상기 SOI 트랜지스터(110)는 부분적으로 공핍형(depleted) 트랜지스터로 디자인될 수 있으며, 상기 반도체층(103)은 결정질 배향, 스트레인등과 관련하여 디바이스-특유의(device-specific) 특성들을 가질 수 있다. 예를 들어, 트랜지스터(110)이 실리콘-기반의 트랜지스터를 나타낸다면, 전하 캐리어 이동성을 향상시키기 위하여 상기 층(103)은 변형된(strained) 실리콘층으로 제공될 수 있다. 상기 층(103)은 전형적인 SOI 구성에 따라 각 매립 절연층(102) 위에 형성될 수 있으며, 실리콘 이산화물, 실리콘 질화물등과 같은 임의의 적합한 물질로 구성될 수 있다. 또한, 상기 층들(102, 103)을 지지하기 위하여 실리콘 기판 또는 임의의 다른 적합한 캐리어 물질와 같은 기판(101)이 제공될 수 있다.
이 제조 단계에서, 게이트 전극(104)에 근접하게, 각각의 분리 구조(도시되지 않음)와 게이트 전극(104)에 의해서 각각의 드레인 및 소스 에어리어(106)가 정의될 수 있으며, 각각의 드레인 및 소스 영역은 각각의 에어리어(106) 내에 형성될 것이다. 더욱이, 실질적으로 게이트 전극(104) 아래에 위치한 바디 영역(107)은 상기 층(103) 내에 정의되며, 바디 영역(107)과 마찬가지로 드레인 및 소스 에어리어(106)의 치수는 추후 설명될 바와 같이, 각각의 주입 공정 및 어닐링 사이클을 기초로하여 실제 드레인 및 소스 영역들이 형성되는 때에 나중의 제조 공정에 의해 정의될 수 있음이 이해되어야 한다. 바디 영역(107)은, 더 형성될 드레인 영역과 소스 영역 사이에 위치하며 상기 드레인 및 소스 영역과 각각의 PN 접합들을 정의하는 상기 층(103) 내의 반도체 영역을 나타낼 수 있다. 그러므로, 상기 바디 영역은 드레인 및 소스 영역과 비교하여 역으로 도핑되어 있고, 트랜지스터(100)의 동작 중 게이트 전극(104) 상에 적합한 제어 전압을 인가함에 따라 전도성 채널이 바디 영역 내에 형성될 수 있다.
더욱이, 일 예시적인 실시예에서, 게이트 전극(104)은, 이온 주입 공정(109)에 필요한 오프셋을 제공하기 위하여, 상기 게이트 전극(104) 위에 형성되며 예를 들어 실리콘 이산화물로 구성되는 오프셋 스페이서 소자(108)를 가질 수 있다. 상기 이온 주입 공정(109)은, 앞에서 설명한 바와 같이, 나중의 재-결정화(re-crystallization) 공정에서, 각각의 PN접합들의 효과적인 누설 경로를 생성하기 위하여 형성될 드레인과 소스 영역 및 바디 영역(107) 내에, 각각의 결정질 결함들(crystalline defects)을 생성하기 위하여 드레인 및 소스 에어리어(106)를 실질적으로 비정질화하도록 설계될 수 있다. 일반적으로, 주입 공정(109)은 선-비정질화 주입 공정(pre-amorphization implant process)으로 일컬어지며, 적절한 주입 량(dose)에서 충분한 결정질 손상을 주기 위하여 대체적으로 무거운 이온종(heavy ison species)들이 사용된다. 예를 들어, 크세논, 게르마늄, 그리고 이와 유사한 것들은 잘 알려진 주입 레시피를 기초로 하여 드레인과 소스 에어리어(106)를 실질적으로 비정질화하기 위하여 사용될 수 있다. 도 2a-2d를 참조로 하여 설명될 바와 같이, 다른 예시적인 실시예에서, 선-비정질화 주입(109)은 나중의 단계에서 수행될 수 있다.
도 1a에 보인 반도체 디바이스는 하기의 방법에 따라 형성될 수 있다. 위에 매립 절연층(102)과 반도체층(103)이 형성된 기판(101)을 제공하는 단계 후, 얕은 트렌치 분리와 같은 적합한 분리 구조가 잘 알려진 기법을 바탕으로 하여 형성되어 전기적으로 절연된 복수의 SOI 영역을 제공할 수 있다. 그 후, 또는 분리 트렌치의 형성 전에, 반도체층(103) 내의 각각의 수직 도판트 프로파일을 확립하기 위하여,필요하다면, 주입 공정이 수행될 수 있다. 그 후, 게이트 절연층(105)용 절연 물질이 예를 들어 산화 및/또는 증착(deposition)에 의해서 형성될 수 있으며, 그 후, 잘 알려진 저압 화학적 증기 증착 공정을 바탕으로 달성될 수 있는 도핑되었거나(doped) 도핑되지 않은(undoped) 폴리실리콘과 같은 적합한 게이트 전극 물질의 증착이 그 뒤를 따른다. 이후, 게이트 전극(104) 및 게이트 절연층(105)를 얻기 위한 포토리쏘그래피 및 복잡한 식각 기법을 바탕으로 물질층이 패터닝될 수 있다. 그 후, 실리콘 이산화물, 실리콘 질화물 등의 적합한 물질을 컨포멀하게(conformally) 증착함으로써 오프셋 스페이서들(108)이 형성될 수 있다. 필요하다면, 상기 물질의 수평 부분은 도시한 것과 같이 스페이서(108)를 형성하기 위하여 이방성(anisotropic) 식각 기법들에 의해 제거될 수 있다. 일부 예시적인 실시예에서, 오프셋 스페이서(108)의 폭은 드레인 및 소스 확장 영역을 형성하기 위한 주입 공정에 의해 요구되는 요건들에 따라 선택될 수 있으며, 여기서 대응하는 주입 공정이 선-비정질화 공정(109) 전에 혹은 공정(109) 후에 수행될 수 있다. 게이트 전극(104)에 대한 증가된 오프셋을 필요로 할 때, 계속 형성될 드레인 및 소스영역을 측면으로 프로파일하기 위해 사용될 수 있는 다른 측벽 스페이서들을 바탕으로 선-비정질화 주입 공정(109)이 다음 단계에서 수행될 수 있음이 이해되어야 한다. 도시한 실시예에서, 실질적으로 드레인 및 소스 에어리어(106)를 매립 절연층(102)으로까지도 확장될 수 있는 깊이까지 아래로 비정질화하기 위하여 선-비정질화 주입 공정(109)이 스페이서(108)를 바탕으로 수행될 수 있다. 이 경우에, 바디 영역(107)에 의해 제공되는 결정질 템플릿을 바탕으로 비정질화 부분(106)의 연속적인 재성장(re-growth)이 발생할 수 있다.
도 1b는 바디 영역(107) 부분에서와 마찬가지로 계속해서 형성될 드레인과 소스 영역 내에 가벼운 원자종들이 확실히 존재하게 하도록, 탄소, 불소등과 같은 가벼운 원자종들(111B)을 층(103) 내에 적절한 농도로 아래로 특정한 깊이(111A)까지 주입하는 더 진행된 주입 공정(111) 동안의 반도체 디바이스(100)를 개략적으로 도시한다. 예를 들어, 탄소는 특정한 공정 파라미터들을 바탕으로 주입될 수 있으며, 각각의 주입 양과 에너지 값은 특정한 깊이(111A)에서 요구되는 농도를 얻기 위하여 시뮬레이션 계산을 바탕으로 쉽게 확립될 수 있다. 예를 들어, 상기 깊이(111A) 주변에 집중된 탄소 원자의 농도는 약 1 × 1019 - 1 × 1020 atoms/㎤의 범위일 수 있다. 이와 유사한 값은 불소에 있어서도 유효하다. 다른 예시적인 실시예에서, 약 1-5 × 1019 atoms/㎤의 적절히 낮은 농도가 적합하다고 고려되며, 주입 공정(111)은 초기의 제조 단계, 예를 들어, 게이트 전극(104)을 형성하기 전에 수행될 수 있고, 따라서 또한 바디 영역(107) 전체에 탄소, 불소와 같은 가벼운 원자종들을 제공한다. 예를 들어, 반도체 층(103) 내에 요구되는 수직 도판트 프로파일을 형성할 때, 요구되는 탄소 또는 불소 농도를 제공하기 위하여 주입 공정(111)이 각 주입 사이클 내에 포함될 수 있다. 다른 예시적인 실시예에서, 에피텍셜 성장 공정 동안 각각의 가벼운 원자종들이 포함될 수 있고, 층(103) 또는 그 일부가 에피텍셜 성장 기법을 기초로 형성될 수 있으며, 대응하는 양의 탄소, 불소, 그리고 그와 비슷한 것이 에피텍셜 성장 공정의 특정한 단계 동안 포함될 수 있다.
도 1c는 더 진행된 제조 단계에서의 반도체 디바이스(100)를 도시한다. 여기에서, 상기 디바이스(100)는 각각 드레인 및 소스 확장 영역(112)을 포함할 수 있는바, 이 드레인 및 소스 확장 영역은 적절하게 높은 도판트 농도에 의해 정의될 수 있고, 여기서, 트랜지스터(110)로 표시된 트랜지스터의 종류에 따라 N-형 도판트 또는 P-형 도판트가 디바이스 요구 사항에 맞는 특정한 깊이까지 주입된다. 앞서 설명한 바와 같이, 상기 드레인 및 소스 확장 영역들(112)은, 다른 예시적인 실시예에서, 선 비정질화 이온 주입(109) 전에 형성될 수 있으며, 일부 실시예에서는 또한 가벼운 원자종들(111B)를 주입하기 위하여 주입 공정(111) 전에 형성될 수 있다. 대응하는 공정 흐름은 게이트 전극(104)에 대하여(즉, 게이트 절연 층(105) 바로 아래에 위치한 채널 영역에 대하여) 실질적으로 비정질화된 에어리어(106)의 증가된 오프셋이 필요한 경우 유리할 수 있다. 한편, 선 비정질화 에어리어(106)를 바탕으로 확장 영역(112)를 형성하는 것은 영역(112)를 형성하기 위한 대응하는 주입 공정 동안의 임의의 채널링 효과를 감소시킬 수 있으므로, 영역(112)의 포지셔닝에 있어서의 정확성이 증대된다.
더욱이, 일부 예시적인 실시예에서, 소위 할로 영역(halo region)(113)이 대응하는 주입 공정을 바탕으로 형성될 수 있다. 할로 영역(113)은 바디 영역(107)과 할로 영역(113)에 대해서 역으로 도핑된 확장 영역들(112) 사이에 형성된 PN 접합의 도판트 경사도를 보다 효과적으로 경사지게 할 수 있도록, 남아있는 바디 영역(117)과 같은 동일한 전도성 타입의 증가된 도판트 농도를 포함할 수 있으며, 깊은 드레인 및 소스 영역이 계속해서 형성될 수 있다. 상기 할로 영역(113)은 잘 알려진 주입 레시피를 바탕으로 형성될 수 있으며, 또한 게이트 전극(104) 아래에 증가된 도판트 농도를 잘 제공하기 위한 경사진 주입을 포함할 수 있다. 일부 예시적인 실시예들에서, 할로 영역(113)과 확장 영역(112)을 정의하기 위한 각각의 주입 공정들 이후에 가벼원 원자종(111B)을 주입하기 위한 주입 공정(111)이 수행될 수 있음을 알아야 한다. 예를 들어, 주입 공정(111)은 서로 다른 측벽 스페이서 요소들을 바탕으로 할로 주입 이후에 수행될 수 있으며, 따라서 가벼운 원자종(111B) 농도의 측면 프로파일 설계에 있어서 유연성을 향상시킨다. 예를 들어, 바디 영역(107)과의 오버랩을 줄여야 한다면, 주입(111) 전에 늘어난 두께의 해당 스페이서 요소가 제공될 수 있으며, 따라서, 게이트 전극(104)에 대하여 오프셋이 증가된다. 대응하는 원자가 억셉터(acceptors)나 도네이터(donators)라기 보다는 전하 캐리어 트랩 및/또는 확산 변경자(diffusion modifier)로서 작용할 수 있기 때문에 가벼운 원자종들(111B)은 또한 비-도핑종(non-doping species)으로 일컬어질 수 있고, 표준 도판트 종들의 경우에서 처럼, 이것은 각 밴드 갭 내의 페르미 레벨(Fermi levels)을 대응하게 시프트할 것이다.
도 1d는 더 진행된 제조 단계에서의 반도체 디바이스(100)를 개략적으로 도시한다. 이 단계에서, 트랜지스터(110)는 게이트 전극(104)의 측벽 위에 형성된 측벽 스페이서 구조(114)를 포함할 수 있으며, 여기서 상기 스페이서 구조(114)는 스페이서(114A, 114B)와 같은 하나 이상의 개별적인 스페이서 요소들을 포함할 수 있고, 추가의 식각 정지 라이너들을 포함할 수도 있으며, 여기서 상기 스페이서 구조(114)의 폭은 깊은 드레인 및 소스 영역(115)의 측면 프로파일링에 대한 설계 기준을 바탕으로 정의되며, 주입 공정(116)을 바탕으로 형성될 수 있다. 상기 공정(116)은 제 1 스페이서 요소(114A)가 형성되고 이어서 제 1 주입 단계가 수행되며, 이어서 제 2 스페이서 요소(114B)가 형성되며 제 2 주입 단계가 뒤따르는 복수의 주입 단계들을 포함할 수 있다는 것을 이해해야 한다. 다른 예시적인 실시예에서, 깊은 드레인 및 소스 영역(115)에 대해 측면과 수직 각각의 도판트 농도를 생성하기 위하여 더 많은 스페이서 요소들 또는 단일 스페이서 요소가 적합할 수 있다.
상기 스페이서 구조(114)는 실리콘 질화물, 실리콘 이산화물등과 같은 적합한 스페이서 물질의 증착을 포함하는 잘 알려진 레시피를 바탕으로 형성될 수 있으며, 여기서, 스페이서 물질 이전에, 필요하다면 각각의 라이너 물질이 형성될 수 있으며, 이어서 상기 구조(114)의 개별적 스페이서 요소들을 얻기 위하여 이방성 식각 공정이 수행될 수 있다. 각각의 공정 시퀀스 중에, 증착 및 식각 파라미터들은 상기 공정(116)의 하나 이상의 공정 단계 동안 필요한 스페이서 넓이 및 그에 따른 마스킹 효과를 얻기 위하여 적합하게 선택될 수 있다. 상기 주입 공정(116) 완료 이후, 할로 영역(113) 및 가벼원 원자종들(111B) 그리고 확장 영역(112) 및 깊은 드레인과 소스 영역(115)를 정의하는 도판트 종을 활성화시키기 위하여 적합한 어닐링 공정이 수행될 수 있다. 더욱이, 대응하는 어닐링 공정중에, 실질적으로 비정질화된 에어리어(106)가 실질적으로 재-결정화될 수 있으며, 상기 재-결정화 공정 동안, 각각의 전위 결함(dislocation defect)이 결정 영역과 실질적으로 비정질화된 영역 사이의 경계 근처에 생길 수 있다. 더욱이, 어닐링 공정의 특성에 따라, 도판트 및 비-도핑 원자종(111B)의 어느 정도의 확산이 발생할 수 있으며, 상기 종(111B)들의 존재는, 어느 정도 도판트의 확산성(diffusivity)을 변경하여 결과적으로 도판트가 외부로 확산되는 것(out-diffusion)을 줄이게 될 수 있으며, 따라서 PN 접합부에 더욱 뚜렷한 도판트 경사를 제공한다. 일부 예시적인 실시예에서, 플래쉬 어닐링 또는 레이저 어닐링 기법과 같은 매우 진보한 어닐링 기법이 사용될 수 있고, 매우 국소화된 방법으로 해당 표면에 열을 가하기 위하여 짧은 기간 동안 강력한 라디에이션 펄스가 노출된 표면의 일부로 향하게 되며, 따라서 효율적인 도판트의 활성화가 시작되며, 각각의 라디에이션 펄스의 기간이 짧기 때문에 확산 정도가 현저하게 감소된다. 한편, 도판트 확산이 현저하게 줄어드는 약 600-800℃ 범위의 온도의 열처리를 바탕으로 효율적인 재-결정화가 수행될 수 있으며, 결정 구조는 실질적으로 재구성된다.
도 1e는 더 진행된 제조 단계에서의 반도체 디바이스(100)를 개략적으로 도시한다. 상술한 어닐링 공정 완료 이후, 상기 디바이스(100)는 전위 결함이 증가된 각각의 영역들(119)을 포함할 수 있으며, 이 영역들은 그것의 측면 프로파일에 따라 바디 영역(107)로부터 확장 영역(112) 및/또는 깊은 드레인 및 소스 영역(115)까지 확장될 수 있으며, 따라서 앞서 설명한 바와 같이 바디 영역(107)에 축적되는 전하 캐리어들에 대한 증대된 누설 경로를 제공한다. 더욱이, 적어도 영역(119)의 일부는 비-도핑 가벼운 원자종(non-doping light atomic species)(111B)을 포함할 수 있으며, 따라서 앞서 논의된 바와 같이 접합 누설을 향상시킨다. 더욱이, 도 1d를 참조로 하여 앞서 설명한 바와 같이, 종래의 어닐링 공정들이 사용될 때, 비-도핑 가벼운 원자종(111B)의 존재로 인해 발생된 수정된 확산 행동으로 인하여 각각의 PN 접합(115P)은 보다 명백한, 즉, 가파른(abrupt) 농도 프로파일을 가질 수 있다. 결과적으로, 트랜지스터(110)의 동작 중에, 바디 영역(107) 내에 축적되는 소수 전하 캐리어들(즉, N-채널 트랜지스터의 홀들과 P-채널 트랜지스터의 전자들)의 양은 비-도핑 가벼원 원자종(111B)를 포함하는 영역(119)에 의한 누설 속도(leakage rate)의 증가로 인하여 실질적으로 감소될 수 있다.
더욱이, 디바이스(100)는 드레인 및 소스 영역(115) 및 게이트 전극 내부에 각각의 금속 실리사이드 영역(117)을 포함하여, 이들 영역의 접촉 및 시트 저항을 낮출 수 있다. 예를 들어, 상기 영역(117)은 해당 금속 실리사이드 형태의 니켈, 백금(platinum), 코발트 또는 이것들의 조합으로 구성될 수 있다. 추가적으로, 상기 반도체 디바이스(100)는 그 위에 각각의 스트레인된 유전체층(118)이 형성되었을 수 있다. 상기 각각의 스트레스된 유전체층(118)은 실리콘 질화물등의 어떤 적합한 물질로 구성될 수 있으며, 약 2.0GPa(Giga Pascal)의 압축 또는 인장 스트레스(compressive or tensil stress) 범위의 높은 내재된 스트레스를 제공받을 수 있고, 그로 인해 바디 영역(107)에 또한 많은 양의 스트레인을 전해줄 수 있고, 따라서 압축 또는 인장 스트레스를 제공할 때 홀 및 전자의 전하 캐리어 운동성을 증가시킨다. 스트레스형 유전체층(118)은 반도체 디바이스(100)위에 형성된 다른 종류의 트랜지스터들(110)에 대해 다른 진성 스트레스(intrinsic stress)를 제공받을 수 있다는 것이 이해되어야 한다. 예를 들어, P-채널 트랜지스터를 나타낼 때, 상기 층(118)은 높은 압축 스트레스를 제공받을 수 있으며, 반면 트랜지스터(110)이 N-채널 트랜지스터를 나타낼 때는 높은 인장(tensile) 스트레스가 적용될 수 있다. 트랜지스터의 종류와 관계없이, 접합 누설을 증가시키기 위하여 비-도핑 가벼운 원자종(111B)이 위에 설명된 바와 같이 제공될 수 있으며, 따라서 두 종류의 트랜지스터 모두에 대해 플로팅 바디 효과를 현저하게 줄인다.
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도 2a-2d를 참조하여, 이제 본 발명의 또 다른 예시적인 실시예가 보다 자세히 설명될 것이며, 여기서 반도체 디바이스 전체의 디바이스 성능을 현저하게 향상시키기 위하여, 비-도핑 가벼운 원자종들의 제공에 따라 접합 누설이 증가된 SOI 트랜지스터가 국부적인 선택적 방법으로 제공될 수 있다.
도 2a는 제 1 디바이스 영역(250L)과 제 2 디바이스 영역(250M)을 포함하는 반도체 디바이스(200)을 개략적으로 도시한다. 여기서 두 영역(250L, 250M) 모두는 SOI 구조를 갖는 영역을 나타낸다. 즉, 반도체 디바이스(200)는 실리콘 기판 또는 다른 어떤 적합한 전하 물질등과 같은 기판(201)을 포함할 수 있으며, 기판 위에 실리콘 이산화물층 등과 같은 매립 절연층(202)이 형성되어 있고, 매립 절연층 위에 반도체층(203)이 제공된다. 두 디바이스 영역(250L, 250M) 모두에서, 복수의 SOI 영역은 각각의 분리 구조(230)를 바탕으로 정의될 수 있다. 각각의 SOI 영역들은 제 1 디바이스 영역(250L) 내의 트랜지스터 요소들(210L, 220L)에 대응할 수 있으며, 제 1 트랜지스터(210M)와 제 2 트랜지스터(220M)은 제 2 디바이스 영역(250M)내에 제공될 수 있다. 예를 들어, 트랜지스터(210L, 220M)는 N-채널 트랜지스터들을 나타낼 수 있으며, 트랜지스터(220L, 220M)는 P-채널 트랜지스터들을 나타낼 수 있다. 그러나, 제 1 디바이스 영역(250L) 내의 상기 트랜지스터들(210L, 220L)은 임의의 트랜지스터 종류를 나타낼 수 있으며, PN 접합 엔지니어링 또는 어떤 다른 트랜지스터-특유의(transistor-specific) 특성들에 대해 다른 종류의 처리를 받을 것이다. 같은 내용이 제 2 디바이스 영역(250M) 내의 트랜지스터들(210M, 220M)에도 마찬가지로 적용된다. 하기에서, 마이크로프로세서의 정적 RAM영역 등과 같은 메모리 영역을 나타낼 수 있는 제 2 디바이스 영역(250M)은, 플로팅 바디 포텐셜 변동(potential fluctuation)을 현저히 감소시키고 그리하여 드레시홀드 전압 변화를 줄이기 위하여 누설이 증가된 PN 접합을 수용할 수 있는 것으로 추정될 수 있다. 한편, 상기 디바이스 영역(250L)은 드레시홀드 전압 안정성에 대한 요건이 덜 명백한 논리 기능 블록등의 디바이스 영역을 나타낼 수 있는 반면, 제 1 디바이스 영역(250L) 내의 정적 전력 소모가 적절하게 낮은 레벨로 유지될 수 있기 때문에 접합 누설이 감소되어 디바이스(200)의 전체적인 성능이 향상될 수 있다.
제 1 그리고 2 디바이스 영역(250L, 250M)에서 트랜지스터들(210L, 220L, 210M, 220M)은 도 1a-1e를 참조로 설명된 바와 같이 트랜지스터(110)과 실질적으로 동일한 형태를 가진다. 예시적인 실시예에서, 이 제조 단계에서 트랜지스터(210, 220)는 게이트 전극(204)과 그 위에 형성된 측벽 스페이서 구조(214)를 가질 수 있다. 더욱이, 도 1a-1c를 참조로 또한 설명된 바와 같이, 각각의 드레인과 소스 에어리어(206)에서 확장 영역들(도시하지 않은)은 각각의 오프셋 스페이서 구조(도시하지 않은)를 바탕으로 하여 형성되었다. 또한, 바디 영역(207)은 각각의 드레인 및 소스 에어리어(206) 사이에 위치할 수 있다. 더욱이, 도 2a-2d에 보인 예시적인 실시예에서, 상기 디바이스(200)는 선-비정질화 주입 공정(209)의 영향을 받을 수 있으며, 트랜지스터(220L, 220M)과 같은 다른 트랜지스터들이 각각의 저항 마스크(231)에 의해 커버될 수 있는 반면, 트랜지스터(210L, 210M)과 같은 특정한 트랜지스터 종류에 대해서는 상기 선-비정질화 주입 공정(209)이 선택적으로 수행된다. 예를 들어 사용되어야 하는 도판트들의 종류가 서로 다르기 때문에 에어리어(206) 내의 각각의 드레인과 소스 영역의 프로파일링이 서로 다른 유형의 트랜지스터들에 대해 다르게 수행되어야만 할 때, 이에 관한 공정 전략이 유리할 수 있다. 예를 들어, P-채널 트랜지스터들을 위한 P-타입 도판트로서 빈번하게 사용될 수 있는 보론(boron)은 비소(arsenic)와 같은 N-유형 도판들과 비교하여 현저히 다른 확산 행동을 가질 수 있으며, 따라서, 다른 주입 방법 및 비정질화(amorphization) 기법을 필요로 할 수 있다. 다른 예시적인 실시예에서, 선-비정질화 주입(209)은 제 1 디바이스 영역(250L) 내의 모든 트랜지스터들에 대해 공통적으로 수행될 수 있거나, 제 2 디바이스 영역(250M) 내의 모든 트랜지스터 요소에 대해 공통으로 수행될 수 있으며, 또는 디바이스(200)의 모든 트랜지스터 요소에 대해 공통적으로 수행될 수 있다. 앞서 설명한 바와같이, 예를 들어 도 1a-1e를 참조로 논의된 바와 같이 상기 선-비정질화 주입(209)은 스페이서 구조(214)의 형성 전에 수행될 수 있는 반면, 이 실시예에서 해당 게이트 전극(204)으로부터의 비정질 영역의 오프셋은 증가될 수 있다. 결과적으로, 트랜지스터의 해당 전위 결함들은 각 채널 영역들로부터의 오프셋일 수 있다. 예를 들어, 주입(209)은 크세논, 게르마늄 또는 다른 무거운 이온들을 바탕으로 수행될 수 있으며, 여기서 필요한 비정질화 효과를 아래로 원하는 깊이까지 달성하기 위한 주입 파라미터들은 시뮬레이션 계산 및/또는 각각의 실험들을 바탕으로 쉽게 확립될 수 있다. 결과적으로, 트랜지스터(210L, 210M)의 드레인과 소스 영역 내에 필요한 정도의 비정질화가 얻어진다.
도 2b는 제 2 영역(250M)의 적어도 일부, 즉, 트랜지스터(210M)를 노출하는 반면, 제 1 영역(250L)의 주입 마스크(232)가 더 있는 반도체 디바이스(200)를 개략적으로 도시한다. 더욱이, 디바이스(200)는 가벼운 원자종을 주입하기 위한 주입 공정(211)에 노출되며, 여기서, 일 예시적인 실시예에서, 각각의 PN 접합의 형성 중에 접합 누설을 대응적으로 수정하기 위하여 가벼운 원자종으로서 탄소가 사용될 수 있다. 주입 공정(211)의 상세에 관해서는, 공정(111)을 참조로 하여 앞서 설명된 바와 같이 동일한 기준이 적용된다. 즉, 시뮬레이션 및/또는 실험을 통하여 양(dose) 및 에너지와 같은 적합한 주입 파라미터들이 디바이스-특유의(device-specific) 요구사항들을 바탕으로 쉽게 확립될 수 있다. 결과적으로, 탄소와 같은 해당 가벼운 원자종들은 각 PN 접합에 대해 필요한 누설 전류를 증가시키기 위하여 필요한 농도로 특정 깊이까지 아래로 주입될 수 있다. 예를 들어, 공정(211)은 예를 들어 도 1b를 참조로 하여 보여지고 논의된 바와 같이 반도체층(203)의 전체 깊이 내에 해당 원자종들을 배치하도록 디자인될 수 있거나 또는 임의의 필요한 깊이에 최대 농도를 위치시킬 수 있다.
도 2c는 적합한 저항 마스크(233)을 바탕으로 이후의 주입 공정(216) 동안의 디바이스(200)을 개략적으로 도시한다. 주입(216) 동안, 깊은 드레인 및 소스 영역을 위한 각각의 도판트 종들은 잘 알려진 주입 레시피들을 바탕으로 에어리어(206) 내에 주입될 수 있다. 각각의 공정들이 각각의 트랜지스터 유형들에 개별적으로 채택되어야만 할 때 도 2a-2c에 보인 해당 공정 순서가 트랜지스터(220L, 220M)에 대해 이미 수행되었을 수 있음이 이해되어야 한다. 다른 실시예에서, 앞서 논의된 바와 같이, 도 2a-2b에 보인 각각의 공정들은 각각의 디바이스 영역(250L, 250M) 내의 각각의 트랜지스터 종류에 대해 동시에 수행될 수 있는바, 즉, 영역(250L) 내의 트랜지스터(210L, 220L)는 저항 마스크(232)로 덮일 수 있는 반면, 다른 트랜지스터(210M, 220M) 모두는 해당 주입 파라미터들이 두 트랜지스터 유형 모두에 적합할 때, 각각의 가벼운 원자종들을 그 안에 공통적으로 제공하기 위하여 주입 공정(211)에 노출될 수 있다. 유사한 조건들은 비정질 주입(209)을 위하여 또한 적용될 수 있다. 따라서, 드레인 및 소스 주입(216)은 각각의 트랜지스터 종류에 대한 적합한 도판트 종들을 제공하기 위하여 마스크(233)를 바탕으로 수행될 수 있다.
다른 예시적인 실시예에서, 앞서 설명한 순서는 공정(216) 완료 후 트랜지스터(220L, 220M)에서 반복될 수 있으며, 각각의 트랜지스터(210L, 210M)가 각각의 주입 마스크들로 덮여 있을 수 있다. 사용되는 공정 단계에 관계 없이, 모든 트랜지스터들(210L, 220L, 210M, 220M)의 각각의 해당 드레인 및 소스 영역들을 형성한 후에, 트랜지스터들의 비정질화 부분을 재결정화하고 각각의 도판트를 활성화하기 위한 적합한 어닐링 공정이 수행될 수 있다.
도 2d는 각각의 어닐링 공정의 완료 이후 디바이스(200)를 개략적으로 도시한다. 편이를 위하여, 선-비정질화 주입(209)에서 생긴 각각의 전위 결함 영역(219)은 단지 트랜지스터(210L, 210M)에만 보여진다. 더욱이, 탄소와 같은 가벼운 원자종의 추가적인 포함으로 인하여, 적어도 부분적으로 추가의 원자종을 포함하는 트랜지스터(210M) 내의 각각의 결함 영역(219A)들은 트랜지스터(210L)의 각각의 결함 영역(219)과 비교하여 현저히 향상된 접합 누설을 제공할 수 있다. 결과적으로, 각각의 트랜지스터(210M)는 현저하게 감소된 드레시홀드 변화를 보여줄 수 있으며, 따라서 이 트랜지스터들을 높은 정도의 드레시홀드 전압 매칭이 필요한 정적 RAM 영역에 적합하도록 만드는 것이 요구된다. 따라서, 영역(250M)과 같은 민감한 디바이스 영역 내의 플로팅 바디 효과가 감소되어 생산 수율이 현저히 증가 할 수 있는 반면, 개선된 반도체 디바이스를 위한 종래의 SOI 전략의 높은 호환성은 유지될 수 있다. 더욱이, 디바이스 영역(250M) 내의 트랜지스터(210M)의 감소된 히스테리시스 효과로 인하여 구동 전류 마진이 줄어들 수 있기 때문에, 영역(250M) 내의 트랜지스터 치수(즉, 각각의 트랜지스터 폭 방향의 치수)는 실질적으로 동일한 성능을 제공하는 종래의 디바이스에 비하여 줄어들 수 있다. 도 2d에 도시하지는 않았지만, 증가한 누설 전류를 위한 해당 기법이 트랜지스터(220M)에 적용될 수 있다. 더욱이, 가벼운 원자종을 포함하는 것에 의한 누설 전류의 선택적 증가는 도 1a-1e를 참조로 하여 앞서 설명된 것과 동일한 공정 전략을 바탕으로 수행될 수 있다. 즉, 가벼운 원자종을 포함시키는 것이 도 2a-2d에 도시된것과는 다른 단계에서 수행될 수 있다. 예를 들어, 게이트 전극(204)의 형성 전에, 가벼운 원자종이 초기 제조 단계에서 반도체층(203)에 주입될 수 있다. 이 결과, 주입 기법, 에피텍셜 성장 기법 그리고 이와 유사한 것이 사용될 수 있다. 다른 경우에는, 도 1a-1e를 참조로 하여 또한 설명된 바와 같이, 가벼운 원자종들은 측벽 스페이서 구조(214)의 형성 전에 공정(211)에 의해 포함될 수 있다,
결론적으로, 본 발명은 대응하는 접합 누설을 증가시키기 위하여, 드레인 및 소스 영역과 바디 영역의 일부에 추가적으로 가벼운 원자종들이 포함될 수 있다는 점에서, 개선된 SOI 트랜지스터들 내의 플로팅 바디 효과를 감소시키기 위한 향상된 기법을 제공한다. 예시적인 실시예들에서 탄소 또는 불소일 수 있는 상기 가벼운 원자종들은 각각의 주입 공정들 또는 에피텍셜 성장등과 같은 임의의 다른 기법들에 의하여 임의의 적합한 제조 단계에서 포함되어질 수 있으며, 여기서 각각의 공정 파라미터들은 요구되는 접합 누설 증가를 얻기 위하여 제어될 수 있다. 몇가지 예시적인 실시예들에서, 대응하는 접합 누설의 증가는 반도체 디바이스 내에 선택적으로 제공될 수 있으며, 여기서, 예를 들어 드레시홀드 전압 변화에 매우 민감 한 다바이스 영역들 내에 바디 전위 변동성이 현저하게 줄어들 수 있으며, 반면 다른 덜 민감한 디바이스 영역들에서는 적절하게 낮은 정적 누설 전류가 유지될 수 있다. 이러한 방식으로, 전체적인 성능과 생산 수율이 현저하게 향상될 수 있으며, 종래의 기법들과는 고도의 호환성이 유지될 수 있다. 더욱이, 개선된 SOI 디바이스들에 대한 현재 존재하는(presently existing) 디바이스 디자인들은 플로팅 바디 효과의 현저한 감소로 인하여 다른 전압 및/또는 온도 조건들에서 그들의 적용가능성에 관한 성능이 현저히 향상될 수 있다.
앞서 개시된 특정한 실시예들은 단지 예시적인 것으로, 본 발명은 본 명세서에 개시된 내용의 이점을 갖는 해당 기술분야의 당업자들에게는 자명한, 상이하지만 등가적인 방식으로 수정 및 실행될 수 있다. 예를 들면, 앞서 설명된 공정 단계들은 다른 순서로 실행될 수도 있다. 또한, 하기의 특허청구범위에 기술된 바를 제외하면, 여기에 도시한 구성 혹은 디자인의 세부사항에 어떠한 제한도 없다. 따라서, 상기 설명된 특정 실시예들은 변경 혹은 수정될 수 있으며, 그러한 모든 변형예들은 본 발명의 취지 및 범위내에 있다고 고려된다. 따라서, 본 명세서에서 보호받고자 하는 사항은 하기의 특허청구범위에 서술된 바와 같다.
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Claims (11)

  1. 기판 위에 형성되며 주입 마스크로서 작용하는 게이트 전극을 포함하는 SOI 트랜지스터의 적어도 드레인 및 소스 에어리어(area)를 실질적으로 비정질화 하기 위하여 선-비정질화(pre-amorphization) 주입 공정을 수행하는 단계와;
    탄소 및 불소 중 적어도 하나를 상기 실질적으로 비정질화된 드레인 및 소스 에어리어 내로 주입함으로써, 상기 SOI 트랜지스터(110)의 상기 드레인 및 소스 에어리어(106) 및 적어도 부분적으로 바디 에어리어(107) 내에 비-도핑(non-doping) 원자종들(111B)을 제공하는 단계와;
    하나 이상의 도판트 종들을 주입함으로써 상기 드레인 및 소스 에어리어(106) 내에 드레인 및 소스 영역(region)(112, 115)을 형성하는 단계와;
    상기 드레인 및 소스 영역(112, 115) 내의 주입에 의해 야기된(implantation-induced) 결정 손상(crystal damage)을 실질적으로 재-결정화 하기 위하여 상기 드레인 및 소스 영역(112, 115)을 어닐링 하는 단계를 포함하며, 상기 비-도핑 원자종들(111B)은 상기 바디 에어리어(107)로부터 상기 드레인 및 소스 영역(112, 115) 내로 증대된 누설 경로(increased leakage path)를 제공하고, 상기 비-도핑 원자종들의 주입 깊이는 상기 드레인 및 소스 영역의 주입 깊이보다 얕은 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 드레인 및 소스 영역(112, 115)을 형성하는 단계는 상기 선-비정질화 주입 공정(109) 후에 할로(halo) 주입 공정(113)을 수행하는 단계를 더 포함하며, 그리고 상기 비-도핑 원자종들(111B)은 상기 할로 주입 공정(113) 전에 제공되는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서,
    제 2 SOI 트랜지스터(210L) 내에 상기 비-도핑 원자종들(111B, 211)이 도입되는 것을 실질적으로 피하기 위하여, 상기 SOI 트랜지스터(210M) 내에 상기 비-도핑 원자종들(111B, 211)을 제공하는 단계 전에 상기 기판(201) 위에 형성된 상기 제 2 SOI 트랜지스터(210L)를 마스킹하는 단계를 더 포함하며, 여기서 상기 제 2 SOI 트랜지스터(210L)는 논리 회로(250L)의 일부이고 상기 SOI 트랜지스터(210M)는 메모리 회로(250M)의 일부인 것을 특징으로 하는 방법.
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