KR101811109B1 - 스크리닝층을 갖는 깊게 공핍된 mos 트랜지스터 및 그 방법 - Google Patents

스크리닝층을 갖는 깊게 공핍된 mos 트랜지스터 및 그 방법 Download PDF

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Abstract

임계 전압을 설정하고, 짧은 채널 효과를 제어하고, 과잉 접합 누설을 제어하기에 효과적인 실리콘 기판 상에 제조된 반도체 트랜지스터 구조는 소스 및 드레인 구조를 갖는 트랜지스터 게이트를 포함할 수 있다. 고농도 도핑된 스크리닝 영역이 기판의 표면으로부터 아래로 일정 수직 거리에 매립된다. 고농도 도핑된 스크리닝 영역은 에피택셜 형성될 수 있는 실질적으로 도핑되지 않은 채널 층에 의해 기판의 표면과 분리된다. 소스/드레인 구조는 기판의 표면 위로 상승될 수 있는 소스/드레인 연장 영역을 포함할 수 있다. 스크리닝 영역은 바람직하게는 소스/드레인 영역과 소스/드레인 연장부 사이의 계면에 또는 그 바로 아래에 위치하도록 배치된다. 트랜지스터 게이트는 실리콘 기판의 표면 레벨 아래에 그리고 소스/드레인 구조의 고농도 도핑된 부분 위나 아래에 형성될 수 있다.

Description

스크리닝층을 갖는 깊게 공핍된 MOS 트랜지스터 및 그 방법{DEEPLY DEPLETED MOS TRANSISTORS HAVING A SCREENING LAYER AND METHODS THEREOF}
다음의 개시는 일반적으로 반도체 장치 및 공정에 관한 것으로 보다 특정적으로 구조을 포함하는 트랜지스터 장치에서 부임계 누설 전류를 감소시키는 방법 및 누설이 감소된 트랜지스터의 제조 방법에 관한 것이다.
많은 집적 회로 설계는 특정 기능을 수행하는 다양한 셀을 사용한다. 집적 회로는 로직, 메모리, 컨트롤러, 및 다른 기능 블럭을 포함할 수 있다. 반도체 집적 회로는 보통 CMOS 공정을 사용하여, 반도체 공정에서 제조된다. 트랜지스터는 반도체 기판 내에 형성되고 게이트에 인접하여 소스 및 드레인을 만들고, 소스 및 드레인이 채널 내에 형성되게 하는 일련의 제조 단계와 일반적으로 관련된다. 트랜지스터를 위한 주요 설정은 임계 전압이다. 임계 전압을 설정하는 공지된 방법은 소스 및 드레인의 도펀트와 반대되는 극성의 채널 영역에 도펀트를 배치하는 것이다. 채널 도핑에 대한 변화는 채널의 체적을 채우기 위해 도펀트 재료를 부여하는 것을 대체로 포함한다. 다른 기술은 소위 할로(halo) 도핑이라고도 하는 포켓 주입을 사용하는 것을 포함함으로써, 채널 도펀트의 이온 주입은 소스 및 드레인의 각 에지에 바로 인접하는 작은 공간에 한정되어, 채널 체적의 나머지가 임계 전압을 보다 정밀하게 설정하도록 실질적으로 도핑되지 않게 남을 수 있게 된다. 그러나, 장치가 줄어듦에 따라, 도펀트의 정밀 배치가 점점 더 어렵게 된다. 할로 도핑 공정은 불완전하고 채널 영역 내의 원하지 않은 위치에 도펀트 재료를 표류하게 하여, 임계 전압의 정밀한 설정을 매우 어렵게 한다. 임계 전압 변화는 트랜지스터 크기 스케일링을 유리하게 이용할 수 있는 회로 설계에 상당히 문제가 되고 제약을 준다. 부정확한 임계 전압 설정의 결과로서, 트랜지스터 치수의 스케일링은 시간이 지남에 따라 계속되고 있지만, 공급 전압의 관련된 원하는 스케일링 다운은 그렇지 못하고 있다. 전력의 스케일링의 부족은 설계자가 개선된 감소된 전력의 집적 회로를 생성하는 능력에 지장을 주고 있다.
낮은 임계 전압 장치는 일반적으로 고속 회로에 사용되지만, 낮은 임계 전압 장치는 보다 높은 부임계 누설 전력을 갖는 경향이 있다. 그러므로, 설계자는 보다 높은 임계 전압을 위해 설계하는 경향이 있다. 보다 높은 임계 전압을 위한 흔한 장치 설계는 소스 및 드레인의 도펀트와 반대되는 극성인 도펀트를 트랜지스터 채널에 부여하는 것이다. 트랜지스터 채널에 도펀트를 제공하는 장점은 짧은 채널 효과를 제어하는데 있어서의 상대적 개선이다. 그러나, 임계적인 치수가 줄어듦에 따라, 채널 내의 체적 당 도펀트의 수가 상대적으로 커지고, 고농도 도핑된 소스/드레인 영역과 채널 영역 사이에 접합이 형성할 기회가 많아질 수 있고, 접합 누설의 경로를 생성하게 된다.
본 개시 및 그 장점의 보다 완전한 이해를 위해, 이제 첨부 도면과 함께 이루어진 다음의 설명을 참조하고, 도면에서 유사 참조 번호는 유사 부분을 표시한다.
도 1은 깊게 공핍된 채널(DDC) 트랜지스터의 실시 형태를 단면도로 도시한 다.
도 2a 및 도 2b는 짧은 채널 효과를 제어하기 위해 DDC 트랜지스터를 스케일링하기 위한 예시적인 구조를 도시한다.
도 3은 상승된 에피택셜 LDD 영역을 갖는 DDC 트랜지스터를 제조하는 공정 흐름의 한 실시 형태를 도시한다.
도 4a 내지 도 4f는 실질적으로 도 3에 제공된 것과 같은 공정 흐름에서의 제조를 통하여 진행함에 따른 DDC 트랜지스터의 예시적인 단면도를 도시한다.
도 5a 내지 도 5d는 도펀트 프로필 비교와 함께 다른 소스 드레인 구조 및 다른 채널 도핑 프로필을 갖는 DDC 트랜지스터의 다양한 실시 형태를 단면도로 도시한다.
도 6a 및 도 6b는 LDD 주입 영역 내에 Ge PAI가 있고 없는 예시적인 DDC 트랜지스터에 대한 Vt 롤오프 차이 및 DIBL 차이를 도시한다.
도 7은 유효 채널 길이의 변화를 이루기 위한 Ge PAI가 있고 없는 DDC 트랜지스터의 측방향 순(net) 도핑 프로필을 도시한다.
도 8a 내지 도 8c는 매립된 게이트 구조를 갖는 DDC 트랜지스터를 제조하는 예시적인 공정의 단계들을 도시한다.
도 9a 내지 도 9d는 스크린 주입 도즈의 변화에 따른 결과적인 임계 전압의 경향에 부가하여 다른 소스/드레인 형태를 갖고 이에 대해 스크리닝 영역이 특별히 배치된 예시적인 DDC 트랜지스터 구조 채널부를 도시한다.
도 10a 및 도 10b는 각각의 소스/드레인 구조에 대해 배치된 스크리닝 영역을 갖는 예시적인 DDC 트랜지스터 구조를 도시한다.
도 11a 및 도 11b는 소정의 실시 형태에 따라 예시적인 DDC 트랜지스터의 부임계 누설 전류에 대한 도핑되지 않은 SiGe 층 두께의 영향을 도시한다.
도 12a 내지 도 12c는 SiGe 돌출부의 위치에 대한 스크리닝 영역의 배치 및 오정렬의 효과를 도시한다.
도 13은 기판 상에 복수의 트랜지스터 장치를 달성하기 위해 유용한 제조 공정을 도시한 흐름도이다.
도 14a 및 도 14b는 도펀트 재료가 다른 두께를 갖는 ISSG 산화물층을 통해 주입되는 경우에 스크리닝 영역 도펀트 프로필 차이를 도시한다.
도 15는 다른 두께의 ISSG 산화물층을 통해 주입된 스크리닝 영역에 대한 예시적인 부임계 누설 전류 경향을 도시한다.
도 16은 각각이 복수의 회로 블럭을 지지할 수 있는 복수 다이를 지지하는 반도체 웨이퍼를 도시하고, 각각의 블럭은 하나 이상의 트랜지스터 타입을 가진다.
전자 장치는 트랜지스터가 구조 및 성능이 동일한 것처럼 보통 설계되지만, 실제로 완전히 동일한 트랜지스터를 2개 정도, 특히 나노미터 스케일 트랜지스터로 제조하기란 불가능하다. 이 문제는 동일한 다이 상에서 수만 나노미터 이격될 수 있는 폭넓게 간격진 트랜지스터, 동일한 웨이퍼 내의 이웃하는 다이 상의 트랜지스터, 다른 웨이퍼 상의 트랜지스터, 또는 심지어 다른 제조 설비에서 제조된 트랜지스터의 성능을 어떻게 정합시킬지를 고려할 때 훨씬 더 심각할 수 있다. 채널, 게이트, 및 스페이서 크기를 변화시킬 수 있는 패터닝의 변화, 또는 트랜지스터의 전압 특성의 변화를 일으키는 일함수, 단차 높이, 또는 랜덤 도펀트 변동을 포함하는 반도체 장치의 어떤 피처(feature)들의 차이에 이르게 할 수 있는 퇴적 또는 주입 단계의 변화와 같은 공정 차이로 인해 변화가 일어날 수 있다.
트랜지스터 정합 문제는 일반적으로 트랜지스터의 크기가 감소함에 따라 상당히 증가한다. 임계 전압 부정합은 전형적으로 트랜지스터 면적의 제곱근에 따라 반비례로 증가한다. 부임계 전류 또는 임계 전압 변화와 같은 소정의 트랜지스터 속성에 대해, 나노미터 스케일 트랜지스터에서의 정합 변화는 기능성에 해로움을 주기에 충분히 클 수 있고 궁극적으로 낮은 수율에 이르게 한다. 또한, 도펀트를 트랜지스터 채널 내로 도입하는 것과 관련된 많은 통상적인 CMOS 공정 기술은 채널 가까이에 도펀트를 배치하는데 상당한 변화를 초래하여, 트랜지스터가 동작하는 전압에 영향을 줄 수 있다.
많은 집적 회로 설계는 특정 기능을 수행하는 다양한 셀을 사용한다. 집적 회로는 로직, 메모리, 컨트롤러, 및 다른 기능 블럭을 포함할 수 있다. 반도체 집적 회로는 보통 CMOS 공정을 사용하여, 반도체 공정에서 제조된다. 트랜지스터는 반도체 기판 내에 형성되고 게이트에 인접하여 소스 및 드레인을 만들고, 소스 및 드레인이 채널 내에 형성되게 하는 일련의 제조 단계와 일반적으로 관련된다. 트랜지스터의 주요 속성은 트랜지스터가 스위치될 수 있는 전압을 결정하는 임계 전압이다. 낮은 임계 전압 장치는 일반적으로 고속 회로에 사용된다. 높은 임계 전압 장치는 일반적으로 저 전력 회로에 사용되지만, 회로 블럭의 설계 파라미터 및 요구된 특성에 따라 다양한 임계 전압 설정이 사용될 수 있다. 일반적으로 장치의 규격에서 벗어난 임계 전압의 변화는 바람직하지 않다는 것이 공지되어 있다. 임계 전압은 게이트 산화물에 인접한 직접 채널 주입에 의해 또는 소스 및 드레인에 인접한 포켓 또는 할로 주입에 의해, 트랜지스터 채널 내로 도펀트를 도입함으로써 전형적으로 설정된다. 임계 전압 변화는 주입된 채널 영역에서의 랜덤 도펀트 변동으로 인해 일어날 수 있다. 변화 문제는 트랜지스터 채널의 크기에 비해 보다 큰 도핑으로 인해 임계적인 치수가 줄어듦에 따라 악화되므로, 채널의 영향 받는 체적이 작아짐에 따라 도펀트 변동의 영향을 더 커지게 한다. 실제로, CMOS 기술은 임계적인 치수의 계속되는 스케일링 다운을 허용하도록 개선하였지만, 트랜지스터 변화가 지속됨으로 인해 관련되고 원하는 전압 스케일링 다운은 그에 따라가지 못하고 있다.
임계 전압 변화를 개선하여, 전압의 스케일링을 가능하게 하는 트랜지스터가 여기에 개시된다. 임계 전압의 신뢰성있는 설정 및 개선된 이동도, 상호 콘덕턴스, 구동 전류, 강체 계수, 및 감소된 접합 용량을 가능하게 하는 구조 및 제조 방법의 실시 형태가 제공된다. 보다 구체적으로, 다른 트랜지스터 장치 타입을 위한 다른 Vt 타겟을 이루기 위한 도핑 프로필의 실시 형태가 개시된다.
도 1은 향상된 정밀성으로 임계 전압 Vt를 설정하는 능력과 함께 향상된 바디 계수를 갖는 깊게 공핍된 채널(DDC) 트랜지스터(100)의 실시 형태를 도시한다. 예시적인 DDC 트랜지스터(100)는 게이트 전극(102), 소스(104), 드레인(106), 및 실질적으로 도핑되지 않은 채널(110) 위에 배치된 게이트 유전체(128)를 포함한다. 소스(104) 및 드레인(106)에 각각 인접하여 배치된, 저농도 도핑된 소스 및 드레인 연장부(LDD 또는 SDE)(132)는 서로를 향해 연장하고 트랜지스터 채널 길이를 설정한다.
DDC 트랜지스터(100)는 N형 도펀트 재료로 이루어지고, 기판(116) 상에 형성된 P 웰(114)을 제공하는 P형 도핑된 실리콘 기판과 같은 기판 상에 형성된, 소스(104) 및 드레인(106)를 갖는 N 채널 트랜지스터로서 도시된다. 또한, 도 1에서의 N 채널 DDC 트랜지스터는 P형 도펀트 재료로 이루어진 고농도 도핑된 스크리닝 영역(112) 및 P형 도펀트 재료로 이루어진 임계 전압 설정 영역(111)를 포함한다. 실질적으로 도핑되지 않은 채널(110)은 바람직하게는 도핑되지 않은 결정 실리콘을 생성하려는 공정 레시피를 사용하여 에피택셜 성장된 실리콘을 사용하여 형성된다. 실질적으로 도핑되지 않은 채널(110)은 여기서 "도핑되지 않은 채널"이라고 할 수 있지만, 진성 에피택셜 공정 동안에 어떤 이물질의 피할 수 없는 도입으로 인해 최소 또는 기준선 레벨의 도펀트가 존재한다는 것을 이해하여야 한다. 대체로, "도핑되지 않은 채널"은 바람직하게는 5×1017 원자/㎤ 미만의 도펀트 농도를 갖는다. 그러나, 채널(110)을 도핑되지 않은 상태로 유지하는 것이 바람직하다. "도핑되지 않은 채널"에 대한 변화가 적용된다. 예를 들어, 도핑되지 않은 채널은 단결정 실리콘, 탄화 실리콘, 실리콘-게르마늄, 게르마늄 또는 반도체 재료일 수 있다.
DDC 트랜지스터(100)의 피처들은 다양한 트랜지스터 장치 타입을 이루도록 구현될 수 있다. 이러한 트랜지스터 장치 타입은 디지털 또는 아날로그 회로 응용에 맞는 P-FET, N-FET, FET, 고전압 FET, 고/정상/저 주파수 FET, 구별되는 전압 또는 전압 범위에서 동작하도록 최적화된 FET, 저/고 전력 FET, 및 저/정상/고 임계 전압 트랜지스터(즉, 저 Vt, 정상 Vt, 또는 고 Vt - 각각 LVt, RVt, 또는 HVt라고도 함)를 포함하지만 이들에 제한되지 않는다. 트랜지스터 장치 타입은 일반적으로 전기적 특성(예를 들어, 임계 전압, 이동도, 상호 콘덕턴스, 선형성, 잡음, 전력)에 의해 구별되고, 결국 그들 자체를 특정한 응용(예를 들어, 신호 처리 또는 데이터 저장)에 적합하게 한다. 예를 들어, 시스템 온 칩(SoC)과 같은 복잡한 집적 회로는 원하는 회로 성능을 달성하기 위해 다른 트랜지스터 장치 타입을 갖는 많은 다른 회로 블럭을 포함할 수 있기 때문에, 다양한 트랜지스터 장치 타입을 이루도록 쉽게 제조될 수 있는 트랜지스터 구조를 사용하는 것이 바람직하다.
DDC 트랜지스터를 형성하는 공정은 스크리닝 영역(112)를 형성하는 것에서 시작할 수 있다. 소정의 실시 형태에서, 스크리닝 영역은 기판(116)에 P 웰(114)을 제공하고 그 위에 스크리닝 영역 도펀트 재료를 주입함으로써 형성된다. 전형적으로, 스크리닝 영역 도펀트 재료는 웰 도핑과 극성이 부합될 것이다. 인시튜(in-situ) 도핑 에피택셜 실리콘 퇴적 또는 에피택셜 실리콘 퇴적에 뒤따르는 이온 주입과 같은, 다른 방법이 스크리닝 영역을 형성하기 위해 사용되어, 결국 고농도 도핑된 스크리닝 영역(112)이 게이트(102)로부터 아래로 일정 수직 거리에 매립되게 한다. 바람직하게는, 스크리닝 영역(112)은 스크리닝 영역의 상부 표면이 게이트 산화물의 하부 아래의 Lg/1.5 내지 Lg/5(여기서 Lg는 게이트 길이)의 거리에 거의 위치하도록 배치된다. 스크리닝 영역은 바람직하게는 STI(얕은 트렌치 분리) 형성 전에 형성되지만, 스크리닝 영역(112)이 STI 이후에 형성되는 구현이 행해질 수 있다. 붕소(B), 인듐(I), 또는 다른 P형 재료가 NMOS 스크리닝 영역 재료용으로 사용될 수 있다. 비소(As), 안티몬(Sb), 또는 인(P) 또는 다른 N형 재료가 PMOS 스크리닝 영역 재료용으로 사용될 수 있다. 스크리닝 영역(112)은 약 5×1018 내지 5×1020 도펀트 원자/㎤의 범위일 수 있는, 상당한 도펀트 농도로 고농도 도핑되는 것으로 고려될 수 있다. 일반적으로, 스크리닝 영역(112) 도펀트 레벨이 이 범위를 넘어선다면, 스크리닝 영역(112)은 임계 전압 설정 영역으로서 동시에 기능할 수 있다.
예외가 적용될 수 있지만, 대체로, 스크리닝 영역으로부터 도펀트가 위로 이동하는 것을 금지하거나 적어도 제어하는 조치를 취하는 것이 바람직하다. 스크리닝 영역 도펀트의 배치 후에 이루어지는 모든 공정 단계들은 바람직하게는 선택된 열 예산 내에서 수행된다. 또한, 이동하려는 이들 도펀트를 위해 또는 후속 공정에서 보다 높은 온도를 사용하는데 있어서의 융통성을 위해, 게르마늄(Ge), 탄소(C), 또는 다른 도펀트 이동 저항층이 도펀트의 상향 이동을 감소시키기 위해 스크리닝 영역 위에 또는 그 안에 도입될 수 있다. 도펀트 이동 저항층은 이온 주입, 인시튜 도핑된 에피택셜 성장, 또는 다른 공정에 의해 형성될 수 있다.
선택적인 임계 전압 설정 영역(111)은 일반적으로 스크리닝 영역(112) 위에 배치된다. 임계 전압 설정 영역(111)은 스크리닝 영역 내에 인접하여 도입되거나, 스크리닝 영역으로부터 수직으로 벗어날 수 있다. 소정의 실시 형태에서, 임계 전압 설정 영역(111)은 스크리닝 영역(112)에, 델타 도핑, 제어된 인시튜 퇴적, 또는 원자층 퇴적으로 주입함으로써 형성된다. 다른 실시 형태에서, 임계 전압 설정 영역(111)은 미리 정해진 열 사이클링 레시피를 사용하여 도핑되지 않은 에피택셜 실리콘층 내로 스크리닝 영역(112)으로부터의 도펀트 재료의 제어된 외부 확산에 의해 형성될 수 있다. 임계 전압은 장치를 위해 요구된 임계 전압을 달성하기에 적합한 임계 전압 설정 영역(111)의 도펀트 농도 및 두께를 정의함으로써 목표 달성된다. 스크리닝 영역(112)의 농도가 충분히 높으면, 이러한 스크리닝 영역(112)은 동시에 임계 전압 설정 영역으로서 기능할 수 있고 별도의 임계 전압 설정 영역이 필요 없게 된다. 바람직하게는, 임계 전압 설정 영역(111)은 게이트 유전체(128) 아래의 정해진 거리에 있도록 제조되어, 게이트 유전체(128)에 바로 인접하여서는 실질적으로 도핑되지 않은 채널 층을 남긴다. 임계 전압 설정 영역(111)을 위한 도펀트 농도는 게이트에 대한 임계 전압 설정 영역(111)의 위치를 고려한, 장치를 위한 원하는 임계 전압에 달려 있다. 임계 전압 설정 영역(111)은 약 1×1018 도펀트 원자/㎤ 내지 약 1×1019 도펀트 원자/㎤의 도펀트 농도를 가질 수 있다. 다르게는, 임계 전압 설정 영역(111)은 스크리닝 영역(112) 내의 도펀트의 농도의 약 3분의 1 내지 2분의 1인 도펀트 농도를 갖도록 설계될 수 있다.
채널의 최종 층은 바람직하게는 블랭킷 에피택셜 실리콘 퇴적에 의해 형성되지만, 선택적인 에피택셜 퇴적이 사용될 수 있다. 채널(110)은 스크리닝 영역(112) 및 선택적인 임계 전압 설정 영역(111) 위에, 장치의 전기적 규격에 맞는 선택된 두께를 갖도록 형태를 이룬다. 실질적으로 도핑되지 않은 채널 영역(110)의 두께는 보통 약 5-25㎚의 범위이고 이보다 두꺼운 도핑되지 않은 채널 영역(110)은 더 낮은 Vt 장치를 위해 사용된다. 원하는 최종의 도핑되지 않은 채널 영역(110) 두께를 달성하기 위해, 열 사이클을 사용하여 스크리닝 영역(112)으로부터의 에피택셜층의 부분 내로의 외부 확산을 일으켜서 기존에 형성된 에피택셜 실리콘의 부분이 외부 확산된 도펀트 농도가 비교적 얇은 도핑되지 않은 채널 영역(110)을 갖는 임계 전압 설정 영역(111)으로서 기능할 수 있는 정도의 도펀트 농도를 갖게 할 수 있다. 다양한 장치 타입을 교차하는 도펀트의 외부 확산의 정도를 제어하기 위해서, C, Ge 등의 이동 저항층이 선택된 장치에서 이용될 수 있다. 분리 구조는 바람직하게는 블랭킷 에피택셜 퇴적이 수행된 후에 그리고 채널 영역(110)이 형성된 후에 형성되지만, 분리 구조는 또한, 특히 선택적 에피택시가 채널 영역(110)을 형성하기 위해 사용된다면, 미리 형성될 수 있다.
DDC 트랜지스터(100)는 종래의 제조 방법을 사용하는 LDD(132), 스페이서(130), 및 소스(104) 및 드레인(106) 구조 뿐만 아니라, 폴리실리콘 게이트 또는 금속 게이트일 수 있는, 게이트 스택(102)을 형성함으로써 완성되고, 열 예산이 이전에 형성된 스크리닝 영역(112) 및 임계 전압 설정 영역(111)으로부터의 도펀트의 원하지 않은 이동을 피하기 위해 선택된 제한 내에 유지되어야 한다는 예고가 있다. 종래의 전계 효과 트랜지스터(FET)에서, 임계 전압은 채널 내로 "임계 전압 주입"을 직접 주입하고, 빠른 트랜지스터 스위칭을 여전히 가능하게 하면서 트랜지스터 부임계 누설을 감소시키는 허용가능한 레벨로 임계 전압을 상승시킴으로써 전형적으로 설정된다. 임계 전압 주입은 일반적으로 전체 채널 영역을 통해 도펀트가 침투하게 한다. 다르게는, 종래의 FET에서의 임계 전압(Vt)은 또한 "할로" 주입, 높은 각도 주입, 또는 포켓 주입이라고 다양하게 알려진 기술에 의해 설정될 수 있다. 이러한 주입은 채널 내로 일정 거리 연장하는 트랜지스터 소스 및 드레인 가까이에 국소화되고 그레이딩된 도펀트 분포를 생성한다. 할로 주입과 채널 주입은 둘 다 도펀트를 채널 내로 도입하여, 장치에 대한 실제적인 임계 전압에 영향을 줄 수 있는 채널 내의 도펀트의 랜덤 변동을 야기한다. 이러한 종래의 임계 전압 설정 방법은 트랜지스터들 간에 그리고 트랜지스터 어레이 내에 바람직하지 않은 임계 전압 가변성을 야기한다. 부가적으로, 이러한 종래의 임계 전압 설정 방법은 장치를 위한 이동도 및 채널 상호 콘덕턴스를 감소시킨다.
스크리닝 영역(112)은 바디 바이어스를 잘 수용할 수 있는 강력한 바디를 제공한다. DDC 트랜지스터의 스크리닝 영역(112)에의 바디 탭(126)은 임계 전압의 더 이상의 제어를 제공하기 위해 형성될 수 있다. 인가된 바이어스는 역 또는 순방향 바이어스될 수 있고 임계 전압에 상당한 변화를 초래할 수 있다. 바이어스는 정적 또는 동적일 수 있고 분리된 트랜지스터 및 공통 웰을 공유하는 트랜지스터의 그룹에 인가될 수 있다. 바이어싱은 고정 설정점에서 임계 전압을 설정하기 위해 정적이고 트랜지스터 동작 조건 또는 요건의 변화에 순응하기 위해 동적일 수 있다. 다양한 적합한 바이어싱 기술은 "Electronic Devices and Systems, and Method for Making and Using the Same"이라고 하는 계류중인 미국 특허 8,273,617에 개시되어 있고, 이러한 개시는 모두 여기에 참고로 도입된다.
DDC 트랜지스터에 사용하기에 적합한 트랜지스터 구조 및 제조의 다른 예는 상기 언급된 미국 특허 8,273,617, Lucian Shifren 등에 의해 2010년 9월 30일자 출원된 "Advanced Transistors with Threshold Voltage Set Dopant Structures"라고 하는 미국 출원 12/895,785, "Advanced Transistors with Punch Through Suppression"이라고 하는 미국 특허 8,421,162, 2010년 12월 17일자 출원된 "Low Power Semiconductor Transistor Structure and Method of Fabrication Thereof"라고 하는 미국 특허 출원 12/971,884, 및 2010년 12월 17일자 출원된 "Transistor with Threshold Voltage Set Notch and Method of Fabrication Thereof"라고 하는 미국 특허 출원 12/971,955에 개시되어 있고, 이들의 각 내용은 그 전체가 여기에 참고로 도입된다.
DDC 트랜지스터의 게이트 길이가 스케일 다운됨에 따라, 실질적으로 도핑되지 않은 에피택셜층의 두께는 채널에 대한 정전기 제어를 유지하기 위해 전형적으로 스케일 다운된다. 그러나, DDC 트랜지스터 구조를 위해, LDD 접합의 깊이를 스케일하지 않고 실질적으로 도핑되지 않은 에피택셜층 두께를 스케일하는 것은 짧은 채널 제어 손실에 이르게 할 수 있다. 또한, LDD 접합의 깊이를 스케일하지 않는 것은 또한 실질적으로 도핑되지 않은 에피택셜 층의 두께가 스케일되므로 LDD 접합과 스크리닝 영역 사이의 거리가 감소함에 따라 부임계 누설 전류를 증가하게 한다. 예를 들어, 실질적으로 도핑되지 않은 에피택셜층의 두께를 스케일함으로써 단지 100㎷/V의 DIBL 타겟 및/또는 20㎚의 게이트 길이를 갖는 DDC 트랜지스터에 대한 100㎷/dec의 부임계 스윙 타겟을 만족시키는 것이 가능하지 않을 수 있다.
실질적으로 도핑되지 않은 에피택셜 층의 두께가 스케일됨에 따라 소스/드레인 연장부의 접합 깊이가 스케일되는 경우에 짧은 채널 효과는 스케일 다운된 DDC 트랜지스터에 대해 감소될 수 있다. 이것은 소스 드레인 접합 깊이가 감소됨에 따라, 소스-드레인 전계 라인이 결합하여, 향상된 짧은 채널 제어 및 감소된 짧은 채널 효과를 가져다 준다는 사실에 부분적으로 기인한다. 전형적으로, 소스 드레인 연장부의 접합 깊이가 감소됨에 따라 DIBL과 부임계 스윙 둘 다가 감소한다. 예를 들어, 100㎷/V의 타겟 DIBL 및 100㎷/dec의 타겟 부임계 스윙은 실질적으로 도핑되지 않은 에피택셜층의 두께를 5㎚로 스케일하는 것에 추가하여 소스 드레인 연장부의 접합 깊이를 5㎚로 스케일함으로써 20㎚의 게이트 길이를 갖는 DDC 트랜지스터에 만족될 수 있다.
LDD 영역의 저항은 LDD 접합 깊이 Xj가 스케일 다운됨에 따라 지수적으로 증가하므로, 트랜지스터의 전기적 성능에 영향을 주는 높은 구동 전류를 전달하는 데병목이 일어날 수 있다. 도 2a에 도시한 바와 같이, 한 실시 형태에서, 깊은 소스(210) 및 드레인(212) 및 게이트(205)에 인접한 소스/드레인 연장 영역(210-T, 212-T)를 갖는 시작점 DDC 트랜지스터(200)가 있을 수 있다. DDC 트랜지스터(200)는 결국 바람직하게는 임계 전압 설정 영역(215)에 인접하고 그 아래에 놓이는 스크리닝 영역(217)에 바람직하게 인접하고 그 아래에 놓이는 펀치쓰루 방지 영역(219)을 포함할 수 있는데, 이들 모두는 도핑되지 않은 실리콘층에 의해 게이트(205)와 분리된다. 도 2b에서, 다른 DDC 트랜지스터(202)가 도 2a의 소스(210) 및 드레인(212) 구조와 비교하여 더 큰 수직 거리를 갖는 깊은 소스(230) 및 드레인(232)을 갖는 것으로 제공된다. DDC 트랜지스터(202)는 결국 바람직하게는 임계 전압 설정 영역(235)에 인접하고 그 아래에 놓이는 스크리닝 영역(237)에 바람직하게 인접하고 그 아래에 놓이는 펀치쓰루 방지 영역(239)을 갖는 것으로 또한 도시되는데, 이들 모두는 도핑되지 않은 실리콘층에 의해 게이트(225)와 분리된다. DDC 트랜지스터(202)는 또한 게이트(225)에 인접한 상승된 소스/드레인 연장 영역(230-T, 232-T)을 갖는 것으로 도시된다. 상승된 소스/드레인 연장 영역(230-T, 232-T)은 표준보다 어느 정도의 퍼센티지로 두꺼울 수 있고, 전체적인 트랜지스터 치수를 물리적으로 스케일하는 동시에 원하는 접합 깊이를 이루도록 소스/드레인 연장 영역(230-T, 232-T)을 상승시키고 두껍게 하는 영향만큼 여유가 있는 원하는 전기적 특성에 따라 20%-100% 정도 더 두껍다. 상승된 소스/드레인 연장 영역(230-T, 232-T)은 a) 표준 이온 주입 기술을 사용하여 초기의 소스/드레인 연장 영역(210-T, 212-T)을 형성하고 실리콘의 에피택셜 퇴적에 의해 초기의 소스/드레인 연장 영역(210-T, 212-T)에 두께를 더함으로써 상승된 소스/드레인 연장 영역(230-T, 232-T)을 형성하고; b) 도 8을 참조하여 보다 완전히 설명되는 바와 같이 매립된 게이트 구조를 형성하고 매립된 게이트 구조 주위에 효과적으로 "상승된" 소스/드레인 연장부를 형성하고; 또는 c) 다른 방법을 포함하지만, 이들에 제한되지 않는 여러 다른 방식으로 형성될 수 있다. 소스/드레인 영역의 도핑은 도핑되어 에피택셜 퇴적된 재료, 또는 그 조합을 사용하여, 이온 주입에 의한 도펀트를 도입함으로써 달성될 수 있다. 상승된 소스/드레인 연장 영역(230-T, 232-T)은, 거의 동일한 양의 소스/드레인 연장부가 게이트(225)의 하부 코너(227)로부터 수직 상향으로 연장하는 것처럼 게이트(225)의 하부 코너(227)로부터 수직 하향으로 연장하여, 실제로 소스/드레인 연장 영역(230-T, 232-T)의 체적의 거의 2분의 1 또는 수직 두께의 2분의 1이 게이트(225)의 하부 코너 위에 있게, 게이트(225)의 하부 코너(227)가 위치하도록 치수화된다. 상승된 소스/드레인 연장 영역(230-T, 232-T)은 소스/드레인 영역(230-T, 232-T)의 기생 저항을 효과적으로 감소시키기 위해 상승된 도핑되어 에피택셜 퇴적된 재료를 사용하여 달성될 수 있다. 소스/드레인 연장부를 상향 방향으로 스케일하고 접합을 위한 유사한 얕은 깊이를 유지하면서 그 두께를 증가시킴으로써, 게이트(225)를 위한 게이트 길이를 정의하는 감소된 저항 소스/드레인 연장 영역이 제공될 수 있다. 스크리닝 영역(237) 및 임계 전압 설정 영역(235)과 조합될 때, 그렇지 않으면 DDC 트랜지스터(200)에서 일어날 수 있는 오프 상태 누설 전류가, 상승된 소스/드레인 연장 영역(230-T, 232-T)이 사용될 때, 감소될 수 있다. 도 2a 및 도 2b에 표시한 바와 같이, 축적에 맞게 도시되지는 않았지만, DDC 트랜지스터(202)는 소스/드레인 연장 영역(230-T, 232-T) 및 인접한 깊은 소스(230) 및 드레인(232)이 DDC 트랜지스터(200)의 소스/드레인 연장 영역(210-T, 212-T)의 수직 두께에 비해 약 20% 내지 100%의 양만큼 상승되면서 실질적으로 도핑되지 않은 실리콘 깊이가 거의 동일하게 유지될 때 감소된 오프 상태 누설 전류를 갖는 것으로 구현될 수 있다.
도 3은 28㎚ 또는 20㎚ 공정 기술과 같은 예시적인 진보된 공정 노드를 위해, 소스/드레인 연장 영역이라고도 알려진, 상승된 에피택셜 LDD 영역을 갖는 DDC 트랜지스터를 제조하는 공정 흐름(300)의 한 실시 형태를 도시한다. 도 4a 내지 도 4f는 공정 흐름(300)의 다양한 공정 단계들 이후의 예시적인 결과적인 구조를 도시한다. 도 1을 참조하여 앞서 설명된 DDC 채널 스택 형성(단계 305)에서 시작하여, 게이트 스택이 단계 310에서 퇴적되고 패터닝된다. 도 4a는 단계 310 이후의 패터닝된 게이트 스택으로 부분적으로 제조된 DDC 트랜지스터(스크리닝 영역 등, 도시 생략)의 단면도를 도시한다. 단계 315에서, 제1의 얕은 LDD 주입이 예를 들어, 종래의 공정 조건을 갖는 이온 주입을 사용하여 선택적으로 수행될 수 있다(완전 처리 이후의 접합 두께는 ~10-15㎚이어야 한다). 도 4b는 단계 315의 선택적 LDD 주입(402) 이후에 부분적으로 제조된 DDC 트랜지스터의 단면도를 도시한다. 단계 320에서, 좁은 오프셋 스페이서가 종래의 퇴적 및 에치백을 사용하여 제조된다(그것의 폭은 바람직하게는 기생 저항을 최소화하기 위해 ~10㎚ 미만이어야 한다). 도 4c는 좁은 오프셋 스페이서(404)가 단계 320에 따라 형성된 이후에 부분적으로 제조된 DDC 트랜지스터의 단면도를 도시한다. 단계 325에서, 상승된 LDD 도핑된 층은 (5 내지 20㎚ 범위의 두께로) 에피택셜 성장될 수 있다. 도 4d는 상승된 LDD(406) 도핑된 에피택셜층이 단계 325에 따라 형성된 후에 부분적으로 제조된 DDC 트랜지스터의 단면도를 도시한다. 상승된 LDD 도핑된 에피택셜층은 바람직하게는 도핑된 실리콘이지만, 다른 반도체 재료가 또한 장치의 전기적 규격에 기초한 적절한 도핑 레벨에 따라 사용될 수 있다(예를 들어, SiGe, SiC). 소정의 실시 형태에서, 상승된 LDD 에피택셜층이 성장된 것으로 도핑되지 않거나, n형 또는 p형 도펀트 종으로 인시튜 도핑될 수 있는데, 도펀트 극성은 장치가 NMOS 또는 PMOS인지에 따라 선택된다. 인시튜 도핑된 LDD 에피택셜층(406)의 경우에, 2개의 분리된 LDD 에피택셜층이 형성될 수 있는데, 각기 다른 단계에서 하나는 NMOS(인시튜 도핑된 n형 LDD 에피택셜층) 및 하나는 PMOS(인시튜 도핑된 p형 LDD 에피택셜층)이다. 2개의 분리된 LDD 에피택셜층이 각각의 NMOS 및 PMOS DDC 트랜지스터를 위해 형성되면, 마스킹층이 각각의 LDD 에피택셜층(406)의 형성 중에 상보적 장치를 보호하는 데 사용된다. 상승된 LDD 에피택셜층의 도핑 농도는 소스/드레인 기생 저항을 감소시키기 위해 충분히 높게 선택된다. LDD 에피택셜층 도펀트 농도는 대략 약 5×1019 내지 8×1020 원자/㎤ 범위에 있을 수 있다.
도핑되지 않은 LDD 에피택셜층(406)을 형성하는 실시 형태에서, 도핑되지 않은 LDD 에피택셜층은 NMOS 및 PMOS DDC 트랜지스터 둘 다 위에 동시에 성장할 수 있다. 이 경우에, 제2 LDD 이온 주입이 새롭게 퇴적된 LDD 에피택셜층(406)을 원하는 도펀트 농도 레벨로 도핑하기 위해 단계 330에서 수행될 수 있다. 도 4e는 도펀트의 추가적인 주입이 상승되어 도핑된 소스/드레인 연장부(408)를 생성하도록 수행된 후에 부분적으로 제조된 DDC 트랜지스터의 단면도를 도시한다. 추가적인 주입은 종래의 빔라인 주입 또는 다른 도핑 기술(예를 들어, 플라즈마 도핑, 고체 소스 도핑)에 의해 이루어질 수 있다. 그 단계를 위한 주입 조건 및 재료는 NMOS용으로는, 1-5keV 범위의 에너지 및 1e14-5e15 원자/㎠ 범위의 도즈를 갖는 비소(As); PMOS용으로는, 0.5-2keV 범위의 에너지 및 1e14-1e15 원자/㎠ 범위의 도즈를 갖는 붕소(B)일 수 있다. 주어진 극성, 및 다른 주입 조건 내의 도펀트 종의 조합을 포함하는, N형 또는 P형을 이루는 다른 도펀트 종이 이 LDD 주입 단계를 위해 사용될 수 있다. 예를 들어, PMOS LDD를 위한 추가적인 선택은 인듐을 포함할 수 있다. NMOS LDD를 위한 다른 선택은 인 또는 안티몬을 포함할 수 있다. 유사한 재료 선택은 소스/드레인 영역에 달려 있다.
단계 335에서, 제2 스페이서가 깊은 소스/드레인 영역을 형성하기 위한 적절한 마스크를 셋업하기 위해 퇴적될 수 있다. 이 제2 스페이서는 제1 스페이서의 라인을 따라 퇴적 및 에치백을 사용하여 형성될 수 있지만, 다른 재료(예를 들어, 질화 실리콘, 산화 질화 실리콘의 조합, 또는 제2 스페이스 또는 제1 스페이서를 위한 산화 실리콘층)일 수 있다. 제2 스페이서는 깊은 소스/드레인을 채널 영역으로부터 분리하고 깊은 소스/드레인이 채널 영역 내로 잠식하는 것을 방지하기 위해 제1 스페이서보다 폭이 넓을 수 있다. 제2 스페이서는 15-25㎚의 범위의 폭을 가질 수 있다. 도 4f는 제2 스페이서(410)가 형성된 후에 부분적으로 제조된 DDC 트랜지스터의 단면도를 도시한다. 단계 340에서, 깊은 소스/드레인 영역이 형성된 다음에 도펀트 활성 어닐링이 수행된다. 도 4f는 깊은 소스/드레인 영역(412) 및 도펀트 활성화 어닐링이 수행된 후에 부분적으로 제조된 DDC 트랜지스터의 단면도를 또한 도시한다. 깊은 소스/드레인 영역(412)은 에칭 및 에피택셜 퇴적 필(에피택셜 필은 인시튜 도핑으로 또는 퇴적 후 도핑 확산으로 수행될 수 있음), 이온 주입, 또는 이들의 조합에 의해 형성될 수 있다는 점에 주목함다.
도 3 및 도 4a 내지 도 4f에 도시한 이 장치 구조 및 흐름은 예를 들어: '게이트 최초' 또는 '게이트 최종' 집적화 방식을 사용하는 폴리/SiON 및 High-K/금속-게이트인 모든 가능한 게이트 스택 집적화 방식 선택에 적용 가능하다는 점에 주목한다. 또한, 공정 단계들의 순서는 도 3 및 도 4a 내지 도 4f에서 설명한 것으로 제한되지 않는다. 예를 들어, DDC 채널 형성 단계 305는 순차에서 다른 단계로, 예를 들어, 소스 및 드레인 영역이 형성된 후에 수행될 수 있으며, 그 순차는 또한 각각의 장치에 특정된 도핑되지 않은 채널 영역을 형성하기 위해 선택적인 에피택셜 성장을 사용하는 것을 포함할 수 있다.
다르게는, 상승된 LDD 에피택셜층이 인시튜 도핑된 에피택셜층으로서 형성되면, LDD 이온 주입 단계들은 필요하지 않을 수 있다. 이 경우에, 최종의 원하는 도펀트 농도 레벨을 달성하기 위해 적절하다면, 추가적인 도펀트 드라이브-인 어닐링이, 장치의 채널과 저 저항 접촉이 이루어지도록 LDD 에피택셜층 내로 초기에 포함된 도펀트를 기판 내로 내부 확산시키기 위해 LDD 에피택셜층 형성 단계 후에 선택적으로 추가될 수 있다. 이 경우에, 전형적인 어닐링은 0.1-5.0초의 범위의 기간에서 900-1000℃의 범위 온도에서 이루어질 것이다. 열 예산은 기판 내에 이미 있는 도펀트(즉, 임계 전압 설정 영역 및 스크리닝 영역 내의 도펀트)가 실질적으로 도핑되지 않은 채널 영역 내로 과잉 확산하지 않도록 여전히 충분히 낮아야 한다.
상승된 LDD 장치 구조는 상승된 팁이 없는 DDC 구조와 비교하여 어떤 부가적인 기능적 장점을 나타낸다. (채널 레벨에 대한) LDD 접합 깊이 Xj의 향상된 스케일링은 최소 기생 저항을 갖는 것으로 허용될 수 있다. 이 스케일된 LDD 접합 깊이는 장치의 우수한 짧은 채널 제어를 제공하므로, 임계 전압 설정 영역 및/또는 스크리닝 영역에 대한 도펀트 농도의 감소를 가능하게 할 수 있다. 이와 같이, 임계 전압 설정 영역 및 스크리닝 영역에 대한 더 낮은 주입 도즈는 소정의 타겟 성능을 갖는 DDC 트랜지스터를 제조하는 데 사용될 수 있다. 특히 스크리닝 영역을 위한 감소된 도펀트 농도는 특히 감소된 접합 누설 전류에 이르게 할 수 있다.
도 5a 내지 도 5c는 다른 소스 드레인 구조 및 다른 채널 도핑 프로필을 갖는 DDC 트랜지스터의 3개의 실시 형태를 도시한다. 도 5d는 이들 실시 형태에 대한 채널 도펀트 프로필 곡선을 도시한다. 도 5a는 상승된 LDD를 갖지 않는 DDC 트랜지스터 실시 형태를 도시하고 대응하는 채널 도펀트 프로필이 도 5d의 곡선 (a)로 표시된다.
도 5b는 깊은 확산된 소스/드레인 영역 및 상승된 LDD를 갖는 DDC 트랜지스터 실시 형태를 도시한다. LDD 주입 단계는 이 특정한 실시 형태에서 수행되지 않는다. 대신에, 상승된 LDD 에피택셜층은 (주입 단계를 사용하거나 또는 인시튜 도핑된 에피택셜층을 형성함으로써) 도핑되고 추가적인 도펀트 드라이브-인 어닐링 단계가, DDC 트랜지스터의 채널과 저 저항 접촉이 이루어지도록 상승된 LDD 에피택셜층 내에 초기에 포함된 도펀트를 기판 내로 드라이브-인하기 위해 수행된다. 이 경우에, 어닐링은 약 0.1-30초의 범위의 기간을 갖는 약 800-1050℃의 온도 범위일 수 있다. 도펀트 드라이브-인 어닐링은 또한 약 1100-1300℃의 온도 범위에서의 플래시 어닐링 또는 레이저 어닐링일 수 있다. 도펀트 드라이브-인 어닐링 단계의 열 예산은 스크리닝 영역 및 임계 전압 설정 영역으로부터의 도펀트의 실질적으로 도핑되지 않은 영역 내로의 이동을 감소하기 위해 충분히 낮아야 한다. 도 5d에서의 곡선 (b)는 이 실시 형태를 위한 채널 도펀트 프로필을 도시한다. 이 DDC 트랜지스터의 다양한 실시 형태에서, 실질적으로 도핑되지 않은 에피택셜층의 두께가 대략 5-35㎚의 범위에 있을 수 있고, 스크리닝 영역은 약 2-12keV의 에너지와 약 1.1×1013 원자/㎠의 도즈로 도펀트를 주입함으로써 형성될 수 있고, LDD 에피택셜층 도핑 농도는 대략 5×1019 - 5×1020 원자/㎤의 범위에 있을 수 있고, 소스/드레인 도핑 농도는 대략 1×1020 - 5×1021 원자/㎤의 범위에 있을 수 있다.
도 5c는 얕은 확산된 소스/드레인 영역 및 상승된 LDD를 갖는 DDC 트랜지스터 실시 형태를 도시한다. LDD 주입 및 깊은 소스 드레인 주입 단계는 이 실시 형태에서 수행되지 않는다. 대신에, 상승된 LDD 에피택셜층은 (주입 단계를 사용하여 또는 인시튜 에피택셜층을 형성함으로써) 도핑되고 추가적인 도펀트 드라이브-인 어닐링 단계가 상승된 LDD 에피택셜층 내에 초기에 포함된 도펀트를 기판 내로 드라이브-인하도록 수행되어 기판에 얕은 확산된 소스/드레인 영역 및 확산된 LDD를 형성한다. 이 경우에, 어닐링은 약 0.1-30초의 범위의 기간을 갖는 약 800-1050℃의 온도 범위일 수 있다. 도펀트 드라이브-인 어닐링은 또한 약 1100-1300℃의 온도 범위에서의 플래시 어닐링 또는 레이저 어닐링일 수 있다. 도펀트 드라이브-인 어닐링 단계의 열 예산은 스크리닝 영역 및 임계 전압 설정 영역으로부터의 도펀트의 실질적으로 도핑되지 않은 영역 내로의 이동을 감소하기 위해 충분히 낮아야 한다. 도 5d에서의 곡선 (c)는 이 실시 형태를 위한 채널 도펀트 프로필을 도시한다. 이 DDC 트랜지스터의 다양한 실시 형태에서, 실질적으로 도핑되지 않은 에피택셜층의 두께가 대략 5-35㎚의 범위에 있을 수 있고, 스크리닝 영역은 약 2-12keV의 에너지와 약 1.1×1013 원자/㎠의 도즈로 도펀트를 주입함으로써 형성될 수 있고, LDD 에피택셜층 도핑 농도는 대략 5×1019 - 5×1020 원자/㎤의 범위에 있을 수 있고, 소스/드레인 도핑 농도는 대략 1×1020 - 5×1021 원자/㎤의 범위에 있을 수 있다. 소정의 실시 형태에서, 도펀트 드라이브-인 어닐링 단계을 위한 열 예산은 DDC 트랜지스터의 누설 전류를 감소하기 위해서 드라이브-인 어닐링 단계 이후에 확산된 소스/드레인 영역 도펀트 프로필과 스크리닝 영역 도펀트 프로필 사이의 중첩을 감소시키는 미리 정해진 값으로 설정된다. 전형적으로, 확산된 소스 드레인의 도펀트 농도 및 스크리닝 영역의 도펀트 농도는 이들 2개의 도펀트 프로필이 중첩하는 영역에서 대략 1×1017 - 1×1019 원자/㎤의 범위에 있다. 도 5a 내지 도 5c의 3개의 DDC 트랜지스터 각각에서, 장치 모델링의 간단화 목적을 위해, 별도의 임계 전압 설정 영역은 고려되지 않는다.
표 I는 도 5a 내지 도 5c의 3개의 실시 형태에 대한, 모델링된 Idsat, Ioff, Ieff, 및 RDF(랜덤 도펀트 변동)을 도시한다. 표 Ⅱ는 도 5a 내지 도 5c의 3개의 실시 형태에 대한, 모델링된 부임계 스윙(SS) 및 DIBL(드레인 유도 배리어 저감)을 도시한다. 모델링은 TCAD 장치 모델링 툴을 사용하여 이루어졌다. 표 Ⅰ는 얕은 확산된 소스/드레인 및 확산된(상승된) LDD는 3개의 실시 형태 중에서 가장 낮은 RDF를 갖고 이것은 깊은 확산된 소스 드레인 및 확산된 LDD를 갖는 DDC 트랜지스터 실시 형태보다 높은 Ieff를 갖는다는 것을 보여 준다. 표 Ⅱ는 얕은 확산된 소스/드레인 및 확산된(상승된) LDD를 갖는 DDC 트랜지스터 실시 형태가 3개의 실시 형태 중에서 가장 낮은 DIBL을 갖는다는 것을 보여 준다.
Figure 112015037730572-pct00001
Figure 112015037730572-pct00002
상기 표들에 따르면, 얕은 확산된 소스/드레인을 갖는 DDC 트랜지스터 실시 형태는 깊은 확산된 소스/드레인을 갖는 DDC 트랜지스터에 비해 Ioff의 주어진 값에 대해 향상된 Ieff 및 비교할 만한 Ioff를 가질 수 있다. 얕은 확산된 소스/드레인을 갖는 DDC 트랜지스터 실시 형태는 깊은 확산된 소스/드레인을 갖는 실시 형태에 비해 낮은 부임계 스윙 및 DIBL을 또한 가질 수 있다.
LDD 주입에 대한 도즈를 증가시킴으로써 LDD 영역의 기생 저항은 더욱 감소될 수 있고 DDC 트랜지스터의 성능은 더욱 향상될 수 있다. LDD 주입을 위해 사용될 수 있는 최대 도즈는 LDD 주입 도즈가 증가됨에 따라 증가된 짧은 채널 효과로부터 생긴 장치 저하에 의해 제한될 수 있다. DDC 트랜지스터의 한 실시 형태에서, 증가된 LDD 주입 도즈로부터 생긴 짧은 채널 효과는 LDD 도핑된 영역의 형성 전이나 후에 이루어질 수 있는, LDD 주입 영역 채널부에서의 Ge 사전 비정질화 주입(PAI)을 수행함으로써 감소된다. Ge PAI는 Ge를 도핑되지 않은 채널 구조 내로 매립하도록 이온 주입을 수행함으로써 달성되는데, 여기서 Ge의 도즈는 실험적으로 결정될 수 있고 에너지는 도핑되지 않은 채널 구조의 Ge 부분이 상부 표면으로부터 채널 내로 제한된 거리 연장하게 하고 또는 채널의 수직 거리를 통해 연장하게 하도록 선택된다. Ge PAI는 DDC 도핑된 영역이 형성되기 전 또는 후에 수행될 수 있다. DDC 도핑된 영역이 형성되기 전에 Ge PAI를 수행하는 장점은 고온 어닐링이 실리콘을 재결정화하기 위해 수행되는 경우에, 고온 단계(들)가 스크리닝 영역 및 선택적인 임계 전압 설정 영역이 형성되기 전에 이루어질 수 있다는 것이다. Ge 사전 비정질화가 DDC 도핑된 영역이 형성된 후에 수행되면, DDC 도핑된 영역으로부터의 도펀트의 원하지 않은 외부 확산을 피하는 열 예산 내에 유지하도록 주의를 기울여야 한다. Ge 사전 비정질화를 위한 예시적인 도즈 및 에너지는 약 1-16keV의 에너지에서 약 1×1011 - 5×1013 원자/㎠로 될 수 있으므로, LDD 도펀트의 농도와 대등할 수 있는 원하는 Ge 농도에 이르게 하고 또는 거의 농도가 적은 정도의 크기로 될 수 있다. 예시적인 어닐링 조건은 약 10-100초 동안 550-900℃의 온도 범위, 플래시 어닐링, 또는 그 조합을 포함할 수 있다.
도 6a 및 도 6b는 LDD 주입 영역 채널부 내에 Ge PAI가 있는 DDC 트랜지스터와 Ge PAI가 없는 DDC 트랜지스터 간의 Vt 롤오프의 차이로 측정된 Vt 롤오프의 개선을 도시한 것으로, 여기서 Vt 롤오프는 1㎛의 게이트 길이(Lg)를 갖는 DDC 트랜지스터에 대한 임계 전압(Vtsat)과 30㎚의 게이트 길이(Lg)를 갖는 DDC 트랜지스터에 대한 것 간의 차이로서 계산된다. 도 6a는 LDD 주입 영역 채널부 내에 Ge PAI가 있는 것으로, Vt 롤오프는 LDD 주입 도즈가 증가함에 따라 개선하는 것을 도시한다. 도 6b는 LDD 주입 영역 내에 Ge PAI 주입이 있고 없는 30㎚의 게이트 길이를 갖는 DDC 트랜지스터에 대한 DIBL 개선을 도시한다. 이 도면은 특히 보다 높은 LDD 주입 도즈에서, DIBL이 LDD 주입 영역 내에 Ge PAI가 있는 경우에 개선하는 것을 보여 준다.
짧은 채널 효과를 감소시키는 것에 부가하여, LDD 주입 영역에 Ge PAI를 수행하는 것은 또한 DDC 트랜지스터의 유효 채널 길이의 증가를 제공할 수 있다. LDD 주입 영역 내에 Ge PAI가 있는 트랜지스터에 대한 유효 채널 길이는 LDD 주입 영역 내에 Ge PAI가 없는 트랜지스터보다 약 1나노미터만큼 증가될 수 있다. 사실상, Ge PAI는 LDD를 떠밀리게 한다. 도 7은 LDD 주입 영역 내의 Ge PAI에 의해 달성된 유효 채널 길이의 증가를 보여 주는 Ge PAI가 있고 없는 DDC 트랜지스터의 측방향 순(net) 도핑 프로필을 도시한다. 이 유효 채널 길이의 증가는 또한 LDD 주입 영역 내에 Ge PAI가 있는 DDC 트랜지스터에 대한 개선된 DIBL 특성에 기여한다.
DDC 트랜지스터의 다른 실시 형태에서, LDD 접합 깊이는 매립된 게이트 구조를 사용함으로써 LDD 영역의 기생 저항을 최소화하면서 스케일된다. 사실상, 매립된 게이트 구조는 게이트의 하부 부분을 LDD 영역에 대해 아래로 놓게 하여, 게이트의 하부로부터 연장하는 LDD 영역은 스케일 다운된다. 도 8a 내지 도 8c는 매립된 게이트 구조를 갖는 DDC 트랜지스터를 제조하는 공정 흐름의 다양한 공정 단계들 후의 결과적인 구조를 도시한다. 도 8a는 폴리실리콘 더미 게이트(810) 및 측벽 스페이서가 형성된 이후에 부분적으로 제조된 DDC 트랜지스터(800)의 단면도를 도시한다. 사전 스케일된 LDD 구조(811)는 종래의 방법을 사용하여 형성된다. 도 8b는 더미 게이트가 제거되고 스페이서(812)는 남아 있고 리세스(815)가 실질적으로 도핑되지 않은 채널 영역 내에 형성된 이후에 부분적으로 제조된 DDC 트랜지스터의 단면도를 도시한다. 리세스(815)는 도핑되지 않은 채널(813) 내로 아래로 일정 수직 거리를 의도적으로 에칭하도록 더미 게이트(810)의 제거 후에 추가적인 에칭을 수행함으로써 형성될 수 있다. 추가적인 에칭은 제어된 양의 실리콘을 에칭하는 데 효과적인 습식 에칭을 사용하여, 플라즈마 건식 에칭, 또는 이들의 조합에 의해 수행될 수 있다. 수직 에칭의 양은 사전 형성된 LDD 구조(811)의 원하는 치수에 기초하여 결정되며, 예를 들어 도핑되지 않는 채널(813) 내로 2㎚ 내지 8㎚일 수 있는 양이다. 도 8c는 high-k 게이트 유전체 및 금속 게이트 구조가 리세스(820) 내에 형성된 이후에 부분적으로 제조된 DDC 트랜지스터의 단면도를 도시한다.
도면에 도시하지 않았지만, 할로 주입은 또한 DDC 트랜지스터의 임계 전압을 더 조정하기 위해 상술한 기술 및 실시 형태와 조합하여 사용될 수 있다. 할로 주입을 갖는 DDC 트랜지스터는 길이 및 폭에 있어서 동일한 크기의 트랜지스터에 대한 할로 주입이 있는 종래의 트랜지스터에 비해, 낮은 누설, DIBL, 및 AVt(임계 전압 변화) 등과 같은, 향상된 짧은 채널 특성을 갖는다. DDC 트랜지스터를 제조하는 공정 흐름은 바람직하게는 LDD 주입 단계에 사용된 것과 동일한 마스크를 사용한 다음에 할로 주입을 수행함으로써, 할로 주입 단계를 추가하도록 증가될 수 있다. 그러므로, 할로 주입은 어떤 추가적인 마스킹 단계 없이 DDC 공정 흐름에 추가될 수 있다.
할로 주입 도즈는 DDC 트랜지스터의 임계 전압을 수정할 수 있게 되어, 또 다른 방법이 상술한 스크리닝 영역 도펀트 농도 및 두께, 실질적으로 도핑되지 않은 채널 층 두께, 및 임계 전압 설정 영역 도펀트 농도 및 두께에 부가하여 타겟 임계 전압을 얻게 할 수 있다. 예를 들어, 스크리닝 영역 주입 도즈 및 할로 주입 도즈의 다른 조합이 타겟 임계 전압을 달성하기 위해 사용될 수 있다. 한 실시 형태에서, 낮은 할로 주입 도즈는 대략 5×1012 - 2×1013 원자/㎠의 범위에 있을 수 있고 높은 할로 주입 도즈는 대략 1×1013 - 4×1013 원자/㎠의 범위에 있을 수 있다. 어느 정도의 할로 도핑을 사용하는 이점은 스크리닝 영역 주입 도즈를 감소시켜서 누설 전류를 감소시킬 수 있다는 것이다.
스크리닝 영역의 피크 도펀트 농도가 소스/드레인 구조 돌출부의 위치와 실질적으로 정렬되도록, 소스/드레인 구조 돌출부와 거의 동일한 깊이에 스크리닝 영역을 배치함으로써 매립된 SiGe 소스/드레인을 갖는 DDC 트랜지스터를 위해 부임계 누설 전류의 추가 감소가 얻어질 수 있다. 이 기술은 SiGe 소스/드레인 구조를 포함하는 다양한 소스/드레인 구조를 갖는 NMOS DDC 트랜지스터 뿐만 아니라 SiGe 소스/드레인 구조를 포함하는 다양한 소스/드레인 구조를 갖는 PMOS DDC 트랜지스터에 감소된 부임계 누설 전류를 제공할 수 있다. 도 9a는 실질적으로 도핑되지 않은 채널 영역(910) 및 SiGe 소스/드레인 구조(905)를 갖는 DDC 트랜지스터 채널부의 한 실시 형태를 도시한다. SiGe 소스/드레인 구조(905)가 전형적으로 실리콘 기판 내의 영역을 에칭 제거하기 위해 종래의 습식 에칭을 사용하여 형성되는데, 그 결과, SiGe 소스/드레인(905)을 생성하도록 도핑된 필링을 형성하기 위해 선택적인 에피택셜 성장이 확산, 이온 주입, 또는 이들의 조합과 더 조합될 수 있다. SiGe 소스 드레인(905)은 다이아몬드형 돌출부(907)를 포함하고 스크리닝 영역(915) 피크 농도 부분은 SiGe 소스/드레인(905)의 다이아몬드형 돌출부(907)의 위치와 실질적으로 정렬되도록 위치한다. SiGe 소스/드레인(905)의 상부 부분(909)은, 있는 경우에, 소스/드레인 연장부를 위한 영역을 위치시키는 역할을 한다.
임계 전압의 규격에 맞는 DDC 트랜지스터 설계에 부가하여 타겟 부임계 누설 전류를 충족시키는 것이 바람직하다. DDC 트랜지스터의 임계 전압은 실질적으로 도핑되지 않은 채널 영역(910)의 두께 및 스크리닝 영역(915)의 도펀트 농도 및 배치에 기초하여, 타겟값으로 설정될 수 있다. 도 9a에 나타낸 바와 같이, 측방향으로 연장하는, 실질적으로 평탄한 스크리닝 영역(915)(실질적으로 균일한 이온 주입 공정을 사용하여 달성될 수 있음)이 과잉 누설 전류를 동시에 피하면서 임계 전압 제어를 제공하기 위해 돌출부(907) 부근에 위치하는 것으로 도시된다. 스크리닝 영역(915)은 바람직하게는 임계 전압을 설정하는 역할을 하면서 접합 누설을 방지하기 위한 원하는 특성에 따라, 약 3㎚ 내지 40㎚ 이상인 유한 두께를 갖는다. 스크리닝 영역(915)의 두께는 또한 그 아래에 펀치쓰루 방지 영역(도시 생략)이 있는지에 달려 있고; 보다 두꺼운 펀치쓰루 방지 영역이 사용되는 경우에 보다 얇은 스크리닝 영역(915)이 사용될 수 있다. 스크리닝 영역 내의 도펀트 농도는 스크리닝 영역을 주입할 때 사용되는 이온 주입 도즈에 따르므로, 주입 도즈는 타겟 임계 전압이 실현되도록 하는 미리 정해진 값으로 설정될 수 있다는 점에 주목한다. 도 9a에 도시한 예에서, 별도의 임계 전압 설정 영역이 제공되지 않는다. 다른 실시 형태에서, 별도의 임계 전압 설정 영역은 임계 전압의 절대값을 증가시키도록 포함될 수 있다. 또 다른 실시 형태에서, 임계 전압 설정 영역 대신에, 저농도 도핑된 할로 영역이 사용될 수 있다.
도 9b는 대체로 스크린 주입 도즈가 높을수록, 더 큰 임계 전압의 절대값이 실현되는 것을 보여 준다. 스크리닝 영역을 주입하는 데 사용된 주입 에너지는 역시 스크린 주입 도즈로부터의 어떤 영향으로, 스크리닝 영역의 위치를 결정하는 경향이 있다. 그러나, 스크리닝 영역을 채널의 일정 수직 거리 아래에 배치하기 위한 주 공정 조건은 주입 에너지이므로, 주입 에너지는 타겟 부임계 누설 전류를 충족시키기 위해 소스 및 드레인 치수에 대해 스크리닝 영역을 배치하는 미리 정해진 값으로 미리 선택되어야 한다. 바람직하게는, 실질적으로 평탄한, 실질적으로 균일한(예를 들어, +/- 5% 변화 이하), 측방향으로 연장하는 스크리닝 영역을 이루는 이온 주입 공정이 사용된다. 예를 들어, 도 9a의 구조의 경우에, 부임계 누설 전류를 감소시키기 위한 효과적인 구조는 피크 스크리닝 영역(915) 도펀트 농도를 SiGe 돌출부(907)의 위치와 실질적으로 정렬하여 배치하는 것이고 결국 스크리닝 영역(915)은 SiGe 소스/드레인(905)의 상부 부분(909) 바로 아래에 걸쳐 있게 된다.
도 9c는 SiGe 소스/드레인(925)이 있는 DDC 트랜지스터 채널부의 다른 실시 형태를 도시한 것으로, LDD 영역 형성 단계는 제거되지만, 도 9a에 도시한 것과 같은 경사진 상부 부분(909) 대신에, SiGe 소스 드레인(925)의 형태는 LDD 영역 형성 단계가 수행되었더라면 형성되었을 LDD 영역의 근사 형태를 닮도록 수정된다. 보다 구체적으로, SiGe 소스/드레인(925)의 상부 부분(929)은 실질적으로 수직이도록 설계될 수 있고, 또는 도시하지 않은 다른 실시 형태에서, 원하는 유효 게이트 길이(929-Lg)를 이루도록 채널 내로 약간 안쪽으로 경사질 수 있다. 형태의 수정은 예를 들어, 소스/드레인 영역을 에칭하기 위해 2단계 공정을 수행함으로써 등의 여러 다른 방식으로 달성될 수 있다. 제1 단계에서, 반응성 이온 충격을 포함할 수 있는 플라즈마 에칭은 실리콘 내로 실질적으로 수직한 거리로 트렌치를 에칭하기 위해 사용될 수 있다. 다음에, 재료가 에칭되는 동안 습식 에칭을 사용하여 실리콘의 결정 면을 따르는 경사진 형태를 깍는 제2 단계가 있을 수 있다. SiGe 소스 드레인(925)은 예를 들어, 확산 또는 별도로 수행되는 이온 주입을 사용하여 그 안에 도펀트가 도입된 선택적인 에피택셜 실리콘으로 채워질 수 있다. SiGe 소스 드레인(925)의 수정된 형태를 사용하는 것은 유효 채널 길이(929-Lg)가 별도로 형성된 LDD 영역을 제거한 결과로서 그에 따라 증가되기 때문에 그리고 또한 별도로 형성된 LDD 영역을 제거하는 것은 LDD 영역 도펀트의 채널 영역 내로의 잠재적 외부 확산의 문제를 감소시키기 때문에 유리할 수 있다. 수정된 SiGe 소스 드레인(925) 형태를 갖는 DDC 트랜지스터 실시 형태에서, 습식 에칭의 결과로서 수정된 SiGe 소스/드레인(925) 내에 형성된 노치(927)와 거의 동일한 깊이로 실질적으로 도핑되지 않은 채널 영역(930) 아래로 측방향으로 연장하고, 실질적으로 평탄한 스크리닝 영역(935)(예를 들어 +/-5% 변화 이하로, 실질적으로 균일한 이온 주입 공정을 가함으로써 달성될 수 있음)을 배치함으로써 부임계 누설 전류의 더 이상의 감소가 얻어질 수 있으므로, 스크리닝 영역의 피크 도펀트 농도는 수정된 소스 드레인(925)내의 노치(927)의 위치와 실질적으로 정렬된다. 스크리닝 영역(935)은 바람직하게는 임계 전압을 설정하는 역할을 하면서 접합 누설을 방지하기 위한 원하는 특성에 따라, 약 3㎚ 내지 40㎚ 이상인 유한 두께를 갖는다. 스크리닝 영역(935)의 두께는 또한 그 아래에 펀치쓰루 방지 영역(도시 생략)이 있는지에 달려 있고; 보다 두꺼운 펀치쓰루 방지 영역이 사용되는 경우에 보다 얇은 스크리닝 영역(935)이 사용될 수 있다. 도 9c에 도시한 예에서, 별도의 임계 전압 설정 영역이 제공되지 않는다. 다른 실시 형태에서, 별도의 임계 전압 설정 영역은 임계 전압의 절대값을 증가시키도록 포함될 수 있다. 또 다른 실시 형태에서, 임계 전압 설정 영역 대신에, 저농도 도핑된 할로 영역이 사용될 수 있다.
도 9d는 비 SiGe 소스/드레인 구조를 사용하는 DDC 트랜지스터 채널부의 대표적인 실시 형태를 도시하도록 제공된다. 도 9d에 도시한 예에서, 양 측면에 도핑되지 않은 채널부(950) 안쪽으로 연장하는 소스/드레인 연장 영역(949), 및 깊은 소스/드레인 영역(945)이 있다. 소스/드레인 연장 영역(949)의 언더컷에 계면부(947)가 있고 여기서 소스/드레인 연장 영역(949)과 깊은 소스/드레인(945)이 접촉한다. 임계 전압 설정층(956)과 함께, 소스/드레인 영역들(945) 사이에 측방향으로 연장하고 소스/드레인 영역(945)의 내부 에지와 인접할 수 있는 고농도 도핑된 스크리닝 영역(955)이 있다. 고농도 도핑된 스크리닝 영역(955)은 바람직하게는 에피택셜 실리콘(그러나 탄화 실리콘, 실리콘 게르마늄, 게르마늄, 또는 이들의 조합과 같은 다른 반도체 재료가 사용될 수 있다)으로 구성된 실질적으로 도핑되지 않은 채널부(950)에 의해 기판 상부 표면과 분리되어 있다. 실질적으로 도핑되지 않은 채널부(950)는 소스/드레인 연장 영역(949) 및/또는 소스/드레인 영역(945), 또는 고농도 도핑된 스크리닝 영역(955) 및 임계 전압 설정층(956), 또는 이 둘 다로부터의 도펀트의 이동을 금지할 것인지에 따라, 고농도 도핑된 영역으로부터 도펀트의 이동을 금지하는 역할을 하는 탄소 및/또는 게르마늄 또는 다른 종을 포함할 수 있다는 점에 주목한다. 도 9d에서, 별도의 임계 전압 설정 영역이 제공되지만 다른 실시 형태는 별도의 임계 전압 설정 영역(956)을 생략할 수 있다. 다양한 실시 형태에서, 별도의 임계 전압 설정 영역(956)은 임계 전압의 절대값을 증가시키도록 포함될 수 있다. 또 다른 실시 형태에서, 임계 전압 설정 영역 대신에, 저농도 도핑된 할로 영역이 사용될 수 있다.
도 9d에 나타낸 바와 같이, 임계 전압 설정 영역(956)과 함께 측방향으로 연장하고, 실질적으로 평탄한 스크리닝 영역(955)(예를 들어 +/-5% 변화 이하로, 실질적으로 균일한 이온 주입 공정을 사용하여 달성될 수 있고, 최신식 이온 주입 툴및 기술을 사용하여 달성가능함)은 과잉 접합 누설을 동시에 피하면서 임계 전압 제어를 제공하기 위해 계면부(947) 부근에 위치하는 것으로 도시된다. 스크리닝층(955) 및 선택적인 임계 전압 설정 영역(956)의 피크 농도의 배치는 도핑되지 않은 채널(950)의 상부로부터 거리 Lg/1.5 내지 Lg/5에 위치한다는 경험 법칙을 유지하면서 (도핑되지 않은 채널(950)의 상부를 향해) 소스/드레인 영역(945)의 수직 길이까지 충분히 높게 위치한다. 그리고, 과잉 접합 누설을 피하기 위해서, 스크리닝 영역(955)은 소스/드레인 영역(945)의 고농도 도핑된 부분(946)과 동일한 레벨에 배치되는 것을 피하도록 배치된다. 스크리닝 영역(955)은 소스/드레인 영역(945)의 고농도 도핑된 부분(946) 바로 아래에 있도록 대신 배치된다. 도펀트 농도에 대해서는, 스크리닝층(955)의 피크 농도는 적어도 2× 이상 높은 인자인 소스/드레인 영역(945)의 농도의 수직 깊이 바로 아래에 있도록 선택되고 배치될 수 있다. 예를 들면, 스크리닝 영역(955)의 피크 농도가 5×1019 원자/㎤이면, 이러한 피크 농도는 1×1020 원자/㎤의 도펀트 농도를 갖는 소스/드레인 영역(945)의 수직 부분 아래에 위치한다. 스크리닝 영역(955)의 두께는 전형적으로 소스/드레인 영역(945)의 하부를 지나 연장하지 않는다는 점에 주목한다. 스크리닝 영역(955)의 예시적인 배치는 계면부(947)의 주위로부터, 계면부(947)로부터 시작하여 측정하여 소스/드레인 영역(945)의 수직 길이 아래의 거리의 75%까지의 어디일 수 있다. 스크리닝 영역(955)은 계면부(947)로부터, 계면부(947)로부터 시작하여 측정하여 소스/드레인 영역(945)의 수직 길이 아래의 거리의 75%까지의 길이만큼 두꺼울 수 있거나, 또는 그보다 얇을 수 있다. 스크리닝 영역(955)에 대한 타겟 도펀트 농도는 바람직하게는 대략 5×1018 원자/㎤ 내지 1×1020 원자/㎤로 유지하여, 장치에 대한 임계 전압에 영향을 주면서, 전계를 고정시켜, 공핍 깊이를 설정하는 DDC 이점을 달성한다(임계 전압 자체 또는 임계 전압 설정 영역과 조합하여 설정). 고농도 도핑된 스크리닝 영역(955)이 채널 위로 보다 높게 이동하는 것은 과잉 랜덤 도펀트 변동을 유도하고 짧은 채널 제어를 금지할 수 있다. 고농도 도핑된 스크리닝 영역(955)이 채널의 수직 길이 아래로 75%보다 더 이동하면 과잉 부임계 누설이 일어날 수 있다. 스크리닝 영역(955)은 바람직하게는 소스/드레인 영역(945)의 크기뿐만 아니라, 임계 전압을 설정하는 역할을 하면서 접합 누설을 방지하기 위한 원하는 특성에 따라, 약 3㎚ 내지 40㎚ 이상인 유한 두께를 갖는다. 스크리닝 영역(955)의 두께는 또한 그 아래의 펀치쓰루 방지 영역(도시 생략)이 있는지에 달려 있고; 보다 두꺼운 펀치쓰루 방지 영역이 사용되는 경우에 보다 얇은 스크리닝 영역(955)이 사용될 수 있다. 모든 소스/드레인 구성에서, 소스/드레인 영역은 채널 영역을 통해 전류 흐름을 전기적으로 부여하는 도펀트 재료로 도핑되고 - 도펀트 재료는 트랜지스터가 N-FET 또는 P-FET인지를 정의하기 위해 극성이 주어진다. 예를 들어, 비소, 인, 안티몬, 또는 이들의 조합이 N-FET를 정의하기 위해 소스/드레인 영역을 도핑하는 데 사용될 수 있고, N-FET 형성 재료와 반대인 극성의 붕소, 인듐, 또는 다른 재료가 P-FET 트랜지스터 타입을 정의하기 위해 사용될 수 있다. 도핑 농도는 일반적으로 인가된 전압에 기초하여 전자 또는 정공의 원하는 흐름을 드라이브하기에 충분히 높도록 선택된다. 소스/드레인 영역의 예시적인 농도는 피크 도펀트 농도를 위해 1×1020 내지 1×1021 원자/㎤ 정도이다. 스크리닝 영역(955)과 임계 전압 설정 영역(956)은 소스/드레인 영역을 형성하는 도펀트와 반대로 도핑된다는 점에 또한 주목한다.
과잉 접합 누설에 대해 유지하면서 부임계 누설 전류의 더 이상의 감소가 매립된 SiGe 소스/드레인 영역을 그레이딩함으로써 DDC 트랜지스터에 대해 얻어질 수 있게 되어 저농도 도핑되거나 또는 실질적으로 도핑되지 않은 외부 영역이 소스/드레인 코어 주위에 형성된다. 도 10a 및 도 10b는 각각의 소스/드레인 구조에 대해 배치된 스크리닝 영역을 갖는 예시적인 DDC 트랜지스터 구조를 도시한다. 도 10a는 실질적으로 도핑되지 않은 채널 영역(1015)의 어느 한 측면에 매립된 외부 영역(1010) 및 고농도 도핑된 SiGe 코어(1005)를 갖는 PMOS SiGe 소스 드레인 구조를 도시한다. 도시한 예는 바람직하게는 에피택셜 성장한 Si 또는 SiGe로 채워진 습식 에칭된 홀을 사용하는, PMOS 소스/드레인 구조용이다. 실리콘 기판의 결정 면을 따라 일어나는 습식 에칭 공정이 사용될 때, 경사진 형태가 생긴다. 돌출된 부분(1022)은 약 10㎚ 내지 40㎚ 깊이로 연장할 수 있다. 소스/드레인 구조(1010, 1005) 깊이는 약 40㎚ 내지 70㎚ 깊이로 연장할 수 있다. 소스/드레인 구조의 실제 선택된 크기 및 그것의 깊이는 공정 노드 및 트랜지스터 설계 사양에 따라 다르다. 소스/드레인 구조의 크기의 미세 조정은 표준 TCAD 모델링 기술을 사용하여 수행될 수 있다. 이 예에서 돌출된 부분(1022)과 정렬되는 것으로 도시한, 외부 영역(1010)이 코어(1005)와 스크리닝 영역(1020) 사이에 배치되는 것으로 도시된다. 스크리닝 영역(1020)과 실질적으로 도핑되지 않은 채널 영역(1015) 사이에 선택적인 임계 전압 설정 영역(도시 생략)이 또한 있을 수 있다. 외부 영역(1010)은 도핑될 수 있거나 코어(1005)보다 2-3 차수 정도 낮은 도핑 농도로 약간 도핑될 수 있거나, 또는 코어(1005)보다 1-2 차수 정도 낮은 도핑 농도로 저농도 도핑될 수 있다. 외부 영역(1010)은 바람직하게는 코어 영역(1005)을 형성하는 데 사용된 공정을 사용하여 형성되고, 여기서 코어 영역(1005)은 주입된 재료의 확산의 정도를 외부 영역(1010)까지 제한하기 위해 주입 조건, 확산, 또는 그 조합을 사용하여 도핑된다. 전형적으로, 에피택셜 성장은 코어 영역(1005)뿐만 아니라 외부 영역(1010)을 채우기 위해 사용된다. 양호한 반도체 재료는 SiGe이지만, 다른 재료, 예를 들어, 실리콘, 탄화 실리콘, 또는 이들의 조합이 사용될 수 있다. 그레이딩된 소스/드레인 구조(1010, 1005)를 형성하는 예시적인 공정은 먼저 도핑되지 않은 실리콘 또는 SiGe로 또는 저농도 도핑으로 부분적으로 채우는 단계 이후에 에피택셜 성장을 사용하여 채우는 단계를 수행하는 것이다. 또 다른 변형에서, 실질적으로 도핑되지 않은 외부 영역(1010)은 간단히 소스/드레인 구조(1010, 1005)가 만들어지는 벌크 실리콘일 수 있고, 스크리닝 영역(1020)이 소스/드레인 구조(1010, 1005)의 외부 에지와 분리된 고정된 측방향 거리에 실제로 배치된다. 외부 영역(1010)이 벌크 실리콘인 경우에, 스크리닝 영역(1020)은 소스/드레인 구조(1010, 1005)의 에지로부터 스크리닝 영역(1020)의 외부 에지의 고정된 분리 거리에 있도록 하는 방법을 사용하여 형성될 것이다. 이러한 분리는 마스킹 기술을 사용하여 달성될 수 있다. 실질적으로 도핑되지 않은 외부 영역(1010)은 바람직하게는 예를 들어 1㎚ 내지 10㎚ 폭일 수 있는 특정된 두께를 가진다. 도 10a에 도시한 바와 같이, 스크리닝 영역(1020)은 접합 누설을 감소시키기 위해 실질적으로 도핑되지 않은 버퍼를 제공하는 소스/드레인 구조(1010, 1005)가 있는 돌출된 부분(1022)과 거의 동일한 깊이에 배치될 수 있다. 특정한 형태로 도시하였지만, 그레이딩된 소스/드레인 구조(1010, 1005)는 도 9a 내지 도 9c에서 위에 논의된 형태를 포함하는 임의의 형태를 가질 수 있다.
DDC 트랜지스터의 특정한 실시 형태를 위해, 타겟 누설 전류 및 타겟 구동 전류는 외부 버퍼층으로서 미리 정해진 두께의 실질적으로 도핑되지 않은 SiGe층을 갖는 SiGe 소스/드레인 구조를 사용함으로써 얻어지는데, 스크리닝 영역은 외부 버퍼층의 외부 에지로 연장하여, 외부 버퍼층이 스크리닝 영역 에지와 소스/드레인 코어 부분 사이에 분리를 제공한다. 소스/드레인 부분을 형성하기 위한 예시적인 재료는 도핑된 실리콘 또는 도핑된 실리콘 게르마늄 또는 탄화 실리콘과 같은 다른 재료를 포함한다. 도 10b는 예를 들어 이온 주입 또는 확산에 의해 형성된, 비습식 에칭된 소스/드레인 영역(1005-ID)을 도시한다. 소스/드레인 영역(1005-ID)과 스크리닝 영역(1021) 사이에 버퍼 공간을 생성하기 위해 소스/드레인 영역(1005-ID)으로부터 일정 거리 연장하는 버퍼층(1005-B)이 있을 수 있다. 버퍼층(1005-B)은 벌크 실리콘의 부분일 수 있고 또는 실리콘 내의 탄소와 같은 이동 금지 재료로 형성된 영역일 수 있다. 버퍼층(1005-B)은 스크리닝 영역(1021)이 대신 소스/드레인 영역(1005-ID)까지 측방향으로 완전히 연장한다면 버퍼층(1005-B)이 없이 피크 농도 소스/드레인 부분(1005-PD)에 근접한 스크리닝 영역(1021)으로 인해 일어날 수 있는 과잉 접합 누설을 피하도록 설계된 두께를 가지도록 정해진다. 버퍼층(1005-B)은 벌크 실리콘일 수 있고, 도펀트 이동 금지 재료로 구성될 수 있고, 또는 소스/드레인 영역(1005-ID)과 동일한 도펀트 극성의 정도로 어느 정도 도핑될 수 있지만 예를 들어 약 2차수 정도 크기가 작은 농도의 감소된 농도로 도핑될 수 있다. 버퍼층(1005-B)은 제한된 농도의 도펀트를 부여하고 또는 게르마늄, 탄소, 또는 다른 반도체 및/또는 도펀트 이동 금지 재료를 부여하기 위해 경사진 이온 주입에 의해 형성될 수 있다. 고농도 도핑된 코어 영역과 스크리닝 영역의 에지 사이의 계면으로서 기능하기 위해 덜 도핑된 외부 버퍼층과 조합하여 고농도 도핑된 코어 영역을 제공하는 방식은 얕은 접합, 상승된 소스/드레인, 에피택셜 성장하는 소스/드레인, 및 주입/확산된 소스/드레인 구조를 포함하는 다양한 소스/드레인 구조에 적용한다. 이들 소스/드레인 구조는 또한 스크리닝 영역과 코어 영역 사이에 버퍼링을 여전히 제공하면서 어떤 원하는 형태를 취할 수 있다.
도 11a 및 도 11b는 소정의 실시 형태에 따라 SiGe 소스 및 드레인 돌출부를 갖는 예시적인 PMOS DDC 트랜지스터의 부임계 누설 전류 및 구동 전류에 대한 도핑되지 않은 SiGe 층 두께의 영향을 도시한다. 도 11a는 실질적으로 도핑되지 않은 SiGe 층 두께의 함수로서 예시적인 PMOS DDC 트랜지스터의 밴드-밴드 터널링 누설 전류(Iboff)를 도시한 그래프이다. 이 그래프는 DDC 트랜지스터의 부임계 누설 전류는 실질적으로 도핑되지 않은 SiGe 외부층의 두께가 증가함에 따라 감소하는 것을 나타낸다. 도 11b는 실질적으로 도핑되지 않은 SiGe 외부층 두께의 함수로서 예시적인 PMOS DDC 트랜지스터의 구동 전류(Idsat)를 도시하는 그래프이다. 이 그래프는 DDC 트랜지스터의 구동 전류가 실질적으로 도핑되지 않은 SiGe 층 두께가 증가함에 따라 감소하는 것을 나타낸다. DDC 트랜지스터의 전형적인 실시 형태를 위해, 도핑되지 않은 SiGe 층 외부 부분 두께는 약 5㎚일 수 있다.
도 12a 내지 도 12c는 소정의 실시 형태에 따라 예시적인 PMOS DDC 트랜지스터를 위한 SiGe 돌출부의 위치에 대한 스크리닝 영역 위치의 영향을 도시한다. 도 12a는 2개의 다른 영역 위치에 대해 채널 누설 전류(Isoff)의 함수로서 밴드-밴드 터널링에 의해 주로 발생된 접합 누설 전류(Iboff)를 도시하고, 여기서 상기 2개의 다른 영역 위치는 즉, 스크리닝 영역이 다이아몬드형 SiGe 돌출부의 위치에 대해 실질적으로 정렬되는(예를 들어, 도 12c에 도시) 곳과 스크리닝 영역이 다이아몬드형 SiGe 돌출부에 대해 5㎚만큼 오정렬되는(도 12b에 도시) 곳이다. 도 12a는 다이아몬드형 SiGe 돌출부의 위치에 대해 실질적으로 정렬된 스크리닝 영역을 갖는 DDC 트랜지스터가 동일한 채널 누설 전류에 대해 더 낮은 접합 누설 전류를 갖는다는 것을 도시한다. 도 12a 내지 도 12c는 SiGe 소스/드레인의 다이아몬드형 돌출부와 스크리닝 영역을 실질적으로 정렬시킨 결과로서 감소된 누설 전류를 갖는 실시 형태를 도시하지만, SiGe 돌출부가 스크리닝 영역을 최대 돌출부의 위치와 실질적으로 정렬시킴으로써 다이아몬드형을 갖지 않는(예를 들어, SiGe 돌출부는 라운드형을 가짐) 다른 실시 형태에서 유사한 누설 전류 감소가 얻어질 수 있다는 점에 주목한다.
소스/드레인 돌출부, 언더컷, 또는 노치에 대한 스크리닝 영역의 위치를 조정하는 것 외에, DDC 트랜지스터의 부임계 누설 전류는 스크리닝 영역의 두께를 감소시킴으로써, 즉 소스 및 드레인의 돌출부, 언더컷, 또는 노치에 대한 스크리닝 영역의 위치에 관계없이, 스크리닝 영역 도펀트 프로필의 폭을 감소시킴으로써 또한 감소될 수 있다. 한 실시 형태에서, 스크리닝 영역 도펀트 프로필의 폭 및 깊이는 산화물층을 통해 스크리닝 영역을 주입함으로써 제어되는데, 이 산화물층은 ISSG(스팀 성장한 산화물)로 이루어질 수 있다. ISSG 산화물층 두께는 특정한 주입 에너지로 주입될 스크리닝 영역 도펀트 프로필의 폭 및 깊이에 영향을 준다. 스크리닝 영역 도펀트 프로필의 폭 및 깊이는 이것이 더 두꺼운 ISSG 층을 통해 주입될 때 주어진 에너지 및 이온 주입 도즈에 대해 일반적으로 감소된다. 도 13은 기판 상에 복수의 트랜지스터 장치를 달성하기 위해 유용한 제조 공정을 도시한 흐름도 1300인데, 여기서 스크리닝 영역은 ISSG 산화물층 통해 주입된다. NMOS 초저 임계 전압 장치 소자(SLVT)를 제조하는 것에 대해 논의되었지만, NMOS 저임계 전압 장치 소자(LVT), NMOS 표준 또는 정상 임계 전압 장치 소자(RVT), NMOS 스태틱 랜덤 액세스 메모리(SRAM) 장치 소자, PMOS 초저 임계 전압 장치 소자(SLVT), PMOS 저임계 전압 장치 소자(LVT), PMOS 표준 또는 정상 임계 전압 장치 소자(RVT), 및 PMOS 스태틱 랜덤 액세스 메모리(SRAM) 장치 소자, 다른 전기적 특성을 갖는 다른 장치 소자들이 역시 제조될 수 있다.
도 13에서, 1㎚ 미만 정도의 두께를 갖는 화학 산화물층이 기판 상에 형성될 수 있다. 화학 산화물층은 약 0.5㎚의 두께를 가질 수 있고 후속하는 이온 주입 중에 기판 표면을 보호하는 역할을 한다. 화학 산화물층은 결과적인 막이 얇은 자연 산화물층인 실리콘의 표면과의 화학 반응과 관련한 어떤 공정에 기초하여 형성될 수 있다. 단계 1302에서, PMOS 마스크가 PMOS 트랜지스터가 형성될 영역을 노출시키는 화학 산화물층 위에 형성된다. 단계 1304에서, N 웰 및 선택적인 PMOS 펀치쓰루 방지(APT)층이 PMOS 마스크에 의해 노출된 영역에 주입된다.
PMOS 트랜지스터를 위한 N 웰 및 APT 주입 이후에, 화학적 산화물층 및 PMOS 마스크는 제거된다. 단계 1306에서, 새로운 산화물층이 다음에 세정된 기판 상에 형성될 수 있고 NMOS 마스크가 NMOS 트랜지스터가 형성될 층을 노출시키는 화학적 산화물층 상에 형성된다. 단계 1308에서, P 웰 및 선택적인 NMOS 펀치쓰루 방지(APT) 층이 NMOS 마스크에 의해 노출된 영역에 주입된다. NMOS 마스크에 의해 정해진 노출된 영역에서, 붕소와 같은 p형 도펀트 주입이 P 웰을 형성하기 위해 수행된다. P 웰의 상부 부분 내의 실리콘 기판의 국부적 비정질화(사전 비정질화 주입 또는 PAI 주입이라고 알려짐)를 일으키기에 효과적인 게르마늄 주입이 수행된다. 형성될 게이트 구조를 향해 상향으로의 도펀트의 이동을 금지하기 위해서, 탄소가 이온 주입에 의해 실리콘 내로 도입된다. 하나 이상의 어닐링 단계가 실리콘을 재결정화하고 이온 주입 단계로부터의 손상을 제거하기 위해 수행된다. 어닐링 단계는 1050℃ 미만의 온도와 같이, 감소된 온도에서 수행된다.
NMOS 트랜지스터를 위한 P 웰 및 APT 주입 이후에, 화학적 산화물층 및 NMOS 마스크가 제거된다. 단계 1310에서, ISSG 산화물층이 기판 상에 형성될 수 있다. ISSG 산화물층은 보통 신속한 가열 공정 챔버 또는 노에 형성되지만, 스핀 온된 산화물 재료가 선행 단계들에서 형성된 화학적 산화물층보다 두껍고 치밀한 산화물층을 제공하기 위해 사용될 수 있다. ISSG 층은 이온 주입을 중지하여 스크리닝 영역의 두께를 줄일 수 있는 원하는 특성에 따라 목표된 두께로 형성될 수 있다. 단계 1312에서, PMOS SLVt(초저 Vt) 마스크가 ISSG 산화물층 상에 형성되어, PMOS SLVt 트랜지스터 장치 타입이 형성되는 영역을 노출시키고, PMOS 스크린 층 도펀트가 PMOS SLVt 마스크에 의해 정해진 노출된 영역에 주입되어 PMOS SLVt 트랜지스터 장치 타입을 위한 스크리닝 영역을 형성한다. 단계 1314에서, PMOS SLVt 마스크는 ISSG 산화물층을 실질적으로 그대로 남기도록 ISSG 산화물층에 선택적인 공정을 사용하여 스트립 제거된다.
단계 1316에서, 단계들 1312 및 1314가 시스템 온 칩(SoC)을 생성하기 위해 형성될 추가적인 PMOS 트랜지스터 장치 타입에 대해 반복된다. PMOS LVt(저 Vt) 트랜지스터 장치 타입을 포함하는 SoC를 위해, PMOS LVt 트랜지스터는 PMOS LVt 트랜지스터 장치 타입이 형성될 영역을 노출시키는, PMOS LVt 마스크를 ISSG 산화물층 상에 형성함으로써 기판 상에 형성되고, PMOS 스크린 층 도펀트가 PMOS LVt 마스크에 의해 정해진 노출된 영역에 주입되어 PMOS LVt 트랜지스터 장치 타입을 위한 스크리닝 영역을 형성한다. 실제로, 보다 높은 Vt 장치가 스크리닝 영역을 위한 보다 높은 도펀트 농도를 갖도록 스크린 주입이 추가된다. PMOS RVt(정상 Vt) 트랜지스터를 위한 도펀트 주입이 수행된 후에, PMOS RVt 마스크는 ISSG 산화물층에 선택적인 공정을 사용하여 스트립 제거된다. PMOS RVt 트랜지스터 장치 타입을 포함하는 SoC를 위해, PMOS RVt 트랜지스터는 PMOS RVt 트랜지스터가 형성될 영역을 노출시키는, PMOS RVt 마스크를 ISSG 산화물층 상에 형성함으로써 기판 상에 형성되고, PMOS 스크린 층 도펀트가 PMOS RVt 마스크에 의해 정해진 노출된 영역에 주입되어 PMOS RVt 트랜지스터를 위한 스크리닝 영역을 형성한다. PMOS RVt 트랜지스터를 위한 도펀트 주입이 수행된 후에, PMOS RVt 마스크는 ISSG 산화물층에 선택적인 공정을 사용하여 스트립 제거된다. 스태틱 랜덤 액세스 메모리(SRAM)를 포함하는 SoC를 위해, 가장 높은 Vts인 PMOS SRAM 트랜지스터는 PMOS SRAM 트랜지스터가 형성될 영역을 노출시키는, PMOS SRAM 마스크를 ISSG 산화물층 상에 형성함으로써 기판 상에 형성되고, PMOS 스크린 층 도펀트가 PMOS SRAM 마스크에 의해 정해진 노출된 영역에 주입되어 PMOS SRAM 트랜지스터를 위한 스크리닝 영역을 형성한다. PMOS SRAM 트랜지스터를 위한 도펀트 주입이 수행된 후에, PMOS SRAM 마스크는 ISSG 산화물층에 선택적인 공정을 사용하여 스트립 제거된다. 전형적으로, 다른 주입 에너지 및/또는 주입 도즈가 PMOS SLVt, LVt, RVt, 및 SRAM 트랜지스터 장치 타입을 위한 스크리닝층 도펀트를 주입하기 위해 사용되지만, 모든 주입은 동일한 두께를 갖는 ISSG 산화물층을 통해 수행된다. 다른 실시 형태에서, ISSG 산화물층은 추가적인 ISSG 성장 처리를 진행함으로써 에치백되어, 두꺼워질 수 있거나, 또는 PMOS SLVt, LVt, RVt 및 SRAM 트랜지스터 장치 타입을 위한 스크린 층 도펀트 주입들 중 하나 이상이 다른 두께를 갖는 ISSG 산화물층을 통해 수행되도록 다른 트랜지스터 장치 타입을 위해 스크린 주입 단계들 사이에서 스트립되고 재성장될 수 있다.
단계 1318에서, ISSG 산화물층은 NMOS 스크리닝 영역을 위한 적합한 두께의 ISSG 산화물층을 통해 수행될 NMOS 스크린 층 주입 종을 위한 원하는 감소된 두께로 에치백될 수 있다. 다르게는 단계 1318에서, NMOS 스크린 층 도펀트가 ISSG 대신에 화학적 산화물층을 통해 주입될 수 있는데, 이 경우에, 화학적 산화물층이 ISSG 대신에 형성된다. 제조될 NMOS DDC 트랜지스터가 붕소 도펀트로 비교적 얕게 배치된 고농도 도핑된 스크리닝 영역(LDD 영역의 하부에 매우 가깝게 또는 인접하여 배치됨)을 갖는 것이 목표인 한 실시 형태에서, 스크리닝 영역은 NMOS DDC 트랜지스터가 특히 ISSG 산화물층을 주입하는 것에서 비롯된 도펀트 도즈 손실에 민감할 수 있기 때문에 화학적 산화물층을 통해 주입될 수 있다. 단계 1320에서, NMOS SLVt 마스크가 ISSG 산화물층 상에 형성되어, NMOS SLVt 트랜지스터 장치 타입이 형성될 영역을 노출시키고, NMOS 스크린 층 도펀트가 NMOS SLVt 마스크에 의해 정해진 노출된 영역에 주입되어 NMOS SLVt 트랜지스터 장치 타입을 위한 스크리닝 영역을 형성한다. 단계 1322에서, NMOS SLVt 마스크는 ISSG 산화물층을 실질적으로 그대로 남기도록 ISSG 산화물층에 선택적인 공정을 사용하여 스트립 제거된다.
단계 1324에서, 단계들 1320 및 1322가 시스템 온 칩(SoC)을 생성하기 위해 형성될 추가적인 NMOS 트랜지스터 장치 타입에 대해 반복된다. NMOS LVt 트랜지스터 장치 타입을 포함하는 SoC를 위해, NMOS LVt 트랜지스터는 NMOS LVt 트랜지스터 장치 타입이 형성될 영역을 노출시키는, NMOS LVt 마스크를 ISSG 산화물층 상에 형성함으로써 기판 상에 형성되고, NMOS 스크린 층 도펀트가 NMOS LVt 마스크에 의해 정해진 노출된 영역에 주입되어 NMOS LVt 트랜지스터 장치 타입을 위한 스크리닝 영역을 형성한다. NMOS RVt 트랜지스터를 위한 도펀트 주입이 수행된 후에, NMOS RVt 마스크는 ISSG 산화물층에 선택적인 공정을 사용하여 스트립 제거된다. NMOS RVt 트랜지스터 장치 타입을 포함하는 SoC를 위해, NMOS RVt 트랜지스터는 NMOS RVt 트랜지스터가 형성될 영역을 노출시키는, NMOS RVt 마스크를 ISSG 산화물층 상에 형성함으로써 기판 상에 형성되고, NMOS 스크린 층 도펀트가 NMOS RVt 마스크에 의해 정해진 노출된 영역에 주입되어 NMOS RVt 트랜지스터를 위한 스크리닝 영역을 형성한다. NMOS RVt 트랜지스터를 위한 도펀트 주입이 수행된 후에, NMOS RVt 마스크는 ISSG 산화물층에 선택적인 공정을 사용하여 스트립 제거된다. 스태틱 랜덤 액세스 메모리(SRAM)를 포함하는 SoC를 위해, NMOS SRAM 트랜지스터가 NMOS SRAM 트랜지스터가 형성될 영역을 노출시키는, NMOS SRAM 마스크를 ISSG 산화물층 상에 형성함으로써 기판 상에 형성되고, NMOS 스크린 층 도펀트가 NMOS SRAM 마스크에 의해 정해진 노출된 영역에 주입되어 NMOS SRAM 트랜지스터를 위한 스크리닝 영역을 형성한다. NMOS SRAM 트랜지스터를 위한 도펀트 주입이 수행된 후에, NMOS SRAM 마스크는 ISSG 산화물층에 선택적인 공정을 사용하여 스트립 제거된다. 전형적으로, 다른 주입 에너지 및/또는 주입 도즈가 NMOS SLVt, LVt, RVt, 및 SRAM 트랜지스터 장치 타입을 위한 스크리닝층 도펀트를 주입하기 위해 사용되지만, 모든 주입은 동일한 두께를 갖는 ISSG 산화물층을 통해 수행된다. 다른 실시 형태에서, ISSG 산화물층은 추가적인 ISSG 성장 처리를 진행함으로써 에치백되어, 두꺼워질 수 있거나, 또는 NMOS SLVt, LVt, RVt 및 SRAM 트랜지스터 장치 타입을 위한 스크린 층 도펀트 주입들 중 하나 이상이 다른 두께를 갖는 ISSG 산화물층을 통해 수행되도록 다른 트랜지스터 장치 타입을 위해 스크린 주입 단계들 사이에서 스트립되고 재성장될 수 있다.
단계 1326에서, ISSG 산화물층은 다음에 또한 그 아래의 실리콘에 상당히 선택적인, 바람직하게는 원하는 막을 깨끗하게 에칭하도록 만들어진 불화수소 용액의 공정을 사용하여 스트립 제거된다. 다르게는, ISSG 산화물층 스트립 제거는 주입 단계들에 의한 노크온(knock-on) 산소 및 다른 손상을 포함하는 표면 부분을 제거하기 위해, 밑에 있는 실리콘의 제한된 부분, 예를 들어 0 내지 3나노미터를 효과적으로 제거하는 공정을 사용하여 수행된다.
단계 1326에서 ISSG 산화물층을 제거하기 전에, 도펀트 확산을 늦추도록 주입된 도펀트를 활성화하기 위해 선택적인 고온 어닐링이 수행될 수 있다. 이론적으로, 먼저 활성화되지 않으면, ISSG 산화물층의 형성 이후에 수행된 붕소 주입은 후속 가열 단계에서 확산할 수 있다. 선택적인 고온 어닐링은 붕소를 실리콘 결정 격자에서 치환 상태로 놓도록 형성될 수 있다. ISSG 산화물층은 다음에 최종 세정에 의해 제거될 수 있다. ISSG 산화물층의 최종 세정은 불산 HF 세정 및 탈이온수 린스 단계 이후의 선택적인 수산화암모늄 - 과산화수소수 조에서 기판의 표면의 고정량을 제거하여, 다음의 공정 순차를 위해 기판을 준비하는 것을 포함할 수 있다.
단계 1328에서, 도핑되지 않은 에피택셜층은 기판 상에 형성되기 전에, 기판의 표면 상의 어떤 남아 있는 산화물을 제거하고 에피택셜층을 형성하기 전에 기판을 준비하는 추가 표면 세정이 수행된다. 에피택셜층은 바람직하게는, 도핑되지 않지만, 진성으로 약 1×1017 원자/㎤의 레벨로 약간 도핑될 수 있다. 에피택셜층은 기판 상에 형성된 트랜지스터 장치 소자에 실질적으로 도핑되지 않은 채널 층을 제공한다. 에피택셜층은 기판 상에 블랭킷 성장에 의해 형성될 수 있지만, 선택적인 에피택셜 성장 공정이 대안적으로 사용될 수 있다. 후속하여, 게이트 소자들 간의 얕은 트렌치 분리 구조(단계 1330) 및 게이트 산화물 및 게이트 형성 및 선택적인 할로/임계 전압 주입 및 LDD 주입(단계 1332)을 포함하는 통상적인 CMOS 피처들이 형성된다. 단계 1334에서, 추가적인 측벽 스페이서, 링크 영역 주입, 소스 드레인 주입, 할성화 어닐링, 및 I/O 장치 주입의 형성을 포함하여, 기판 상의 트랜지스터 장치 소자의 추가적인 피처들이 형성된다. 게이트, 소스, 및 드레인 접점이 다음에 낮은 열 예산 제약을 받는, 본 기술에 공지된 제조 공정에 따라 각 장치 소자용으로 형성될 수 있어서, 공정은 실질적으로 도핑되지 않은 채널 아래에 형성된 도핑된 영역으로부터의 도펀트의 확산을 효과적으로 감소하거나 피하기 위래 미리 정해진 열 예산의 한계 내에서 수행된다.
ISSG 산화물층 두께는 스크리닝 영역을 미리 정해진 깊이로 주입하는 데 사용된 주입 에너지 뿐만 아니라 주입될 스크리닝 영역 도펀츠 프로필의 폭을 결정한다. 도 14a는 안티몬이 다른 두께를 갖는 ISSG 산화물층을 통해 주입되는 다른 공정 실시 형태로부터 얻어진 스크리닝 영역 도펀트 프로필을 도시한다. 도 14a에 도시한 스크린 도펀트 프로필의 모두는 10keV의 주입 에너지 및 1.2×1013 원자/㎠의 도즈로 수행된 안티몬 스크린 주입에 대응한다. 도 14a에 도시한 바와 같이, 스크린 도펀트 프로필의 확산은 ISSG 산화물층의 두께가 증가함에 따라 감소된다. 또한, 스크린 도펀트 프로필의 피크는 ISSG 산화물층의 두께가 증가함에 따라 기판 표면에 더 가깝게 이동한다. 도 14a는 또한 예를 들어 12-14㎚ 두께 ISSG 산화물층을 통해 주입된 스크린 도펀트 프로필에 대한 더 낮은 피크 스크린 도펀트 농도에 의해 알 수 있는 바와 같이, ISSG 층 두께의 높은 값은 스크린 도펀트의 도즈 손실을 야기할 수 있는 것을 도시한다. 얕은 스크린 도펀트 프로필을 위해(예를 들어 보다 두꺼운 ISSG 산화물층을 통해 주입된 스크린 도펀트 프로필을 위해), 상당한 스크린 도펀트 도즈 손실이 또한 스크리닝 영역을 주입한 후에 수행되는 다양한 에칭 및 세정 단계 동안의 실리콘 손실로부터 비롯될 수 있다는 점에 주목한다. 상술한 공정의 다양한 실시 형태가 이러한 스크린 도펀트 도즈 손실의 존재시에 타겟 피크 농도, 타겟 피크 위치, 타겟 깊이 및 타겟 확산을 갖는 스크린 도펀트 프로필을 얻기 위해 선택된 미리 정해진 ISSG 산화물층 두께를 통해 스크린 도펀트 주입을 수행한다.
도 14b는 안티몬이 다른 주입 에너지 및 주입 도즈를 사용하여 다른 두께를 갖는 ISSG 산화물층을 통해 주입되는 다른 공정 실시 형태로부터 얻어진 스크린 도핑 프로필을 도시한다. 미리 정해진 깊이로 스크리닝 영역을 주입하는 데 사용되는 주입 에너지는 ISSG 산화물층 두께가 증가함에 따라 증가하므로, 보다 두꺼운 ISSG 산화물층을 통해 주입할 때 보다 높은 주입 에너지가 사용될 수 있다는 것이 관찰되었다. 이것은 스크린 도펀트를 주입하는 데 사용된 주입 에너지가 소정의 레벨 아래로 감소될 수 없을 때 타겟 스크린 도펀트 프로필을 얻기 위해 유리하게 사용될 수 있다. 도 14b로부터 또한, 10keV의 주입 에너지를 위해, 스크리닝 영역 도펀트 프로필의 폭은 스크리닝 영역이 보다 두꺼운 ISSG 산화물층을 통해 주입됨에 따라 감소된다는 것이 관찰되었다.
도 15는 다른 두께의 ISSG 산화물층을 통해 주입된 스크리닝 영역을 위한 부임계 누설 전류를 도시한다. 누설 전류는 안티몬이 1.3×1013 원자/㎠의 주입 도즈로 10keV의 주입 에너지를 사용하여 주입되는 TCAD 시뮬레이션으로부터 얻어진다. 도 15는 DDC 트랜지스터의 부임계 누설 전류가 스크리닝 영역이 보다 두꺼운 ISSG 산화물층을 통해 주입될 때 감소된다는 것을 확인한다.
ISSG 산화물층을 통해 스크리닝층을 주입하는 것은 게이트의 하부를 향해 스크리닝층을 보다 높게 배치하는 능력을 포함하는 여러 장점을 갖고, 이는 부임계 누설에 대해 개선하는데 도움을 준다. 추가적으로, ISSG 산화물을 통해 주입을 수행하면, 스크린 영역의 동일한 크기 및 위치를 달성하기 위해 ISSG 산화물층 없이 요구되는 것보다 보다 높은 에너지의 사용을 가능하게 함으로써, 제조 환경이 단지 높은 에너지 주입 툴을 갖는 경우에 합당한 제조 조정을 제공한다. 얇은 ISSG 산화물층은 또한 이온 주입이 보호 산화물 바로 아래의 기판 내에 도펀트를 주입하도록 수행될 수 있는 보호 산화물의 층을 제공하는 역할을 한다. ISSG 층을 사용하는 부가적인 이점은, 각 이온 주입에서 약화되고 저하하는 경향이 있으므로 자주 제거 및 교체되어야 하는 화학적 산화물층과 다르게, 그것이 강건하고 따라서 그것이 교체되어야 하기 전에 다중 주입을 허용할 수 있다는 것이다. ISSG 산화물층은 또한 포토레지스트 마스킹 막이 바로 그 아래의 ISSG 층에 대해 선택적으로 깨끗하게 제거되게 하는, 애싱 또는 습식 에칭을 포함하는, 대분분의 포토레지스트 제거 기술을 허용한다. SoC 내에 복수의 DDC 트랜지스터 장치 타입을 형성하기 위해 ISSG 산화물층을 통해 스크리닝 영역을 주입하기 위해 적합한 트랜지스터 구조 및 제조의 다른 예가 Lance Scudder 등에 의한 2012년 5월 29일자 출원된 "Method for Substrate Preservation During Transistor Fabrication"이라고 하는 미국 특허 출원 13/482,394에 개시되어 있고, 이 출원의 전체 내용은 여기에 참고로 도입된다.
ISSG 산화물층의 형성은 바람직하게는 웰(즉, N 웰 및 P 웰)의 형성 전에, 공정에서 초기에 일어나지만, 다르게는 실시 형태 1300에 예시된 바와 같이, 화학적 산화물막이 웰 주입의 목적을 위해 사용될 수 있고 후속 ISSG 산화물층이 다양한 스크리닝 영역 및 임계 전압 설정 영역 주입을 위한 버퍼층으로서 기능하도록 형성될 수 있다. 한 예의 ISSG 공정은 실리콘 기판 상에 원하는 산화물막을 형성하기 위해 산소 및 약간의 수소를 전형적으로 포함하는 분위기에서 원하는 두께를 달성하는 데 필요한 시간(보통 단 몇 초 소요) 동안 800℃ 내지 825℃의 온도에 실리콘 기판을 놓는 것을 포함할 수 있다. ISSG 산화물층을 사용하기 위한 양호한 순차는 도핑된 영역의 결과적인 깊이가 특정되는 주입된 영역의 형성 전이다. 다르게는, 이전에 도입된 도펀트의 이동을 금지하도록 재료가 선택되거나 또는 처리가 기판에 수행되는 상황에서 ISSG 산화물층이 사용될 수 있다. ISSG 산화물층은 보통 Ge PAI 단계에 사용되지 않지만, ISSG 산화물층은 주입될 도펀트를 위한 버퍼로서 기능하도록 그 다음에 바로 사용될 수 있다.
도 16은 앞서 설명된 것과 같은 복수 다이를 지지하는 반도체 웨이퍼(1600)를 도시한다. 본 개시에 따르면, 각각의 다이는 복수의 회로 블럭을 지지할 수 있고, 각각의 블럭은 하나 이상의 트랜지스터 타입을 갖는다. 이러한 배열은 DDC 트랜지스터와 같은 개선된 트랜지스터와 함께 아날로그 또는 디지털 회로 응용에 맞는 FET를 선택적으로 포함하는 복잡한 SoC 집적 회로 및 유사한 다이의 생성을 가능하게 한다. 예를 들어, 단일 다이 내의 4개의 전형적인 블럭은 다음과 같이 예시된다: 블럭(1644)은 저 임계 전압을 갖는 깊게 공핍된 채널(DDC)의 집합을 나타내고, 블럭(1645)은 정상 임계 전압을 갖는 DDC 트랜지스터의 집합을 나타내고, 블럭(1646)은 고 임계 전압을 갖는 DDC 트랜지스터의 집합을 나타내고, 블럭(1647)은 스태틱 랜덤 액세스 메모리 셀에 맞는 DDC 트랜지스터의 집합을 나타낸다. 알 수 있는 바와 같이, 이들 트랜지스터 타입은 대표적이고 다이 또는 웨이퍼 상에 일반적으로 형성될 수 있는 트랜지스터 장치 타입을 제한하려는 의도는 아니다. 웨이퍼(1600)는 선택적인 펀치쓰루 방지로 주입될 수 있는 반도체 기판(1602)(전형적으로 실리콘), 단일 또는 이중 주입 스크리닝 영역(도시 생략) 및 스크리닝 영역(1604) 내의 도펀트의 주입 이후에 형성된 에피택셜 블랭킷층(1606)을 포함한다. 웨이퍼(1600)는 또한 스크리닝 영역(1604)과 에피택셜 블랭킷층(1606) 사이에 배치된 선택적인 임계 전압 설정 영역(도 16에 도시 안됨)을 포함할 수 있다.
상기 실시 형태, 구조, 및 공정에 따라 생성된 트랜지스터는 다이 단독으로 또는 다른 트랜지스터 타입과 조합하여 형성될 수 있다. 개시된 구조 및 공정에 따라 형성된 트랜지스터는 종래의 MOS 아날로그 또는 디지털 트랜지스터와 비교하여 산란된 또는 랜덤한 도펀트 변화로부터 생기는 불일치가 감소할 수 있다. 이것은 특히 차동 정합 회로, 아날로그 증폭 회로, 및 SRAM 셀과 같은 광범위한 사용의 많은 디지털 회로를 포함하여, 최적의 동작을 위해 밀접하게 정합되는 트랜지스터에 의존하는 트랜지스터 회로에 특히 중요하다. 동작할 장치가 갖는 헤드룸을 더욱 효과적으로 증가시키기 위해 여기에 설명된 것과 같은 스크리닝 영역, 도핑되지 않은 채널, 또는 임계 전압 설정 영역과 같은 구조의 채택에 의해 변화가 훨씬 더 감소될 수 있다. 이것은 개선된 감도 및 성능을 갖는 높은 대역폭의 전자 장치를 가능하게 한다. 상기 실시 형태, 구조, 및 공정에 따라 생성된 트랜지스터는 종래의 평면형 트랜지스터보다 뚜렷한 이점을 기대할 수 있다. 예를 들어, 20㎚ 또는 28㎚ 공정 기술에 대해, 상기 트랜지스터는 그 공정 기술에서 등가의 치수에서의 종래의 플래너 트랜지스터에 비해 임계 전압 변화에 있어서 15% 내지 40%의 개선을 제공할 수 있다. 다른 예로서, 20㎚ 또는 28㎚ 공정 기술에 대해, 상기 트랜지스터는 DIBL에서 10% 내지 30%의 개선을 제공할 수 있다. 이러한 공정 기술을 위한 예시적인 물리적 게이트 길이는 약 30㎚이고 예시적인 게이트 폭은 논리 게이트용으로 100 내지 300㎚이고 SRAM용으로 60 내지 70㎚이다.
본 개시가 특정한 실시 형태를 참조하여 상세히 설명되었지만, 다양한 다른 변화, 대체, 및 변경이 여기에 개시된 구조 및 방법의 취지 및 범위에서 벗어나지 않고서 이루어질 수 있다는 것을 이해하여야 한다. 많은 다른 변화, 대체, 변형, 변경, 및 수정이 본 분야의 통상 기술자에 의해 확인될 수 있고 본 개시는 여기에 개시된 구조 및 방법의 취지 및 범위에 포함되는 모든 이러한 변화, 대체, 변형, 변경, 및 수정을 포함하고자 한다. 또한, 본 개시는 명세서의 기재를 어떻게든 제한하려는 의도는 아니다.

Claims (20)

  1. 실리콘 기판 상에 형성된 반도체 트랜지스터 구조체로서,
    상기 실리콘 기판의 상부 표면 위에 있고, 유효 게이트 길이 Lg를 갖는 트랜지스터 게이트 - 상기 트랜지스터 게이트는 2개의 측면과 하부를 가지며, 각 측면의 하부 코너가 상기 게이트의 물리적 외부 경계를 정의함 -;
    상기 트랜지스터 게이트의 양 측면에 있고 상기 트랜지스터 게이트의 각 측면으로부터 안쪽으로 일정 거리 연장되는 소스 및 드레인 연장 영역 - 소스 및 드레인 연장 영역들은 상기 유효 게이트 길이 Lg를 형성하는 2개의 내부 에지를 정의하고, 상기 소스 및 드레인 연장 영역들은 미리 정해진 도펀트 극성으로 도핑됨 -;
    상기 소스 및 드레인 연장 영역들 각각에 인접한 깊은 소스/드레인 도핑 영역(deep source/drain doped region) - 깊은 소스/드레인 도핑 영역들은 상기 소스 및 드레인 연장 영역들의 상기 도펀트 극성과 동일한 미리 정해진 도펀트 극성으로 도핑되고, 상기 깊은 소스/드레인 도핑 영역들은 내부에 고농도 도핑된 부분을 포함하는 도펀트 프로필을 가지며, 상기 트랜지스터 게이트의 각 측면에 있는 상기 소스/드레인 도핑 영역 및 상기 소스 및 드레인 연장 영역은 서로 전기적으로 접촉하고, 상기 전기적 접촉의 위치는 계면을 형성함 -;
    상기 소스 및 드레인 연장 영역들과 상기 깊은 소스/드레인 도핑 영역들 사이의 공간을 정의하는 도핑되지 않은 채널부; 및
    상기 깊은 소스/드레인 도핑 영역들 및 상기 소스 및 드레인 연장 영역들의 극성과 반대되는 극성의 고농도 도핑된 영역을 포함하고, 상기 도핑되지 않은 채널부 바로 아래에 있고, 상기 깊은 소스/드레인 도핑 영역들 사이에 측방향으로 연장되고, 5×1018 내지 1×1020 원자/㎤의 도펀트 농도를 갖는 스크리닝 영역을 포함하고,
    상기 스크리닝 영역은 상기 실리콘 기판의 상부 표면 아래로 일정 수직 깊이에 위치하고, 상기 계면보다 상기 게이트에 더 가깝지 않으며 상기 스크리닝 영역은 상기 깊은 소스/드레인 도핑 영역들의 상기 고농도 도핑된 부분의 위 또는 아래에 있도록 배치되고,
    상기 깊은 소스/드레인 도핑 영역들과 상기 소스 및 드레인 연장 영역들의 조합된 형태를 따르는 도핑되지 않은 공간 영역을 정의하는 외부 부분을 더 포함하고, 상기 외부 부분은 상기 도핑되지 않은 채널부에 인접하는 외부 에지를 갖고, 상기 스크리닝 영역은 상기 외부 부분의 상기 외부 에지까지 연장되는, 반도체 트랜지스터 구조체.
  2. 제1항에 있어서, 상기 소스 및 드레인 연장 영역들은 상기 실리콘 기판의 상부 표면 위로 상승되는 반도체 트랜지스터 구조체.
  3. 제2항에 있어서, 상기 상승된 소스 및 드레인 연장 영역들은 에피택셜 성장한 실리콘을 사용하여 형성되는 반도체 트랜지스터 구조체.
  4. 제1항에 있어서, 상기 소스 및 드레인 연장 영역들 및 상기 깊은 소스/드레인 도핑 영역들은 얕은 접합(shallow junction)을 형성하는 반도체 트랜지스터 구조체.
  5. 제1항에 있어서, 상기 스크리닝 영역 바로 위에 위치한 임계 전압 설정 영역을 더 포함하고, 상기 임계 전압 설정 영역은 상기 스크리닝 영역과 동일 공간에 걸쳐 있고(coextensive) 상기 스크리닝 영역과 인접하는 반도체 트랜지스터 구조체.
  6. 제5항에 있어서, 상기 임계 전압 설정 영역과 상기 스크리닝 영역은 양자 모두 상기 깊은 소스/드레인 도핑 영역들에 인접하는 반도체 트랜지스터 구조체.
  7. 제1항에 있어서, 상기 Lg를 넓히기 위하여 도핑되지 않은 채널 층 내에 일정 농도의 게르마늄을 더 포함하는 반도체 트랜지스터 구조체.
  8. 제7항에 있어서, 상기 농도의 게르마늄은 이온 주입에 의해 상기 도핑되지 않은 채널 층 내로 도입되는 반도체 트랜지스터 구조체.
  9. 실리콘 기판 상에 형성된 반도체 트랜지스터 구조체로서,
    제1 수평 및 제1 수직 치수를 갖는 시작점 임시 더미 게이트 구조(starting point temporary dummy gate structure)에 의해 형성되는 트랜지스터 게이트;
    상기 임시 더미 게이트 구조를 마스크로서 사용하여 상기 임시 더미 게이트 구조의 각 측면에 형성된 도핑된 소스 및 드레인 연장 영역(source and drain extension doped region) - 도핑된 소스 및 드레인 연장 영역들은 상기 임시 더미 게이트 구조의 각 측면에서 제1 측방향 거리만큼 분리되어 유효 게이트 길이 Lg를 정의함 -;
    상기 임시 더미 게이트 구조를 제거한 후에 형성되고, 상기 제1 수평 치수를 갖지만 제2 수직 치수를 갖는 최종 트랜지스터 게이트 - 상기 제2 수직 치수는 상기 최종 트랜지스터 게이트의 수평인 하부를 이루고, 상기 제2 수직 치수는 상기 최종 트랜지스터 게이트의 부분을 상기 실리콘 기판 내로 일정 수직 거리 아래에 형성함으로써 달성됨 -;
    상기 도핑된 소스 및 드레인 연장 영역들 각각에 인접하고 상기 제1 측방향 거리보다 큰 제2 측방향 거리만큼 서로 분리되어 있는 깊은 소스 및 드레인 도핑 영역 - 깊은 소스 및 드레인 도핑 영역들은 상기 실리콘 기판 내로 일정 수직 거리 연장되고, 상기 깊은 소스 및 드레인 도핑 영역들은 수평인 하부를 가지며, 상기 도핑된 소스 및 드레인 연장 영역들 및 상기 깊은 소스 및 드레인 도핑 영역들 각각은 미리 선택된 극성의 도펀트들을 사용하여 도핑되고, 상기 트랜지스터 게이트의 각 측면에 있는 상기 깊은 소스 및 드레인 도핑 영역 및 상기 도핑된 소스 및 드레인 연장 영역은 서로 전기적으로 접촉하고, 상기 전기적 접촉의 위치는 계면을 형성함 -; 및
    5×1018 내지 1×1020 원자/㎤의 도펀트 농도를 갖고, 피크 농도 점은 상기 깊은 소스 및 드레인 도핑 영역의 하부 위에 위치하고, 도핑되지 않은 채널 층에 의해 상기 최종 트랜지스터 게이트의 하부와 분리되고, 상기 깊은 소스 및 드레인 도핑 영역 사이에 측방향으로 연장되고 유한 두께(finite thickness)를 갖는 고농도 도핑된 스크리닝 영역을 포함하고,
    상기 깊은 소스 및 드레인 도핑 영역들과 상기 도핑된 소스 및 드레인 연장 영역들의 조합된 형태를 따르는 도핑되지 않은 공간 영역을 정의하는 외부 부분을 더 포함하고, 상기 외부 부분은 상기 도핑되지 않은 채널부에 인접하는 외부 에지를 갖고, 상기 스크리닝 영역은 상기 외부 부분의 상기 외부 에지까지 연장되는, 반도체 트랜지스터 구조체.
  10. 제9항에 있어서, 정해진 도펀트 농도를 갖는 임계 전압 설정 영역을 더 포함하고, 상기 임계 전압 설정 영역은 상기 고농도 도핑된 스크리닝 영역 바로 위에 위치하고 상기 고농도 도핑된 스크리닝 영역과 동일 공간에 걸쳐 상기 깊은 소스 및 드레인 도핑 영역들 사이에 측방향으로 연장되고, 상기 도핑되지 않은 채널 층에 의해 상기 최종 트랜지스터 게이트의 하부와 분리되는, 반도체 트랜지스터 구조체.
  11. 제9항에 있어서, 상기 최종 트랜지스터 게이트는 금속 재료를 포함하는 반도체 트랜지스터 구조체.
  12. 제9항에 있어서, 상기 스크리닝 영역은 상기 최종 트랜지스터 게이트의 하부로부터 Lg/1.5 내지 Lg/5의 거리에 위치하는 반도체 트랜지스터 구조체.
  13. 실리콘 기판 내에 형성된 반도체 트랜지스터 구조체로서,
    상기 실리콘 기판 내에 있고, 정해진 두께로 되어 있고 상기 기판을 가로 질러 측방향으로 연장되는 도핑된 영역을 포함하는 스크리닝 영역 - 상기 스크리닝 영역은 상기 스크리닝 영역에 대한 제1 극성을 생성하는 효과가 있는 적어도 하나의 도펀트 종으로 도핑되고, 상기 스크리닝 영역은 5×1018 내지 1×1020 원자/㎤의 도펀트 농도로 도핑됨 -;
    상기 스크리닝 영역 바로 위에 있고 상기 실리콘 기판의 상부 표면으로부터 상기 스크리닝 영역을 분리하는 효과가 있는 도핑되지 않은 채널부;
    상기 스크리닝 영역의 양 측면에 있고, 상기 스크리닝 영역의 두께보다 깊은 정해진 깊이로 연장되고, 상기 제1 극성과 반대인 제2 극성을 생성하는 효과가 있는 적어도 하나의 도펀트 종으로 도핑되는 깊은 소스/드레인 구조; 및
    상기 실리콘 기판의 상기 상부 표면까지 연장되고, 상기 채널부에 대한 유효 게이트 길이를 정의하고, 안쪽으로 경사지거나, 바깥쪽으로 경사지거나, 수직이거나 또는 상기 깊은 소스/드레인 구조와 계면에서 인접하는 만곡된 형태를 따를 수 있는 도핑된 상부 부분을 포함하고,
    상기 스크리닝 영역은 상기 계면과 동일한 평면을 따라 또는 상기 계면 위가 아니고 상기 계면 아래 일정 거리에 측방향으로 위치하도록 배치되고,
    상기 깊은 소스/드레인 구조와 도핑된 상부 부분의 조합된 형태를 따르는 도핑되지 않은 공간 영역을 정의하는 외부 부분을 더 포함하고, 상기 외부 부분은 상기 도핑되지 않은 채널부에 인접하는 외부 에지를 갖고, 상기 스크리닝 영역은 상기 외부 부분의 상기 외부 에지까지 연장되는, 반도체 트랜지스터 구조체.
  14. 삭제
  15. 제13항에 있어서, 상기 외부 부분은 도핑되지 않은 실리콘 게르마늄으로 이루어진 반도체 트랜지스터 구조체.
  16. 제13항에 있어서, 상기 깊은 소스/드레인 구조는 에피택셜 성장을 사용하여 형성되는 반도체 트랜지스터 구조체.
  17. 제13항에 있어서, 상기 스크리닝 영역과 상기 도핑되지 않은 채널 층 사이에 임계 전압 설정 영역을 더 포함하는 반도체 트랜지스터 구조체.
  18. 제13항에 있어서, 상기 스크리닝 영역은 이온 주입을 사용하여 형성되는 반도체 트랜지스터 구조체.
  19. 제18항에 있어서, 상기 스크리닝 영역은 미리 선택된 깊이, 두께, 및 도펀트 농도를 갖는 스크리닝 영역을 생성하는 효과가 있는 미리 형성된 ISSG 산화물층을 통해 형성되는 반도체 트랜지스터 구조체.
  20. 제13항에 있어서, 상기 스크리닝 영역은 3㎚ 내지 40㎚의 두께인 반도체 트랜지스터 구조체.
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