TWI436430B - 具有降低之本體電位之ｓｏｉ電晶體以及形成該ｓｏｉ電晶體之方法 - Google Patents

具有降低之本體電位之ｓｏｉ電晶體以及形成該ｓｏｉ電晶體之方法 Download PDF

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Description

具有降低之本體電位之SOI電晶體以及形成該SOI電晶體之方法
一般而言，本發明係有關於積體電路之形成，且更詳而言之，係有關於複雜電路中根據絕緣體上覆矽SOI(silicon－on－insulator)架構所形成之場效電晶體，該複雜電路可包含高速邏輯電路以及具較低速度臨界行為之功能區塊，例如，記憶體區域。
積體電路之製造需要根據特定之電路佈局將大量之電路元件形成於所給之晶片區域上。一般而言，有多種製程技術目前在實施，其中，對複雜電路而言，例如，微處理器、儲存晶片、特殊應用積體電路(ASIC)、及類似者，互補式金屬氧化物半導體(CMOS)技術為目前最有可為之方式之一，由於在考慮到操作速度及/或功率消耗及/或成本效益方面有極佳特性。於使用CMOS技術之複雜積體電路製造期間，數百萬之互補式(complementary)電晶體，亦即，N通道電晶體以及P通道電晶體，係形成於包含結晶半導體層之基底上。無論考慮N通道電晶體或P通道電晶體，MOS電晶體包含所謂之PN接面，該等PN接面由高濃度摻雜之(highly doped)汲極與源極區以及反向或低濃度摻雜之(inversely or weakly doped)通道區之間的界面所形成，該反向或低濃度摻雜之通道區設置於該汲極區與該源極區之間。
該通道區之導電率，亦即，導電通道之驅動電流能力，由形成於該通道區上方之閘極電極所控制，且與該閘極電極以薄絕緣層隔開。在由於在該閘極電極施以適當的控制電壓形成導電通道後，通道區之導電率取決於摻質濃度、多數電荷載子之移動率、以及對於在電晶體寬度方向上通道區之給定延伸區的介於源極與汲極區間之距離，此距離亦稱為為通道長度。因此，結合在閘極電極被施以控制電壓後快速地於絕緣層下方生成導電通道之能力，該通道區之導電率實質上決定了MOS電晶體之效能。因此，後者態樣使通道長度減少且相關聯地使通道電阻率降低，為用於實現積體電路之操作速度的增加之主要設計準則。
考慮到前者態樣，除了其他優點之外，對製造MOS電晶體而言，SOI架構已日益漸形重要(由於PN接面之減少的寄生電容(parasitic capacitance)之特性)，因此，相較於塊體電晶體(bulk transistor)而言可有較高之開關速度(switching speed)。於SOI電晶體中，半導體區(其中設有汲極與源極區以及通道區)亦稱之為本體(body)且被介電地包覆(dielectrically encapsulated)。此種配置提供了顯著的優點，但亦引起一些問題。塊體裝置之本體係電性連接至基底且因此施以特定電位，使基底維持塊體電晶體之本體於特定電位，相反地，SOI電晶體之本體並未連接至特定參考電位，且因此，由於聚積少數電荷載子，故本體之電位通常可為浮動(float)，從而導致電晶體之臨界電壓(Vt )的變化，取決於電晶體之“開關歷史(switching history)”，此亦可稱之為磁滯現象(hysteresis)。尤其，對靜態記憶體單元(memory cell)而言，操作相依臨界變化可導致單元之顯著不穩定性，此可能不被見容於記憶體單元之資料完整性上。因而，於包含記憶體區塊之習知SOI裝置中，與臨界電壓變化相關聯之驅動電流變動藉由適當設計測量而列入考量，以提供於記憶體區塊中之SOI電晶體之足夠高之驅動電流範圍。因此，於記憶體區塊中之各別SOI電晶體通常係形成有足夠大之寬度，以提供所需之驅動電流裕度(margin)，因而需要適度高量之晶片區域。同樣地，用於去除由浮動本體電位所導致之臨界變動(例如所謂之本體縛點(body tie))之其它設計測量是非常耗費空間之解決方式，且可能不適用於包含延伸之RAM區域的高度尺寸縮放與複雜半導體裝置。
因此，於其它SOI製造製程中，藉由增加汲極與源極接面之漏電而減少電荷聚積，以將聚積之電荷載子得以至少放電至某一程度。藉由特定地設計PN接面以展現對汲極/源極－本體二極體的增加之二極體電流，可達成此些PN接面之漏電增加，以釋放出足夠之電荷載子以維持本體電位且因而維持臨界電壓變化於預先定義之容限(tolerance)內。為此目的，所謂之預非晶化(pre－amorphization)佈植常被用以實質上地將汲極與源極區非晶化(amorphize)及將汲極與源極區再結晶(re－crystallize)，此遂可導致於本體區及汲極與源極區中之錯位缺陷(dislocation defect)，因而對電荷載子提供了漏電路徑。雖然此種接面設計可提供SOI電晶體有減少之本體電位變動而無須仰賴其他技術，例如本體縛點及類似者，然而，由於對橫向與垂直摻質分佈(dopant profile)的某種影響，對高速電晶體而言可觀察到效能某種程度之降低。再者，對於記憶體單元中之SOI電晶體而言，仍可觀察到臨界電壓的顯著變化，此可導致寫入穩定性之降低以及因而降低信賴性與良率。
本發明係針對可解決或至少降低一些或所有之前述問題的各種方法及系統。
以下提出本發明之簡化概要，以提供對本發明之一些態樣之基本瞭解。該概要並非為本發明之詳盡綜述。其並不是意欲確認本發明之重要或關鍵元件或是描述本發明之範疇。其唯一目的僅在於以簡化型式提出一些概念以作為後述之更詳盡說明的前序。
一般而言，本發明係針對一種用以降低於先進SOI電晶體中之磁滯效應(hysteresis effect)的技術，其中，可維持與現存技術之高度相容性，而額外地提供有效機制以將來自SOI電晶體之本體區之不想要之電荷載子予以放電。為達到此目的，適當之原子物種(atomic species)可被加入到汲極與源極區中且部分地被加入到本體區中，以提供各別PN接面之增加之漏電流，而將對整體垂直與橫向摻質分佈之影響維持於低程度。在不意欲限制本發明至以下之說明的情況下，相信藉由加入適當的非摻雜原子物種，可將有效之電荷載子陷阱施行於對應之半導體材料之能帶隙(band gap)中，及/或於汲極與源極區之標準摻質之擴散行為可受到影響，此可導致顯著增加之接面漏電，繼而可導致有效機制以用於將不想要之電荷載子予以放電。因此，本體電位之變化可顯著地減少，因而擴展了SOI電晶體有關電壓與溫度相依性之效能特性。此外，於其他例示實施例中，各別接面之增加之漏電可有利地被使用在記憶體單元應用，其中，磁滯現象與於本體電位之改變可導致臨界電壓的對應操作相依變化，因而對於編程各別記憶體單元而言，有可能地導致顯著的不穩定性。由於接面漏電之顯著增加，臨界變化可顯著地減少，因而改善並穩定了各別記憶體單元的寫入能力。因此，SOI架構可有效地用於靜態RAM區域，其中，可達成各別電晶體區域大小之尺寸縮減，因為電晶體寬度之對應製程裕度(margin)可顯著地降低，如前所說明。
根據本發明之一例示實施例，一種方法包含提供非摻雜原子物種到形成於基底(substrate)上方之第一絕緣體上覆矽(SOI)電晶體之汲極與源極區域中以及至少部份到該第一SOI電晶體之本體區中。該方法復包含藉由佈植一種或多種摻質物種，於汲極與源極區域中形成汲極與源極區。最後，汲極與源極區被退火(anneal)，以實質上將汲極與源極區中之佈植引發之晶體損壞再結晶，其中，該非摻雜原子物種提供從本體區域到汲極與源極區中之增加之漏電路徑。
根據本發明之另一例示實施例，一種方法包含將至少一種之碳與氟佈植到第一SOI電晶體之本體區之一部份及汲極與源極區中。再者，執行退火製程以活化於該汲極與源極區中之摻質。
根據本發明之又另一例示實施例，一種半導體裝置包括包含第一SOI區之基底。第一電晶體形成於該第一SOI區中，其中，該第一電晶體包含汲極區、源極區、本體區、以及漏電區。每一漏電區包含至少一種之碳與氟，自該汲極區與該源極區中之一者延伸至該本體區內。
雖然本發明容許有各種修改及替代形式，惟本發明之實施例已以圖式例示且於此詳細描述。然而，應瞭解，於此特定實施例之敘述並非意欲限制本發明於所揭露之特定形式，而是相反地，本發明意欲涵蓋所有落入由附加之申請專利範圍所定義之本發明之精神與範圍內的修改、均等者及替代者。
本發明之例示實施例如下所描述。為了清楚起見，並非實際實作之所有特徵均描述於此說明書中。當然將會理解的是，在任何此種實際實作之發展中，必須完成許多實作特定之決定以達到開發者之特定目標，例如，順從與系統相關及商業相關之限定，此將隨實作之不同而改變。此外，將會理解到，如此之開發努力可能是複雜且耗費時間的，但，將仍是對本發明之揭露內容有單方面了解之熟悉該項技藝之人士所進行之例行工作。
現將參考所附圖式描述本發明。於圖式中所示意地顯示之各種結構、系統及裝置，僅是為了說明的目的，以便不使本發明為熟悉該項技藝之人士所熟知之細節所混淆。然，仍納入所附之圖式以描述與說明本發明之例示實施例。文中所用之字與措辭應瞭解並解讀為具有與熟悉該項技藝之人士所瞭解之字與措辭一致之意義。於此一致使用之詞或措辭並非意欲暗示詞或措辭之特定定義(亦即，與熟悉該項技藝之人士所瞭解之通常與慣用意義不同之定義)。在詞或措辭意欲具有特定意義(亦即不是熟悉該項技藝之人士所瞭解之意義)的情況，此種特定定義將會明確地提出於說明書中以定義的方式直接且毫不含糊地提供對該詞或措辭之特定定義。
一般而言，本發明係有關於一種用以形成SOI電晶體之技術，該SOI電晶體具有增進機制用以自本體區將不想要之電荷載子移除，以降低浮體效應以及與其相關聯之對應負效應，例如，臨界變化，此可顯著地限制了先進半導體裝置之RAM區域中的最小電晶體尺寸，因為臨界電壓的顯著差異(mismatch)可導致將位元寫入各別記憶體單元時之各別不穩定性。如前所述，於精密之SOI電晶體中，本體區(亦即，介於汲極與源極區之間所形成的區域)於垂直方向藉由埋入絕緣層而予以電性絕緣，因而，可藉由撞擊離子化(impact ionization)及類似者所產生之對應之少數電荷載子可聚積於該本體區中，因此，顯著地改變對應之臨界電壓，亦即，使導電通道開始形成於該本體區中之電壓。因此，除非提供額外的所謂本體縛點(body tie)，否則所聚積之電荷載子可被放電跨過各別汲極與源極區，且因此，通常，各別錯位缺陷會產生於PN接面之附近，以增加該接面之漏電流，亦即，反向二極體電流，此可使得所聚積之少數電荷載子放電至少到某一程度。雖然此機制是相當地有效，特別是針對積體電路中之邏輯區塊而言，惟可能希望有增進機制用以將電荷載子自本體區放電，以更有效率地降低磁滯效應。舉例而言，於微處理器之靜態RAM區域或任何其他具有延伸記憶體區域之積體電路中，對各別RAM位元單元的穩定操作而言，適度穩定之臨界電壓(Vt)為一重要因素。因此，於一些習知方式中，臨界電壓之顯著變化可由分別地調整電晶體寬度尺寸來負責，以具有足夠之電流驅動能力裕度以容許該臨界電壓變化。根據本發明，浮體效應(floating body effect)以及臨界電壓變化可顯著地降低，而不會實質上負面影響SOI電晶體之任何其他效能特性，此係藉由適當地提供輕之原子物種，例如，碳或氟，其可能不會顯著地改變摻雜特性，且亦可稱之為非摻雜物種，以有效地修改接面漏電，亦即，顯著地增加接面漏電，此直接地轉換為該臨界電壓之各別增加之穩定度。因此，對其他相同之電晶體參數而言，可達成有關於電壓與溫度相依性之顯著改善，因為由於該浮體效應之電壓與溫度相依性之故，針對特定之操作條件，許多先進之SOI裝置被特定地設計。於其他情況，特定之裝置區域，例如，SRAM區域，可容納具有改善之漏電行為的SOI電晶體，以增進臨界電壓穩定度，從而提供電位用以顯著地減小整體電晶體尺寸，而其他裝置區域，例如邏輯區塊，可基於習知技術而形成，因而不會過度地增加於此些區域中之靜態漏電流。
如第1a至第1e圖與第2a至第2d圖所示，本發明之進一步例示實施例將更詳細地予以描述。第1a圖示意地顯示半導體裝置100之剖面示意圖，該半導體裝置100包含於較早製造階段之SOI電晶體110。於此製造階段，該SOI電晶體110可包含形成於閘極絕緣層105上的閘極電極104，該閘極絕緣層105遂形成於半導體層103上。該半導體層103可由任何適當的半導體材料所組成。於例示實施例中，該半導體層103實質上由矽所組成，因為絕大多數之複雜積體電路在目前且將在不久之未來係基於矽而形成。應理解，根據所需之特定濃度分佈，該半導體層103可包含某一量之摻質。再者，該半導體層103之厚度可適當地予以選取，以提供所希望之裝置特性。舉例言之，該SOI電晶體110可予以設計為部份空乏電晶體(partially depleted transistor)，其中，該半導體層103之厚度在10至數十奈米之範圍。再者，該半導體層103可具有裝置特定特性，有關於結晶(crystallographic)定向、應力、及類似者。舉例言之，若電晶體110代表矽基電晶體，則該半導體層103可設置為應變(strained)矽層以增進電荷載子移動率。該層103可根據典型之SOI配置而形成於各別之埋入絕緣層102上，此層102可由任何適當的材料，例如，二氧化矽、氮化矽、及類似者，所組成。再者，基底101，例如，矽基底或任何其他適當之載體材料，可設置來支撐層102與103。
於此製造階段，鄰近於閘極電極104之各別之汲極與源極區域106可由各別之隔離結構(未顯示)及由該閘極電極104而界定，其中，各別之汲極與源極區將被形成於各別之區域106中。再者，於該層103中界定本體區107，該本體區107實質上位於該閘極電極104下方，其中，應理解，汲極與源極區域106之尺寸以及本體區107可由之後之製造製程界定，此時實際之汲極與源極區係基於各別之佈植製程與退火週期而形成，如將於後描述者。該本體區107因此可代表於層103中之介於源極與汲極區之間的半導體區仍將形成並界定各別之PN接面。因而，相對於該源極與汲極區，該本體區被反向地(inversely)摻雜，而於該電晶體100之操作期間，當於該閘極電極104上施以適當的控制電壓後，可於該本體區中形成導電通道。
此外，於一例示實施例中，可已於閘極電極104上形成有偏移間隔件(offset spacer)元件108，舉例言之，由二氧化矽所組成，以對於離子佈植製程109提供所需之偏移，該離子佈植製程109可被設計成實質上將汲極與源極區域106非晶化(amorphize)，以於之後再結晶製程中產生各別之結晶缺陷於該本體區107中以及於該汲極與源極區中，該汲極與源極區仍將形成以產生為各別PN接面之有效漏電路徑，如前所說明。典型地，該佈植製程109係稱之為預非晶化(pre－amorphization)佈植製程，其中，實際上，於適當之佈植劑量，重(heavy)離子物種被用以產生顯著結晶損壞。舉例而言，氙、鍺及類似者可基於廣為接受之佈植配方而被使用以實質上將汲極與源極區域106非晶化。應理解，於其他例示實施例中，該預非晶化佈植109可於之後階段予以施行，如將參考第2a圖至第2d圖而描述者。
於第1a圖中所示之該半導體裝置100可根據以下之製程予以形成。在提供其上形成有埋入絕緣層102與半導體層103之基底101後，適當之隔離結構，例如，淺溝槽隔離(shallow trench isolation)，可基於廣為接受之技術而形成，以提供多個電性絕緣之SOI區。之後，或於此些隔離溝槽形成之前，若有需要的話，可施行佈植製程，以於該半導體層103內建立各別之垂直摻質分佈。其次，用於閘極絕緣層105之絕緣材料可例如由氧化及/或沉積而形成，隨後沉積適當閘極電極材料，例如，摻雜或非摻雜之多晶矽，該沉積可基於廣為接受之低壓化學氣相沉積製程而完成。之後，基於光微影與精密之蝕刻技術可圖案化此些材料層，以得到該閘極電極104以及該閘極絕緣層105。繼而，藉由保形地(conformally)沉積適當之材料，例如，二氧化矽、氮化矽及類似者，形成偏移間隔件108。若有需要的話，可藉由非等向性(anisotropic)蝕刻技術移除該材料之水平部份，以形成如圖所示之間隔件108。於一些例示實施例中，偏移間隔件108之寬度可根據用以形成汲極與源極延伸區之佈植製程所要求之需求而予以選取，其中，可於預非晶化製程109之前或於該製程109之後施行對應之佈植製程。應理解的是，當對該閘極電極104需要增加偏移時，該預非晶化佈植製程109可於之後階段予以施行，基於可用以使仍將形成之汲極與源極區橫向地分佈之其他側壁間隔件。於所示實施例中，可基於間隔件108施行該預非晶化佈植製程109，以實質上將汲極與源極區域106非晶化下至一深度，該深度甚至可延伸到該埋入絕緣層102。於此例中，該非晶化部份106之後續再成長可基於由本體區107所提供之結晶模板(template)而發生。
第1b圖示意地顯示該半導體裝置100於進一步佈植製程111中，於該佈植製程111期間，輕之原子物種111B，例如，碳、氟及類似者，可被引入到該層103中以適當的濃度與深至特定之深度111A，以確保該輕之原子物種存在於仍將形成之汲極與源極區中以及於該本體區107之一部份中。舉例言之，可基於特定製程參數而佈植碳，其中，可基於模擬計算而輕易地建立各別之佈植劑量與能量值，以於該特定深度111A處得到所希望之濃度。舉例言之，集中於深度111A附近之碳原子之濃度之範圍可從約1x1019 至1x1020 原子/立方公分。相似的值亦可適用於氟。於其他例示實施例中，當適度低濃度約1x1019 至5x1019 原子/立方公分被認為適當時，於較早製造階段可施行該佈植製程111，例如，於該閘極電極104形成之前，因而亦將該輕之原子物種，例如，碳與氟，設置於遍佈該本體區107中。舉例言之，當於該半導體層103中形成所需之垂直摻質分佈時，該佈植製程111可加入於各別之佈植週期中，以提供所希望之碳或氟濃度。於其他例示實施例中，於磊晶成長(epitaxial growth)製程期間可加入各別之輕的原子物種，此時可基於磊晶成長技術形成該層103或其一部份，其中，於磊晶成長製程之特定階段期間可加入對應量之碳、氟及類似者。
第1c圖示意地顯示於進一步先進製造製程之該半導體裝置100。在此，該裝置100可包含各別之汲極與源極延伸區112，該延伸區112可由適當高摻質濃度而予以界定，其中，取決於該電晶體110所代表之電晶體類型，根據裝置需求而將N型摻質或P型摻質引入到特定深度。如前所說明，於其他例示實施例中，可於該預非晶化佈植109之前形成該汲極與源極延伸區112，且於一些實施例中，亦可於用以引入輕原子物種111B之佈植製程111之前形成該汲極與源極延伸區112。對應之製程流程可有助益於下述情況，當實質上非晶化區域106之增加偏移，有關於閘極電極104，亦即，有關於通道區緊接著位於該閘極絕緣層105下方之通道區，可能是需要的。另一方面，基於該預非晶化區域106形成延伸區112可減少在用以形成該區112之對應的佈植製程期間之任何通道效應，因而於定位該區112時提供增加之準確度。
此外，於一些例示實施例中，可基於對應之佈植製程形成所謂之暈環(halo)區113。該暈環區113可包含與其餘本體區117有相同導電率類型之增加的摻質濃度，以提供PN接面之更有效分級之摻質梯度，該些PN接面係形成介於該延伸區112之間，相對於本體區107以及該暈環區113，該延伸區112為反向摻雜的，而深汲極與源極區仍將被形成。可基於廣為接受之佈植配方形成該暈環區113，該配方可亦包含傾斜佈植以於該閘極電極104下方提供增加之摻質濃度。應理解的是，於一些例示實施例中，在用以界定該暈環區113與該延伸區112的各別之佈植製程之後，用以引入該輕原子物種111B之該佈植製程111可被施行。舉例言之，在基於不同之側壁間隔件元件之暈圈佈植之後，該佈植製程111可被施行，因而於設計輕原子物種111B之橫向濃度分佈上提供了增進的彈性。舉例而言，若與該本體區107之重疊減少為所希望的，則在該佈植111之前，可提供厚度增加之對應間隔件元件，因而得到有關於該閘極電極之增加偏移。該輕之原子物種111B亦可稱之為非摻雜物種，因為對應之原子可做為電荷載子陷阱及/或擴散修改者而不是受體或施體，如同標準摻質物種一樣，可對應地使於各別能帶隙中之費米能階(Fermi level)改變。
第1d圖示意地顯示於進一步先進製造階段中之該半導體裝置100。該電晶體100於此階段可包含形成於該閘極電極104之側壁上的側壁間隔件結構114，其中，該間隔件結構114可包含一個或多個單獨之間隔件元件，例如，間隔件114A、114B，可能包含額外之蝕刻中止襯墊(etch stop liner)，其中，基於有關於深汲極與源極區115之橫向分佈之設計準則界定該間隔件結構114之寬度，該深汲極與源極區115可基於佈植製程116而形成。應理解的是，該製程116可包含多個佈植步驟，其中，第一間隔件元件114A可被形成，且隨後可執行第一佈植步驟，而接著，第二間隔件元件114B可被形成，繼之為第二佈植步驟。於其他例示實施例中，對該深汲極與源極區115而言，更多的間隔件元件或單一間隔件元件可適用於產生各別之橫向及垂直摻質濃度。
基於廣為接受之配方可形成該間隔件結構114，該配方包含適當間隔件材料之沉積，例如，氮化矽、二氧化矽及類者，其中，若有需要，於間隔件材料之前，可形成各別之襯墊材料，且隨後可施行非等向性蝕刻製程以得到該結構114的單獨之間隔件元件。於各別之製程序列期間，該沉積與蝕刻參數可適當地予以選取，以於該製程116的一或多個佈植步驟期間得到所需之間隔件寬度以及因此得到遮蔽效應。在該佈植製程116完成後，適當之退火製程可予以執行，以活化界定該延伸區112及該深汲極與源極區115之摻質物種以及該暈環區113與該輕之原子物種111B。此外，於各別之退火製程期間，實質上非晶化區106可實質上予以再結晶，而於再結晶製程期間，介於結晶與實質上非晶化區之間的界線附近可產生各別之錯位缺陷。再者，取決於退火過程之特性，摻質與非摻雜原子物種111B之某些程度的擴散可發生，其中，該物種111B之存在至某一程度可修改該摻質之擴散率，此可導致該摻質之外擴散(out－diffusion)減少，因而於PN接面處提供了更明顯之摻質梯度。於一些例示實施例中，高度先進之退火技術可被使用，例如，快速加熱退火(flash anneal)或雷射退火(laser anneal)技術，其中，短持續時間之能量幅射之脈衝被導向表面部份，以將對應之表面以高度區域化方式加熱，因而，啟動摻質之有效活化，其中，由於該各別之幅射脈衝之短持續時間，擴散程度會顯著地降低。另一方面，基於溫度範圍於大約600℃至800℃之範圍的熱處理，有效之再結晶化可予以施行，於此，摻質擴散可顯著地降低，而該結晶結構係實質上予以重新配置。
第1e圖示意地顯示於進一步先進製造階段中之該半導體裝置100。於上述之退火製程完成後，該裝置100包含具增加之錯位缺陷的各別區119，該區119可自本體區107延伸進入到該延伸區112及/或該深汲極與源極區115中，取決於其橫向分佈，因而對該本體區107中所聚積之電荷載子而言，提供了增加之漏電路徑，如前所說明。此外，至少一部份之區119可包含非摻雜輕原子物種111B，因而增進接面漏電，如前所說明。再者，如前參考第1d圖所述，當已使用習知退火製程，各別之PN接面115P可具有較明顯的(亦即，陡峭的)濃度分佈，因為由非摻雜輕原子物種111B存在所導致之修改後的擴散行為。因此，於該電晶體110之操作期間，聚積於該本體區107中之少數電荷載子(亦即，對N通道電晶體而言為電洞，而對P通道電晶體而言為電子)之數量可顯著地減少，因為由包含非摻雜輕原子物種111B之區119所提供之增加之漏電速率。
此外，該裝置100可進一步包含形成於該汲極與源極區115中以及於該閘極電極104中之各別金屬矽化物(metal silicide)區117，以降低該些區域之接觸電阻與片電阻。舉例而言，該區107可包含鎳、鉑、鈷、或其組合，呈各別之金屬矽化物之型式。另外，該半導體裝置100可具有形成於其上之各別之應力介電層118，該應力介電層118可由任何適當材料所組成，例如，氮化矽，其可設有於壓縮應力或拉伸應力(compressive or tensile stress)之大約20GPa(Giga Pascal)的範圍內之高本徵應力(intrinsic stress)，因而亦給予該本體區107高量之應變，進而當分別地提供壓縮與拉伸應力時增加了電洞與電子之電荷載子移動率。應理解的是，對形成於半導體裝置100上之不同類型的電晶體110而言，應力介電層118可設有不同的本徵應力。舉例言之，當代表P通道電晶體時，該層118可設有高壓縮應力，而當該電晶體110代表N通道電晶體時，可施以高拉伸應力。無論為何種類型電晶體，如上所說明，可提供非摻雜輕之原子物種111B，以增加接面漏電，因而，對二種類型之電晶體而言，顯著地減少浮體效應。
參考第2a至第2d圖，現將更詳細描述本發明之另外例示實施例，其中，根據所提供之非摻雜輕原子物種之具有增加接面漏電的SOI電晶體，可以局部選擇性方式而提供，以整體顯著地增進半導體裝置之裝置效能。
第2a圖示意地顯示半導體裝置200，該半導體裝置200包含第一裝置區250L以及第二裝置區250M，其中，區250L、250M二者皆表示具有SOI結構之區。亦即，該半導體裝置200可包含基底201，例如，矽基底或其他任何合適之載體材料，可於該基底201上形成有埋入絕緣層202，例如，二氧化矽層及類似者，而於該埋入絕緣層202上設置有半導體層203。於裝置區250L、250M二者中，基於各別之隔離結構230可界定多個SOI區。該各別之SOI區可對應於位於該第一裝置區250L中之電晶體元件210L和220L，而第一電晶體210M與第二電晶體220M可設置於該第二裝置區250M中。舉例言之，電晶體210L、210M可代表N通道電晶體，而電晶體220L、220M可代表P通道電晶體。然而，應理解，於該第一裝置區250L中之該些電晶體210L、220L可代表任何類型之電晶體，其可接收有關於PN接面設計或任何其他電晶體特定特性之不同類型之處理。同理也適用於該第二裝置區250M中之該些電晶體210M、220M。以下，可假定該第二裝置區250M可於PN接面接收增加之漏電，以提供顯著減少之浮體電位變動以及因而提供減少之臨界電位變化，該第二裝置區250M可代表記憶體區域，例如，微處理器之靜態RAM區域及類似者。另一方面，該裝置區250L可代表裝置區域，例如，邏輯功能區塊，其中，對於臨界電壓穩定度的需求較不明顯，而減少之接面漏電可增進該裝置200之整體效能，因為於該第一裝置區250L靜態功率消耗可維持於適度低位準。
於該第一與第二裝置區250L、250M中之電晶體210L、220L、210M、220M可實質上具有與如第1a至第1e圖中所描述之電晶體10相同的配置。於例示實施例中，電晶體210、220於製造階段可具有閘極電極204以及側壁間隔件結構214形成於其上。再者，於各別之汲極與源極區域206中，基於各別之偏移間隔件結構(未顯示)，延伸區(未顯示)仍可被形成，亦於第1a圖至第1c圖中所描述者。再者，本體區207可位於各別之汲極與源極區域206之間。再者，該裝置200可經受預非晶化佈植製程209，其中，於第2a圖至第2d圖中所示之例示實施例，各別之佈植製程209係選擇性地予以施行於特定之電晶體類型，例如，電晶體210L與210M，而其他電晶體，例如，電晶體220L與220M可由對應之阻劑遮罩(resist mask)231覆蓋。對應之製程策略可具優勢，當針對不同類型之電晶體，於區域206中之各別之汲極與源極區的分佈可能必須予以不同地施行，例如，由於將使用之不同類型的摻質。舉例言之，對P通道電晶體而言，硼(boron)可經常地被用來做為P型摻質，相較於N型摻質，例如，砷(arsenic)，P型摻質具有顯著不同的擴散行為，因而可能需要不同之佈植及非晶化策略。於其他例示之實施例中，對於該第一裝置區250L內之所有電晶體而言，抑或，對於該第二裝置區250M中之所有電晶體元件而言，抑或，對於該裝置200之所有電晶體元件而言，該預非晶化佈植209可共同地予以施行。如前所述，在間隔件結構214形成之前，該預非晶化佈植209可予以施行，例如參考第1a圖至第1e圖中所說明者，而於此實施例中，會達成自對應之閘極電極204所增加之非晶化區之偏移。因此，電晶體的對應錯位缺陷可自各別之通道區得到補償。舉例言之，基於氙、鍺或任何其他重之離子，該佈植209可予以施行，其中，用以達成所需之非晶化效應深入到所希望之深度的各別之佈植參數可基於模擬計算及/或各別之實驗而輕易地予以建立。因而，於電晶體210L、210K中之汲極與源極區域206內達到所希望之非晶化。
第2b圖示意地顯示說明該半導體裝置200於該第一區250L中具有另外的佈植遮罩(implantation mask)232，同時暴露該第二區250M的至少一部份，亦即，電晶體210M。再者，該裝置200遭受用以引入輕原子物種之佈植製程211，其中，於一例示實施例中，碳可用做為該輕原子物種，以對應地修改於各別之PN接面形成期間之接面漏電。關於佈植製程211之特性，與如前參考製程111所說明之相同的標準適用。亦即，適當之佈植參數，例如，劑量以及能量，可基於藉由模擬及/或實驗所得之裝置特定需求而輕易地予以建立。因而，對應之輕的原子物種，例如，碳，可以所需之濃度引入深入至特定深度，以對於各別之PN接面得到所希望之增加之漏電流，如前所說明。舉例言之，該製程211可設計用以將各別之原子物種定位於該半導體層203之整個深度內，或最大濃度可被定位於任何所需之深度，例如參考第1b圖所顯示及討論者。
第2c圖示意地顯示於基於適當之阻劑遮罩233之進一步佈植製程216期間之該裝置200，該阻劑遮罩233覆蓋電晶體220L、220M，但將電晶體210L、210M暴露出來。於該佈植216期間，對於深汲極與源極區而言，基於廣為接受之佈植配方，各別之摻質物種可被佈植到區域206中。應理解，於第2a圖至第2c圖中所示對應之製程順序對於電晶體220L、220M可已予以施行，當各別之製程必須予以單獨地調整以因應各別之電晶體類型。於又其他實施例中，如前所討論，對於各別之裝置區250L、250M中之每一電晶體類型而言，於第2a圖至第2b圖中所示之各別製程可同時地予以施行，亦即，於區250L之電晶體210L、220L將由阻劑遮罩232覆蓋，而所有之電晶體210M、220M可遭受佈植製程211，以於其中共同地設置各別輕之原子物種，當對於二種類型電晶體對應之佈植參數可能皆適當。對於非晶化佈植209而言，亦可採取相似之考量。因而，該汲極與源極佈植216可基於該遮罩233而予以施行，以對於各別類型之電晶體提供適當之摻質物種。
於其他例示之實施例中，在製程216完成之後，如前所述之順序可重覆於電晶體220L、220M，其中，各別之電晶體210L、210M可由各別之遮罩覆蓋。不論所使用之製程策略為何，在所有電晶體210L、220L、210M、220M中之各別之汲極與源極區形成之後，適當之退火製程可予以施行，以將非晶化部份再結晶且將於電晶體中各別之摻質活化。
第2d圖示意地顯示於該各別之退火製程完成後之該裝置200，其中，為方便起見，源於預非晶化佈植209之各別之錯位缺陷區219僅顯示於電晶體210L、210M中。此外，由於額外加入輕之原子物種，例如，碳，於該電晶體210M中之各別之缺陷區219A，至少部份包含額外的原子物種，相較於於電晶體210L中之各別之缺陷區219，可提供顯著增進之接面漏電。因而，各別之電晶體210M可展現顯著減少之臨界變化，致使此些電晶體適用於靜態RAM區域，其中，需要高度之臨界電壓匹配。因此，對先進半導體裝置而言，可維持與習知SOI策略之高度相容性，然而，於產品良率上可達到顯著之改善，由於於敏感裝置區域，例如，區250M，中所減少之浮體效應。再者，於區250M中之電晶體尺寸，亦即，於各別之電晶體寬度方向之尺寸，相較於提供實質上相同效能之習知裝置可予以減少，因為驅動電流裕度可由於於裝置區250M中之電晶體210M之磁滯效應減少而降低。應進一步理解，雖於第2d圖中未顯示，但用以增加漏電流之對應技術亦可施用於電晶體220M。進而，藉由加入輕之原子物種而選擇性增加漏電流可基於如前參考第1a圖至第1e圖所述相同之製程策略而予以施行。亦即，相較於如第2a圖至第2d圖中所示者，於不同之階段可施行輕之原子物種的加入。舉例而言，於較早之製造階段，可能於該閘極電極204形成之前，該輕之原子物種可被引入到該半導體層203中。因而，佈植技術、磊晶成長技術、以及類似者均可被使用。於其他情況中，亦如第1a圖至第1e圖中所述之，於側壁間隔件結構214形成之前，可藉由製程211加入該輕之原子物種。
綜合所述，本發明提供一種用於減少先進SOI電晶體中之浮體效應之增進技術，其中，於汲極與源極區及本體區之一部份中加入額外之輕原子物種，以增加對應之接面漏電。該輕原子物種，於例示實施例中包含碳或氟，可於任何合適之製造階段，藉由各別之佈植製程或藉由任何其他技術，例如，磊晶成長及類似者，而予以加入，其中，各別之製程參數可予以控制，以便得到所需增加之接面漏電。於一些例示實施例中，該對應增加之接面漏電可選擇性地提供於半導體裝置中，其中，例如，於對臨界電壓變化高度敏感之裝置區域中，可達成本體電壓變動之顯著減少，而於其他較不敏感之裝置區域中，可維持適度低之靜態漏電流。以此方式，可達成整體效能之顯著改善以及生產良率，而可維持與習知技術之高度相容性。進而，對於先進之SOI裝置而言，有關此些裝置於不同電壓及/或溫度條件之應用，由於浮體效應之顯著降低，現存裝置設計具有增進之效能。
於上所揭露之特定實施例僅是為了說明起見，因為對單方面了解於此揭露之內容的熟悉該項技藝之人士而言，本發明可以不同但等效之明顯方式進行修改或實施。舉例而言，以上所提出之製程步驟可以不同之順序予以施行。此外，除了如下申請專利範圍所述者外，於說明書中所示之結構或設計之細節並非用以限定本發明。因此，明白的是，以上所揭露之特定實施例可被改變或修改，而所有此種變化均視為在本發明之範圍與精神內。因此，於此所請求之保護範圍係如下申請專利範圍所提出者。
100．．．半導體裝置、電晶體
101．．．基底
102．．．埋入絕緣層
103．．．半導體層
104．．．閘極電極
105．．．閘極絕緣層
106．．．汲極與源極區域
107、207．．．本體區
108．．．閘隔件元件、間隔件
109、111．．．佈植製程
110．．．SOI電晶體
111A．．．深度
111B．．．輕原子物種
112．．．汲極與源極延伸區
113．．．暈環區
114．．．側壁間隔件結構
114A、114B．．．間隔件
115．．．深汲極與源極區
115P．．．PN接面
116、209、211、216．．．佈植製程
117．．．金屬矽化物區
118．．．應力介電層
119．．．區域
200．．．半導體裝置
250L、250M．．．裝置區
202．．．埋入絕緣層
203．．．半導體層
210L、210M、220L、220M．．．電晶體
206．．．汲極與源極區、區域
214．．．側壁間隔件結構
219．．．錯位缺陷區
219A．．．缺陷區
231、233．．．阻劑遮罩
本發明可藉由參考上述說明結合所附圖式而瞭解，其中，相似的元件符號識別相似的元件，且其中：第1a至第1e圖示意地顯示根據本發明之一些例示實施例之半導體裝置之剖面圖，該半導體裝置包含SOI電晶體，該SOI電晶體具有額外的輕原子物種以用於修改能帶隙及/或擴散行為；以及第2a至第2d圖示意地顯示根據本發明之例示實施例之於不同製造階段期間的半導體裝置之剖面圖，其中，有不同漏電特性之SOI電晶體係形成於不同之裝置區中，例如，邏輯區與靜態RAM區域。
100．．．半導體裝置、電晶體
101．．．基底
102．．．埋入絕緣層
103．．．半導體層
104．．．閘極電極
105．．．閘極絕緣層
107．．．本體區
110．．．SOI電晶體
111B．．．輕原子物種
112．．．汲極與源極延伸區
114．．．側壁間隔件結構
114A、114B．．．間隔件
115．．．深汲極與源極區
115P．．．PN接面
117．．．金屬矽化物區
118．．．應力介電層
119．．．區域

Claims (15)

  1. 一種製造半導體裝置之方法，包括：提供非摻雜原子物種至形成於基底上方之第一絕緣體上覆矽(SOI)電晶體之汲極與源極區域中以及至少部份至該第一SOI電晶體的本體區域中；藉由佈植一或多種摻質物種，於該汲極與源極區域中形成汲極與源極區；以及將該汲極與源極區退火，以實質上將該汲極與源極區中之佈植引發之晶體損壞再結晶，該非摻雜原子物種提供自該本體區到該汲極與源極區的增加之漏電路徑，其中，形成該汲極與源極區包括，於佈植該一或多種摻質物種之前，執行預非晶化佈植製程，以實質上將至少該汲極與源極區域非晶化，其中，於該預非晶化製程之後，才提供該非摻雜原子物種，其中，形成該汲極與源極區復包括，在執行該預非晶化佈植製程之後，執行暈環佈植製程，以及其中，在該暈環佈植製程之前，提供該非摻雜原子物種。
  2. 如申請專利範圍第1項之方法，其中，該非摻雜原子物種包括碳與氟中之至少一種。
  3. 如申請專利範圍第1項之方法，其中，該原子物種係由佈植該非摻雜原子物種而提供。
  4. 如申請專利範圍第1項之方法，復包括： 在提供該非摻雜原子物種於該第一SOI電晶體中之前，將形成於該基底上方之第二SOI電晶體遮蔽，以實質上避免將該非摻雜原子物種引入至該第二SOI電晶體中。
  5. 如申請專利範圍第4項之方法，其中，該第一SOI電晶體為記憶體單元之一部份。
  6. 一種製造半導體裝置之方法，包括：將碳與氟中之至少一種佈植到第一SOI電晶體之本體區之一部份汲極與源極區中；執行退火製程，以活化於該汲極與源極區中之摻質；以及執行暈環佈植製程，其中，在該暈環佈植製程之前，執行佈植碳與氟中之該至少一種。
  7. 如申請專利範圍第6項之方法，復包括：在佈植碳與氟中之該至少一種之前，執行預非晶化佈植製程。
  8. 如申請專利範圍第6項之方法，復包括：當佈植碳與氟中之該至少一種時，遮蔽第二SOI電晶體。
  9. 如申請專利範圍第8項之方法，其中，該第二SOI電晶體為邏輯電路之一部份，且該第一SOI電晶體為記憶體電路之一部份。
  10. 如申請專利範圍第6項之方法，其中，在該暈環佈植製程之前，執行該預非晶化製程。
  11. 如申請專利範圍第6項之方法，其中，碳與氟中之該至少一種之佈植深度小於該汲極與源極區之佈植深度。
  12. 一種半導體裝置，包括：基底，該基底包括第一SOI區；以及第一電晶體，該第一電晶體形成於該第一SOI區中，該第一電晶體包括：汲極區、源極區、本體區、以及漏電區，每一漏電區包括：碳與氟中之至少一種，從該汲極與該源極區中之一者延伸至該本體區中，其中，該汲極與源極區之深度大於該漏電區之深度。
  13. 如申請專利範圍第12項之半導體裝置，其中，該第一電晶體為靜態記憶體單元之一部份。
  14. 如申請專利範圍第12項之半導體裝置，復包括：第二SOI區，該第二SOI區包含第二電晶體，該第二電晶體包括漏電區，該漏電區實質上不具有碳與氟中之該至少一種。
  15. 如申請專利範圍第14項之半導體裝置，其中，該第二電晶體為速度關鍵功能電路模塊之一部份。
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Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7393752B2 (en) 2005-07-25 2008-07-01 Freescale Semiconductor, Inc. Semiconductor devices and method of fabrication
US7606066B2 (en) 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US7492632B2 (en) 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
DE102006019935B4 (de) * 2006-04-28 2011-01-13 Advanced Micro Devices, Inc., Sunnyvale SOI-Transistor mit reduziertem Körperpotential und ein Verfahren zur Herstellung
WO2007128738A1 (en) 2006-05-02 2007-11-15 Innovative Silicon Sa Semiconductor memory cell and array using punch-through to program and read same
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US20080160683A1 (en) * 2006-12-29 2008-07-03 Vanderpool Aaron O Source/drain extensions in nmos devices
KR101277402B1 (ko) 2007-01-26 2013-06-20 마이크론 테크놀로지, 인코포레이티드 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 ｄｒａｍ 트랜지스터
US8518774B2 (en) 2007-03-29 2013-08-27 Micron Technology, Inc. Manufacturing process for zero-capacitor random access memory circuits
US7410876B1 (en) * 2007-04-05 2008-08-12 Freescale Semiconductor, Inc. Methodology to reduce SOI floating-body effect
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) * 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
DE102007030056B3 (de) * 2007-06-29 2009-01-22 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Blockieren einer Voramorphisierung einer Gateelektrode eines Transistors
WO2009039169A1 (en) 2007-09-17 2009-03-26 Innovative Silicon S.A. Refreshing data of memory cells with electrically floating body transistors
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8349662B2 (en) 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
US20090250754A1 (en) * 2008-04-02 2009-10-08 United Microelectronics Corp. Partially depleted silicon-on-insulator metal oxide semiconductor device
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US7936017B2 (en) * 2008-05-15 2011-05-03 International Business Machines Corporation Reduced floating body effect without impact on performance-enhancing stress
US8471307B2 (en) * 2008-06-13 2013-06-25 Texas Instruments Incorporated In-situ carbon doped e-SiGeCB stack for MOS transistor
DE102008035816B4 (de) 2008-07-31 2011-08-25 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG, 01109 Leistungssteigerung in PMOS- und NMOS-Transistoren durch Verwendung eines eingebetteten verformten Halbleitermaterials
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US8223574B2 (en) 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8319294B2 (en) 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
US8710566B2 (en) 2009-03-04 2014-04-29 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
KR20120006516A (ko) 2009-03-31 2012-01-18 마이크론 테크놀로지, 인크. 반도체 메모리 디바이스를 제공하기 위한 기술들
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
JP5668277B2 (ja) * 2009-06-12 2015-02-12 ソニー株式会社 半導体装置
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9076543B2 (en) 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8199595B2 (en) 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8211784B2 (en) * 2009-10-26 2012-07-03 Advanced Ion Beam Technology, Inc. Method for manufacturing a semiconductor device with less leakage current induced by carbon implant
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US8411513B2 (en) 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8576631B2 (en) 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8369177B2 (en) 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
KR20130007609A (ko) 2010-03-15 2013-01-18 마이크론 테크놀로지, 인크. 반도체 메모리 장치를 제공하기 위한 기술들
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
JP2012114157A (ja) * 2010-11-22 2012-06-14 Toshiba Corp ドロップレシピ作成方法およびデータベース作成方法
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
US10068802B2 (en) * 2011-10-17 2018-09-04 Texas Instruments Incorporated Threshold mismatch and IDDQ reduction using split carbon co-implantation
US8916428B2 (en) * 2012-01-05 2014-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a semiconductor device
US8866235B2 (en) 2012-11-09 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Source and drain dislocation fabrication in FinFETs
FR3014244B1 (fr) * 2013-11-29 2018-05-25 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede ameliore de realisation d'un substrat semi-conducteur contraint sur isolant
US9401365B2 (en) 2013-12-19 2016-07-26 Texas Instruments Incorporated Epitaxial source/drain differential spacers
US9406797B2 (en) * 2014-03-07 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor integrated circuit with dislocations
CN106158639B (zh) * 2015-04-01 2019-01-29 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
FR3048816B1 (fr) * 2016-03-09 2018-04-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'un dispositif avec transistor nmos contraint en tension et transistor pmos contraint en compression uni-axiale
TWI694580B (zh) * 2016-11-18 2020-05-21 聯華電子股份有限公司 電晶體堆疊結構
CN107195550B (zh) 2017-06-30 2019-05-28 长鑫存储技术有限公司 一种半导体器件结构及其制备方法
US10469065B2 (en) * 2018-03-01 2019-11-05 Dialog Semiconductor (Uk) Limited Multi-level gate control for transistor devices
US11476279B2 (en) 2020-08-06 2022-10-18 Globalfoundries U.S. Inc. Devices with staggered body contacts

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4391651A (en) * 1981-10-15 1983-07-05 The United States Of America As Represented By The Secretary Of The Navy Method of forming a hyperabrupt interface in a GaAs substrate
US5134447A (en) 1989-09-22 1992-07-28 At&T Bell Laboratories Neutral impurities to increase lifetime of operation of semiconductor devices
JP2901475B2 (ja) * 1993-12-27 1999-06-07 日本電気株式会社 電界効果型トランジスタ及び製造方法
US5986311A (en) * 1997-05-19 1999-11-16 Citizen Watch Company, Ltd. Semiconductor device having recrystallized source/drain regions
JP3447958B2 (ja) * 1997-06-19 2003-09-16 松下電器産業株式会社 半導体装置及びその製造方法
US6337500B1 (en) * 1997-06-19 2002-01-08 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US6225176B1 (en) * 1999-02-22 2001-05-01 Advanced Micro Devices, Inc. Step drain and source junction formation
JP2001036092A (ja) * 1999-07-23 2001-02-09 Mitsubishi Electric Corp 半導体装置
AUPQ293099A0 (en) 1999-09-17 1999-10-14 Pacific Solar Pty Limited Recrystallization of semiconductor material
US6395587B1 (en) 2000-02-11 2002-05-28 International Business Machines Corporation Fully amorphized source/drain for leaky junctions
US7064399B2 (en) * 2000-09-15 2006-06-20 Texas Instruments Incorporated Advanced CMOS using super steep retrograde wells
US6635542B2 (en) * 2001-06-12 2003-10-21 International Business Machines Corporation Compact body for silicon-on-insulator transistors requiring no additional layout area
US6624037B2 (en) * 2001-08-01 2003-09-23 Advanced Micro Devices, Inc. XE preamorphizing implantation
JP4134545B2 (ja) * 2001-10-02 2008-08-20 日本電気株式会社 半導体装置
US20030096490A1 (en) * 2001-11-16 2003-05-22 John Borland Method of forming ultra shallow junctions
US6864516B2 (en) * 2002-02-28 2005-03-08 Advanced Micro Devices, Inc. SOI MOSFET junction degradation using multiple buried amorphous layers
US6713819B1 (en) * 2002-04-08 2004-03-30 Advanced Micro Devices, Inc. SOI MOSFET having amorphized source drain and method of fabrication
US6682980B2 (en) * 2002-05-06 2004-01-27 Texas Instruments Incorporated Fabrication of abrupt ultra-shallow junctions using angled PAI and fluorine implant
US6548361B1 (en) * 2002-05-15 2003-04-15 Advanced Micro Devices, Inc. SOI MOSFET and method of fabrication
DE10229003B4 (de) * 2002-06-28 2014-02-13 Advanced Micro Devices, Inc. Ein Verfahren zur Herstellung eines SOI-Feldeffekttransistorelements mit einem Rekombinationsgebiet
EP1577932A3 (en) 2004-03-16 2006-05-10 Interuniversitair Microelektronica Centrum Method of manufacturing a semiconductor on a silicon on insulator (SOI) substrate using solid epitaxial regrowth (SPER) and semiconductor device made thereby
US7157355B2 (en) * 2004-06-30 2007-01-02 Freescale Smeiconductor, Inc. Method of making a semiconductor device having a strained semiconductor layer
US7169675B2 (en) * 2004-07-07 2007-01-30 Chartered Semiconductor Manufacturing, Ltd Material architecture for the fabrication of low temperature transistor
US8138104B2 (en) * 2005-05-26 2012-03-20 Applied Materials, Inc. Method to increase silicon nitride tensile stress using nitrogen plasma in-situ treatment and ex-situ UV cure
WO2007070321A2 (en) * 2005-12-09 2007-06-21 Semequip Inc. System and method for the manufacture of semiconductor devices by the implantation of carbon clusters
DE102006019935B4 (de) * 2006-04-28 2011-01-13 Advanced Micro Devices, Inc., Sunnyvale SOI-Transistor mit reduziertem Körperpotential und ein Verfahren zur Herstellung
US7279758B1 (en) * 2006-05-24 2007-10-09 International Business Machines Corporation N-channel MOSFETs comprising dual stressors, and methods for forming the same
US7582547B2 (en) * 2006-08-04 2009-09-01 Interuniversitair Microelektronica Centrum Vzw (Imec) Method for junction formation in a semiconductor device and the semiconductor device made thereof
US7642150B2 (en) * 2006-11-08 2010-01-05 Varian Semiconductor Equipment Associates, Inc. Techniques for forming shallow junctions
US7416605B2 (en) * 2007-01-08 2008-08-26 Freescale Semiconductor, Inc. Anneal of epitaxial layer in a semiconductor device
US7714358B2 (en) * 2007-02-08 2010-05-11 International Business Machines Corporation Semiconductor structure and method of forming the structure
US7737009B2 (en) * 2007-08-08 2010-06-15 Infineon Technologies Ag Method of implanting a non-dopant atom into a semiconductor device
US7863193B2 (en) * 2007-08-09 2011-01-04 Applied Materials, Inc. Integrated circuit fabrication process using a compression cap layer in forming a silicide with minimal post-laser annealing dopant deactivation
US7737036B2 (en) * 2007-08-09 2010-06-15 Applied Materials, Inc. Integrated circuit fabrication process with minimal post-laser annealing dopant deactivation
US20090042353A1 (en) * 2007-08-09 2009-02-12 Yi Ma Integrated circuit fabrication process for a high melting temperature silicide with minimal post-laser annealing dopant deactivation
US20090057678A1 (en) * 2007-08-31 2009-03-05 Matthias Goldbach Method of Forming an Integrated Circuit and Integrated Circuit
US7736983B2 (en) * 2008-01-10 2010-06-15 Texas Instruments Incorporated High threshold NMOS source-drain formation with As, P and C to reduce damage

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