TWI483343B - 含有具有製程容限組構之基板二極體之ｓｏｉ裝置以及形成該ｓｏｉ裝置之方法 - Google Patents

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Description

含有具有製程容限組構之基板二極體之SOI裝置以及形成該SOI裝置之方法
本發明之揭示係大致有關積體電路之形成，且尤係有關可被用於熱感測應用等的應用之複雜絕緣層上覆矽(SOI)電路之基材二極體。
積體電路之製造需要根據指定電路佈局而在特定晶片區上形成之電晶體等大量之電路元件。一般而言，目前可實施複數種製程技術，其中對於諸如微處理器、儲存晶片、及特定應用積體電路(Application Specific IC；簡稱ASIC)等複雜的電路而言，CMOS技術由於其在工作速度及(或)電力消耗及(或)成本效率上之優異特性，而成為一種目前最有前景的技術。在使用CMOS技術製造複雜積體電路期間，係在包含結晶半導體層的基材上形成數百萬個互補的電晶體(亦即，N通道電晶體及P通道電晶體)。不論所考慮的是N通道電晶體或P通道電晶體，MOS電晶體都包含所謂的PN接面(junction)，該等PN接面係由高濃度摻雜的汲極及源極區與被配置在該汲極區及該源極區間之相反極性或低濃度摻雜的通道區之間的界面形成。
該通道區的導電係數(conductirity)(亦即，導電通道的驅動電流能力)受到在該通道區之上形成且由薄絕緣層與之隔開之閘電極(gate electrode)的控制。在形成導電通道之後因將適當的控制電壓施加到閘電極而產生的該通道區之導電係數係取決於摻雜劑濃度、多數電荷載子的移 動率(mobility)，且對於該通道區沿著電晶體寬度方向的特定延伸區而言，又係取決於也被稱為通道長度的源極與汲極區間之距離。因此，配合在將該控制電壓施加到閘電極時在該絕緣層之下迅速地產生導電通道的能力，該通道區的導電係數實質上決定了MOS電晶體的效能。因此，現今製程之面向造成通道長度減小，且係與通道電阻係數(resistivity)之減小相關聯，而使該通道長度的減小成為實現積體電路工作速度增加的首要設計準則。
有鑑於先前的面向，絕緣層上覆半導體或矽(Semiconductor or Silicon On Insulator；簡稱SOI)架構除了其他的優點，由於該架構較小的PN接面寄生電容(parasitic capacitance)之特性，而持續地在MOS電晶體的製造上取得重要地位，因而可具有比基體電晶體(bulk transistor)更高的開關速度(switching speed)。在SOI電晶體中，有汲極及源極區以及通道區位於其中之半導體區(也被稱為本體(body))係以介電材料包封(encapsulate)。此種組構提供了重大的優點，但也產生了複數個問題。基體裝置的本體係在電氣上被連接到基材，因而將指定的電位(potential)施加到基材，而將基體電晶體的本體維持在指定的電位，但是SOI電晶體的本體與基體裝置的本體不同，並未被連接到指定的參考電位，因而除非採取適當之對策，否則該本體的電位通常可能因少數電荷載子的累積而是浮動的(float)。
諸如微處理器等的高效能裝置之另一問題是因大量的 熱產生而進行之有效率的裝置內部溫度管理。由於埋入絕緣層造成的SOI裝置之較低散熱能力，所以對SOI裝置中之瞬間溫度(momentary temperature)的對應之感測是特別重要的。
通常對於熱感測應用而言，可使用適當之二極體結構，其中二極體的對應特效能夠取得與該二極體結構附近的熱狀況有關之資訊。根據二極體結構而取得的各別量測資料之敏感性及正確性可能大部分取決於二極體的特性，亦即，取決於二極體的電流/電壓特性，而二極體的電流/電壓特性則係取決於溫度及其他參數。因此，對於熱感測應用而言，通常最好是能提供實質上“理想的”二極體特性，以便提供精確地估計半導體裝置內的溫度狀況之可能性。在SOI裝置中，通常是在位於埋入絕緣層之下的基材材料中形成對應的二極體結構(亦即，各別的PN接面)，且係在該埋入絕緣層之上形成被用來在其中形成電晶體元件之“主動(active)”半導體層。因此，可能需要至少某些額外的製程步驟，用以諸如蝕刻通過該半導體層或對應的溝槽隔離區及蝕刻通過該埋入絕緣層，以便露出結晶基材材料。另一方面，通常將形成基材二極體之流程設計成：與形成諸如電晶體結構等的實際電路元件之製程有高度的相容性，且不會對實際電路元件有不當的負面效應。
在複雜的半導體裝置中，對減少電路元件的特徵尺寸以便增強電晶體效能並增加裝置的裝填密度(packing density)有持續的需求。因此，可能必須頻繁地調整或重 新開發其中包括精密的微影(lithography)、蝕刻、沈積、植入(implantation)、退火(anneal)、及其他製程技術之各別製程序列，以便得到電晶體效能的所需提高。例如，在複雜的應用中，可能無法只持續地減少各別電晶體裝置的閘極長度，以增加MOS電晶體的驅動電流能力，而是也要增加電晶體的各別通道區中之電荷載子移動率。可在通道區中局部地產生對應的應變，而實現電晶體的各別通道區中之電荷載子移動率的增加，這是因為針對通道區中之晶體結構(crystallographic)狀況而適當地調整在通道區中局部地產生對應的應變之上述步驟時，可分別造成電子移動率及電洞移動率的增加，因而提供了顯著地增強P通道電晶體及N通道電晶體效能的可能性。因此，已開發出複數種各別的機制，以便在各別的電晶體元件中產生所需的應變。例如，可在汲極及源極區中及(或)在通道區內提供半導體材料，以便得到特定的輕微晶格失配(lattice mismatch)，因而可在通道區中產生適當之應變。在其他的方法中，可以配合或替代前述機制之方式，將高應力之材料定位在通道區附近，以便在該通道區中引發對應的應變。為達到此目的，經常可有效率地使用在完成了基本電晶體結構之後在電晶體元件之上形成的接觸蝕刻終止層，這是因為該層被設置在接近通道區之處，且可以能夠在高的內應力(intrinsic stress)下有效率地沈積諸如氮化矽等的介電材料之形式提供該層。此外，已開發出可在不同的電晶體元件中引發局部不同類型的應變之各別的沈積及 圖案產生機制。
在配合或替代應變引發機制之方式下，許多諸如與圖案化(patterning)策略、植入製程、及退火序列等有關之其他的製程調整可顯著地提高電晶體的效能，但是可能對基材二極體有不利的影響，此種現象可能因二極體特性的顯著偏差且又因而顯著地影響到二極體結構的感測能力，而妨礙了在整體流程中實施與電晶體效能有關的各別改良。
請參閱第1a至1c圖，現在將說明典型的製程，其中被設計成增強SOI裝置的主動半導體層中之電晶體效能之製程序列可能對基材材料中形成的二極體結構有顯著的不利影響，因而顯著地降低了生產良率，且因而降低了獲利能力。在所示之例子中，可降低電晶體內之串聯電阻(series resistance)，並增強由在電晶體之上形成的應力介電層提供之應力轉移機構，而提高電晶體效能。
第1a圖示意地圖示代表SOI裝置的半導體裝置(100)之剖面圖。裝置(100)包含基材(101)，該基材(101)至少在其上方部分包含實質上結晶基材材料(102)，其中可根據裝置要求而預先摻雜(pre-dope)該基材材料(102)。例如，可將適度低濃度的P型摻雜劑(dopant)加入基材材料(102)中。此外，在基材材料(102)的對應於第一裝置區(110)之區域中，可提供用來形成對應的基材二極體之各別的相反極性摻雜井區(counter-doped well)(103)。此外，半導體裝置(100)包含由諸如二氧化矽等的材料構成之埋入絕緣 層(104)，用以將半導體層(121)與基材材料(102)隔開。半導體層(121)可代表諸如矽、矽/鍺、或任何其他適當的基於矽之材料等的實質上結晶半導體材料，用以在該半導體材料中及該半導體材料上形成諸如電晶體(130)等的複數個電路元件，其中係在早期製造階段中示出該等電晶體(130)。如圖所示，電晶體(130)可包含在該製造階段中在該電晶體的側壁上形成之各別的閘電極(131)、以及間隔件(spacer)(132)，且可將該間隔件(132)設計成提供在形成延伸區(134)的植入製程期間之所需偏移(offset)。此外，電晶體(130)包含閘極絕緣層(133)，用以將閘電極(131)與半導體層(121)中形成的通道區(135)隔開。此外，在該製造階段中，可將也在通道區(135)內提供的較高摻雜劑濃度的摻雜劑物種定位在延伸區(134)附近，其中亦可將該較高的摻雜劑濃度稱為環狀區(halo region)(136)，提供該環狀區(136)以便在完成了電晶體元件(130)之後得到所需的陡峭(abrupt)PN接面。此外，提供形式為溝槽隔離之各別的隔離結構(105)，以便界定第一及第二裝置區(110)、(120)中之特定區域，其中為了圖式的方便，第二裝置區(120)中並未示出與各別電晶體(130)橫向接界之各別的隔離結構(105)。在第一裝置區(110)中，隔離結構(105)配合埋入絕緣層(104)的各別部分界定了延伸到基材材料(102)(亦即，井區(103)之露出部分)之各別的開孔(111A)、(111B)。
第1a圖所示之用來形成半導體裝置(100)的典型流程 可包含下列製程。在提供了基材(101)且在基材材料(102)中界定了各別的摻雜區(諸如N型井區(103)，該N型井區(103)係可根據適當之植入製程序列而完成)之後，可使用已為大家接受的光微影(photolithography)、非等向性蝕刻(anisotropic etch)、沈積、及平坦化(planarization)技術而形成隔離結構(105)。我們當了解：視製程策略而定，可將第一裝置區(110)中之隔離結構(105)形成為實質上連續的隔離部分，或者該隔離結構(105)可露出起始半導體層(121)的各別半導體部分。然後，可根據複雜的氧化及(或)沈積技術、以及接續的閘電極材料沈積、以及可隨後根據複雜的微影及各別蝕刻製程而圖案化該閘電極材料，而形成閘極絕緣層(133)及閘電極(131)。應當了解：亦可在第一裝置區(110)中提供各別的閘電極材料，且可根據裝置要求而圖案化該等閘電極材料。為了圖式的方便，第1a圖中並未示出可被用來提供內部層級互連(intra-level interconnection)的任何此種圖案化的閘電極材料。然後，可根據氧化及(或)沈積技術而形成間隔件(132)，且可執行諸如前非晶化植入(pre-amorphization implant)及環狀植入(halo implantation)等的後續各別之植入製程，因而提供了環狀區(136)。應當了解：必須針對不同導電類型的電晶體而以不同的方式執行各別的植入製程。亦即，可在特定的離子植入製程之前，先提供各別的阻劑遮罩(resist mask)，以便防止不需要的摻雜劑物種進入特定的電晶體元件。例如，在環狀植入期間，可將P型摻雜劑 加入N通道電晶體的主動區，而各別的P通道電晶體則被阻劑遮罩所覆蓋。然後，可執行另外的植入製程序列，以便提供延伸區(134)，其中間隔件(132)提供所需的偏移給通道區(135)。然後，在隔離結構(105)被提供作為第一裝置區(110)內之實質上連續的區域之情形下，可使用阻劑遮罩、根據適當之非等向性蝕刻技術來蝕刻通過半導體層(121)的材料或蝕刻通過隔離結構(105)的材料以形成開孔(111A)、(111B)。此外，對應的蝕刻製程被設計成蝕刻通過埋入絕緣層(104)以及N井區(103)之露出材料。
第1b圖示意地圖示在進一步的先進製造階段中之半導體裝置(100)之剖面圖。電晶體(130)可具有側壁間隔件結構(136)以及各別的深汲極及源極區(137)。同樣地，可在開孔(111A)、(111B)內形成各別的側壁結構(116)，且可在N井區(103)中形成對應的高濃度摻雜區(117A)、(117B)。
為了提供與形成第一裝置區(110)中之基材二極體結構的製程間之高相容度，對電晶體(130)的進一步之處理而言，係在共同的製程序列中執行第一及第二裝置區(110)、(120)中之各別的製程。因此，可根據已為大家接受的間隔層技術(亦即，沈積適當之材料層或材料層堆疊，並以非等向性蝕刻技術圖案化該對應的層)而形成側壁間隔件結構(136)。因此，也是在開孔(111A)、(111B)內沈積該層，因而係在該非等向性蝕刻製程之後產生該側壁間隔件結構(116)。然後，可以對應的離子植入製程序列(例如，先覆 蓋第二裝置區(120)中之P型電晶體，且亦覆蓋開孔(111B)，並加入N型摻雜劑，因而得到N通道電晶體的深汲極及源極區(137)，且亦得到高濃度摻雜區(117A))形成深汲極及源極區(137)。然後，可根據P摻雜劑物種而執行對應的植入製程。然後，可執行各別的退火製程序列，以便活化(activate)摻雜劑，且亦使汲極及源極區(137)以及高濃度摻雜區(117A)、(117B)中因植入製程而造成的損傷再結晶。
如前文所述，可實施數種機制，以便提高第二裝置區(120)中之電晶體的效能。例如，各別的電晶體(130)中的串聯電阻可藉由放置將被形成在汲極及源極區(137)中的對應金屬矽化物更接近通道區之處來降低。因此，可在各別的矽化製程(silicidation process)之前，先去除間隔件結構(136)，其中在該金屬矽化製程之後，又可在更接近通道區之處形成應力介電材料。
第1c圖示意地圖示具有在各別電晶體(130)中形成的金屬矽化物區(138)之半導體裝置(100)，其中該等各別電晶體(130)具有較小的相對於通道區(135)之橫向(lateral)偏移。同樣地，亦可在摻雜區(117A)、(117B)中形成各別的金屬矽化物區(118)。在各別的金屬矽化製程之前，可先根據已為大家接受的蝕刻技術去除間隔件結構(136)，其中亦可去除間隔件結構(116)。然而，在去除了間隔件結構(116)之後，各別金屬矽化物(118)的形成可能是極度具有關鍵性的，這是因為由摻雜區(117B)及N井區(103)的PN 接面界定的基材二極體(140)之特性係實質上由該PN接面附近之摻雜劑濃度決定。在前面的製程序列期間，可能由於對應的退火製程期間的摻雜劑擴散，而已經產生摻雜區(117A)、(117B)(尤其在P摻雜區(117B))與埋入絕緣層(104)的對應的材料間之某種程度的重疊。然而，因為係在沒有間隔件結構(116)(請參閱第1b圖)之情形下形成金屬矽化物區(118)，所以區域(117B)的P型摻雜劑與埋入絕緣層(104)間之其餘重疊部分(119)只能提供金屬矽化製程的窄小製程範圍(process margin)，因而甚至可能由於金屬矽化物遷移到低濃度N摻雜井區(103)而造成各別PN接面的缺少。縱然可能不會發生對應的缺少，所得到的PN接面特性仍然可能顯著地取決於該金屬矽化製程的製程細節，這是因為各別金屬矽化物區(118)與區域(119)中之PN接面間之距離可能會變動，且因而也影響到對應的二極體特性。此外，在可能需要沈積耐火金屬(refractory metal)之該金屬矽化製程期間，通常可能執行清洗製程，因而可能損及開孔(111A)、(111B)的對應之側壁，因而可能進一步減少區域(119)中之P摻雜區(117B)與層(104)的對應絕緣材料間之重疊部分。因此，當執行用來增強電晶體(130)的效能之對應的製程序列時，可能必須根據大幅減少的製程範圍而形成基材二極體(140)。應當了解：區域(117A)中對應的“缺少(shortage)”是較不具有關鍵性，這是因為基材二極體(140)之特性實質上被N井區(103)及區域(117B)界定的PN接面所界定。
因此，可能在因電晶體(130)中的減低串聯電阻以及接近諸如形式為氮化矽層的應力介電層(139)而得到之效能提升時，卻付出了基材二極體(140)的降低可靠性之代價。因此，用來形成基材二極體(140)的傳統製程技術可能因擾於與形成高效能電晶體元件時的製程變化有關之減少的製程範圍。
本發明之揭示係有關可避免或至少減少一或多種前文所述的問題的影響之各種方法及系統。
下文中提供了本發明的簡化概要，以提供對本發明的某些面向的基本了解。該概要並不是本發明的徹底的概述。其目的並不是識別本發明的關鍵性或緊要的元件，也不是描述本發明的範圍。其唯一目的只是以簡化的形式提供某些觀念，作為將於後文中提供的更詳細的說明之前言。
一般而言，本發明之揭示係有關於在SOI裝置中形成基材二極體之技術，其中可維持與用來形成各別電晶體元件的製程策略間之高相容度，而於實施電晶體效能提高機制時仍然提供了增加的製程範圍。在某些面向中，可藉由適當地協調用來對基材二極體形成各別開孔之製程以及各別電晶體元件的製程序列，以便減少二極體特性與各別效能增強措施(measure)間之相依性，而實現增高的製程穩定性以及因而達到的二極體特性之穩定性。藉由適當地界定整個流程中基材二極體的製程開始且與電晶體裝置的製程平行進行之時點，可實質上免除前文所述的與傳統策略有 關之額外製程步驟。因此，由於形成基材二極體期間的增加之製程範圍，因而可避免產出率(throughput)的任何降低，而仍然可提高生產良率。在其他的面向中，可在不影響其餘裝置區之情形下提供各別二極體開孔內之額外的偏移(offset)，其中可使用已為大家接受的製程技術。因此，在此種情形中，也可在不對製程複雜度有太大影響之情形下，達到製程穩健性(process robustness)及電晶體效能的顯著提高。
本發明所揭示的一種例示技術包含下列步驟：在SOI裝置的第一裝置區中形成第一開孔及第二開孔，並覆蓋第二裝置區，其中該第一及第二開孔延伸通過埋入絕緣層(buried insulating layer)到結晶(crystalline)基材材料，而該第二裝置區具有在其中形成之第一電晶體及第二電晶體，每一電晶體包含延伸區。此外，該方法包含下列步驟：形成該第一電晶體中之汲極及源極區、以及該結晶基材材料中被該第一開孔露出之第一摻雜區，其中該汲極及源極區以及該第一摻雜區係以共同的第一汲極/源極植入(implantation)製程形成。此外，以共同的第二汲極/源極植入製程形成該第二電晶體中之汲極及源極區、以及該結晶基材材料中被該第二開孔露出之第二摻雜區。最後，在該第一及第二電晶體以及該第一及第二摻雜區中形成金屬矽化物。
本發明所揭示的另一種例示技術包含下列步驟：在位在SOI裝置的第一裝置區中之第一開孔中形成間隔層 (spacer layer)；以及在第二裝置區中形成的第一電晶體之上形成該間隔層，其中該第一開孔延伸通過埋入絕緣層到結晶基材材料。然後，在該第一開孔的側壁(sidewall)之一部分上形成間隔元件(spacer element)，而自該第一電晶體之上去除該間隔層。最後，在該第一電晶體及被其中形成有該間隔元件之該第一開孔露出的該結晶基材材料中形成金屬矽化物。
本發明所揭示的又一種例示技術包含下列步驟：形成基材二極體之第一開孔及第二開孔，其中該第一及第二開孔延伸通過用來將結晶基材材料與結晶半導體層隔開之埋入絕緣層。在為了形成該半導體層中所形成的電晶體的汲極及源極區而執行之至少一植入製程序列期間，經由該第一及第二開孔而將離子物種(ion species)植入到該結晶基材材料中。此外，在該第一及第二開孔中局部地形成偏移間隔件(offset spacer)，且根據該偏移間隔件而在該第一及第二開孔處的該摻雜結晶基材材料中形成金屬矽化物。
下文中將說明本發明的各實施例。為了顧及說明的清晰，在本說明書中將不說明實際實施例的所有特徵。當然，應當了解：在任何此種實際實施例的開發過程中，必須作出許多與實施例相關的決定，以便達到開發者的特定目標，這些特定的目標包括諸如符合與系統相關的及與商業相關的限制條件，而該等限制將隨著各實施例而有所不 同。此外，應當了解：雖然此種開發的工作可能是複雜且耗時的，但是此種開發工作仍然是對此項技術具有一般知識者在參閱本發明的揭示後能從事的日常工作。
現在將參照各附圖而說明本發明之主題。只為了解說之用，而在該等圖式中以示意圖之方式示出各種結構、系統、及裝置，以便不會以熟習此項技術者習知的細節模糊了本發明之揭示。然而，該等附圖被加入以便描述並解說本發明揭示之各例子。應將本說明書所用的字及辭彙了解及詮釋為具有與熟習相關技術者對這些字及辭彙所了解的一致之意義。不會因持續地在本說明書中使用術語或辭彙，即意味著該術語或辭彙有特殊的定義(亦即與熟習此項技術者所了解的一般及慣常的意義不同之定義)。如果想要使術語或辭彙有特殊的意義(亦即與熟習此項技術者所了解的意義不同之意義)，則會將在本說明書中以一種直接且毫不含糊地提供該術語或辭彙的特殊定義之下定義之方式明確地述及該特殊的定義。
一般而言，本發明之主題係有關一種製造先進SOI裝置中之基材二極體之技術，其中可適當地開始製造電晶體元件的流程內之基材二極體製程序列，且(或)提供諸如偏移間隔件等的額外設計措施，因而不會對用來在裝置區中形成電晶體結構的製程序列有不當的影響，而實現較高的製程強健性(robustness)。因此，用來增強複雜SOI裝置的電晶體效能的製程序列必要之變化及調整對各別二極體的特性可能有較小的影響。因此，可在實質上不會對各別 基材二極體的感測特性有顯著影響的情形下，實施流程中之各別改善，因而提供了設計及製造先進積體電路時之較大的彈性。因此，在本發明揭示的某些面向中，雖然係以共同製程序列之方式執行基材二極體以及各別電晶體元件中之矽化製程，但是在對應的矽化物自關鍵性裝置區偏移這方面可使該等金屬矽化製程有效率地彼此去耦合，因而提供了有效率地減少電晶體裝置中之串聯電阻的可能性，且亦提供了增強的應力轉移機構，同時也減少了基材二極體中之PN接面缺少之風險。在某些實施例中，可在與傳統製程策略相比實質上無須任何額外的製程步驟之情形下，根據有效率的流程而實現形成各別金屬矽化物區時之對應的製程強健性，因而實質上不會造成額外的製程複雜性。在其他的實施例中，可於任何適當之製造階段在基材二極體中提供各別的偏移間隔件，且實質上不會影響到電晶體結構。可根據已為大家接受的技術形成該等對應的偏移間隔件，因而提供了於形成SOI裝置中之基材二極體時無須用來增強製程強健性的其他一般更複雜的製程策略之可能性。因此，在此種情形中，也可降低生產成本。
第2a圖示出可至少部分地包含SOI結構的半導體裝置(200)之剖面圖。亦即，半導體裝置(200)可至少在其主要部分中包含基材(201)，該基材(201)上形成有實質上結晶基材材料(202)，基材材料(202)可代表基於矽之材料(亦即，包含大量的矽因而能夠在其中產生金屬矽化物之材料)。此外，可在基材材料(202)之上形成諸如二氧化矽層 或任何其他適當的材料層等的埋入絕緣層(204)，以便將基於矽之半導體層(221)與基材材料(202)隔開。因此，半導體層(221)結合埋入絕緣層(204)及基材材料(202)時，可在起始製造階段中代表SOI結構，而應當了解：在裝置(200)的其他裝置區中，可根據裝置要求而提供實質上如同基體裝置之組構。
半導體裝置(200)可進一步包含：將在其中及其上形成對應的基材二極體之第一裝置區(210)、以及包含複數個諸如場效電晶體等的電路元件之第二裝置區(220)，其中為了圖式的方便，第2a圖中示出單一的電晶體(230)。該電晶體(230)可包含在各別的閘極絕緣層(233)上形成之閘電極(231)，而該閘極絕緣層(233)將閘電極(231)與半導體層(221)中形成之通道區(235)隔開。此外，可在該層(221)內形成各別的延伸區(234)，且可在該閘電極(231)的側壁上形成側壁間隔件結構(236)。可將該間隔件結構(236)設計成提供另外的離子植入製程所需之橫向偏移，其中係將在稍後的階段中執行該另外的離子植入製程，以便在該半導體層(221)中形成各別的深汲極及源極區。應當了解：當需要極度複雜的橫向摻雜劑分佈(dopant profile)時，該間隔件結構(236)可包含以各別的植入製程間歇地(intermittently)形成之複數個個別的間隔元件。在一實施例中，間隔件結構(236)可代表最後植入製程序列為了界定最後所需的摻雜劑分佈所要求之結構，但並不代表任何後續的退火製程以及可能與該退火製程相關聯的對應的摻 雜劑擴散所造成之結構。此外，可在第二裝置區(220)內提供任何隔離(isolation)結構(205)，以便根據裝置要求而用來作為不同導電類型等的電晶體元件的各別主動區之邊界。為了圖式的方便，圖中示出單一的隔離結構(205)，該隔離結構(205)可被用來作為垂直邊界，用以隔開該第一及第二裝置區(210)、(220)。此外，在所示之製造階段中，可提供蝕刻遮罩(206)，且該蝕刻遮罩(206)可覆蓋該第二裝置區(220)，而露出第一裝置區(210)的各別區域，其中在蝕刻遮罩(206)中將形成用來形成基材二極體於其中的露出基材材料(202)之一些開孔。在所示之實施例中，可將各別的N井區設置在對應於第一裝置區(210)之基材材料(202)中。因此，在第2a圖所示之實施例中，係在業已存在用來界定汲極及源極區的間隔件結構(236)之製造階段中提供電晶體(230)，而埋入絕緣層(204)及半導體層(221)或隔離結構(205)(在隔離結構(205)被提供作為第一裝置區(210)中之實質上連續部分之情形下)已保護了第一裝置區(210)中之對應的基材材料(202)。
用來形成第2a圖所示之半導體裝置(200)之典型流程可包含下列製程。可根據已為大家接受的技術形成N井區(203)。然後，可根據諸如前文中參照第1a圖所示半導體裝置(100)而說明的製程技術或任何其他適當的製程策略等適當之製程技術形成第二裝置區(220)中之諸如電晶體(230)等的電路元件。亦即，可諸如在形成了隔離結構(205)之後，在半導體層(221)中形成適當之摻雜劑分佈，以便調 整諸如臨界電壓等的某些電晶體特性。然後，可根據各別習知的製程策略形成閘電極(231)、閘極絕緣層(233)、及各別的偏移間隔件結構，然後可執行諸如包含前文中參照第1a圖所述之前非晶化植入及環狀植入、以及最後用來形成延伸區(234)之各別植入製程等的植入製程序列。如前文所述，必須根據特定的遮罩機制(masking regime)執行該環狀植入及延伸區植入，以便在第二裝置區(220)中形成的各種電晶體類型中提供所需的摻雜劑物種。然後，可形成間隔件結構(236)，例如藉由沈積適當之蝕刻終止層及接續的間隔層，然後可對該間隔層執行非等向性蝕刻，以便提供各別的側壁間隔層，而形成間隔件結構(236)。應當了解：如有必要，可在結構(236)中形成兩個或更多個各別的間隔元件，其中可間歇地執行各別的植入製程，以便提供複雜的摻雜劑分佈。然後，可根據光微影技術而形成遮罩(206)，因而露出該層(221)中將要形成延伸到第一裝置區(210)中之基材材料(202)的各別開孔之一部分。然後，可根據適當之蝕刻化學劑(chemistry)而對裝置(200)執行蝕刻製程(207)，以便蝕刻通過該層(221)，或蝕刻通過隔離結構(205)(在該層(221)於形成隔離結構(205)的對應的製程序列期間已被絕緣材料取代之情形下)。此外，可將蝕刻製程(207)設計成：蝕刻通過埋入絕緣層(204)(請參閱第2b圖)，以便最後露出N井區(203)的各別部分，因而準備好或開始用來形成基材材料(202)中之基材二極體(亦即，N井區(203))之製程序列。
第2b圖示意地圖示在進一步的先進製造階段中之半導體裝置(200)。在第一裝置區(210)中形成各別的開孔(211A)、(211B)，以便露出基材材料(202)以在其中形成各別基材二極體。此外，在該製造階段中，提供了各別的植入遮罩(208p)，該植入遮罩(208p)可使第二裝置區(220)的一些部分(亦即，電晶體(230)暴露於離子植入製程(209p)，以便加入用來形成各別汲極及源極區(237)所需之摻雜劑物種。在所示之實施例中，當電晶體(230)代表P通道電晶體時，植入製程(209p)可加入諸如硼等的P型摻雜劑。在植入製程(209p)期間，亦將各別的摻雜劑物種加入露出的基材材料(202)中，因而形成了各別的高濃度摻雜區(217B)。通常係將植入製程(209p)設計成得到汲極及源極區(237)之所需摻雜劑分佈，其中由於諸如前非晶化(pre-amorphization)等的先前植入製程，所以可能根據側壁間隔件結構(236)而得到適度陡峭之摻雜劑分佈，而此種摻雜劑分佈在考慮到增強的電晶體效能時可能是極為需要的，這是因為此種適度陡峭的PN接面可增強裝置(230)的控制性及驅動電流能力。另一方面，開孔(211B)中之露出的基材材料(202)之高結晶品質可造成植入離子(尤其在採用硼的情形下)的顯著之橫向偏斜，因而造成摻雜劑分佈的顯著橫向分佈，其中由於並未設有通常在前文中參照第1a至1c圖所述的傳統方法中提供之側壁間隔層，所以亦可將對應的摻雜劑物種以箭頭(209)所示方式橫向地定位在開孔(211B)的各別側壁部分之下。
第2c圖示意地圖示在根據另一阻劑遮罩(208n)而執行的後續植入製程(209n)期間之半導體裝置(200)，該阻劑遮罩(208n)可覆蓋諸如電晶體(230)等的任何P型電晶體，且露出N型電晶體(圖中未示出)，並且亦可露出開孔(211A)。因此，可在N井區(203)內形成對應的高濃度摻雜區(217A)。
第2d圖示意圖示出在退火製程(250)期間之半導體裝置(200)，該退火製程(250)被執行以便活化摻雜劑物種，並使因植入製程而造成的損傷再結晶。例如，退火製程(250)可造成摻雜劑的進一步擴散，尤其是高濃度摻雜區(217B)中之P型摻雜劑更易發生上述現象，這是因為硼通常可有比N型摻雜劑物種更高的擴散係數(diffusivity)。在退火製程(250)期間，汲極及源極區(237)中之對應的摻雜劑擴散可能因該區(237)中之結晶材料受到嚴重損傷或甚至實質上處於非晶化狀態(amorphized condition)，而比該區(217B)顯著減少。另一方面，該區(217B)的顯著較少損傷的結晶材料中之所需較高的擴散活性可提供與埋入絕緣層(204)的絕緣材料間之較大的重疊部分(如箭頭(251)所示)。因此，可在電晶體(230)中維持適度陡峭的PN接面，同時可減少N井區(203)與該區(217B)間之對應的摻雜劑梯度(dopant gradient)，因而提供了增強的二極體特性，而且也增強了後續製程期間與製程變化有關的強健性。應當了解：退火製程可包含根據基於雷射或基於閃光燈的系統所產生的輻射脈波(radiation pulse)之精密技術。因 此，在此種機制中，可大幅減少或可實質上完全消除摻雜劑擴散，因而也提供了裝置(230)中之增強的電晶體特性。在此種情形中，亦可大幅減少或消除該區(217B)中之對應的擴散活性，然而，其中在先前植入製程(209p)期間摻雜劑物種的對應橫向分佈仍然可提供與製程強健性有關的顯著改善。在其他實施例中，在對應的複雜退火製程之前，可先執行根據適度低溫而執行之退火製程，該適度低溫之退火製程可讓該區(217B)中之摻雜劑有效率地擴散，且同時實質上抑制了實質上非晶化的汲極及源極區(237)中任何顯著的擴散活性。
第2e圖示意地圖示在進一步的先進製造階段中之半導體裝置(200)。在第2e圖所示之實施例中，係由該區(217B)及N井區(203)形成的PN接面界定基材二極體(240)，且該區(217A)可實質上被用來作為二極體(240)之接觸區。此外，二極體(240)中提供了各別的金屬矽化物區(218)，且亦可在電晶體裝置(230)中形成各別的金屬矽化物區(238)。在所示實施例中，可在與通道區(235)有減小的偏移(可去除前文中參照裝置(100)所述之各別間隔件結構(236)，而實現該減小的偏移)之情形下形成汲極及源極區(237)中之金屬矽化物區(238)。亦即，可將可由氮化矽構成的間隔件結構(236)選擇性地去除至對應的襯墊(liner)材料(圖中未示出)，其中該襯墊材料可由諸如二氧化矽所構成，並可至少覆蓋閘電極(231)之側壁部分。在對應的高選擇性蝕刻製程期間，當係以二氧化矽形成開孔 (211A)、(211B)的對應之側壁時，該等側壁可呈現高蝕刻選擇性。因此，可實質上保持該區(217B)之對應的重疊部分(219)。在沈積耐火金屬之前執行的後續清洗製程中，較大的重疊部分(219)也提供了與開孔(211B)的側壁的侵蝕有關的充分製程範圍。因此，可在對該區(219)中之摻雜劑濃度有不利影響的機率大幅降低之情形下形成金屬矽化物區(218)，因而在不會造成該區(217B)中之PN接面的對應缺少之情形下，提供了二極體特性之更高的穩定性。因此，不論金屬矽化製程期間的任何製程變化，基材二極體(240)的特性都可保持在較穩定的狀態。
然後，可繼續進一步的處理，例如，沈積諸如應力接觸蝕刻終止層等的高應力介電材料，以便進一步增強電晶體(230)的效能。例如，可以諸如前文中參照第1c圖所述的方式，在電晶體(230)之上形成高的內壓縮應力(intrinsic compressive stress)的介電層，同時可在各別的N通道電晶體(圖中未示出)之上形成一高的拉伸應力(tensile stress)之對應介電材料。為達到此目的，可根據可提供所需類型及大小的內應力之經過適當選擇的製程參數而沈積氮化矽層，其中可將適當之圖案化機制用來選擇性地提供在不同類型的電晶體之上的各種介電材料。因此，前文所述之流程可呈現與傳統製程策略間之高相容度，甚至可在不需要任何額外製程步驟之情形下執行前文所述之流程，且仍然可提供二極體特性與各別矽化機制間之高度去耦合。
請參閱第3a至3f圖，現在將說明另外的實施例，其中可在實質上不影響電晶體裝置的製程序列之情形下，根據額外的間隔元件而提供金屬矽化物區與基材二極體的PN接面間之增加的偏移。
第3a圖示意地圖示包含代表SOI結構的至少一部分之半導體裝置(300)。裝置(300)因而至少在第二裝置區(320)中可包含基材(301)、基材材料(302)、埋入絕緣層(304)、以及半導體層(321)，而第一裝置區(310)可包含各別的開孔(311A)、(311B)。第二裝置區(320)可包含複數個諸如可代表不同導電類型等的電晶體之第一電晶體(330A)及第二電晶體(330B)等的電路元件。例如，各別的隔離結構(305)可沿著橫向方向隔開電晶體(330A)、(330B)，且亦可在第一裝置區(310)中提供隔離結構(305)。此外，在該製造階段中，電晶體(330A)、(330B)可具有在其中形成之各別的汲極及源極區(337)，且同樣地，可在基材材料(302)中形成各別的高濃度摻雜區(317A)、(317B)，且基材材料(302)亦可包含各別的井區(303)。應當了解：前文中參照裝置(200)說明的準則同樣適用於到目前為止所述及的該等組成部分。此外，裝置(300)在該製造階段中可包含在開孔(311A)、(311B)內以及在第二裝置區(320)(亦即，電晶體(330A)、(330B))之上以保形方式形成的間隔層(360)。此外，可在間隔層(360)之下以保形方式形成蝕刻終止層(361)。可以諸如氮化矽及二氧化矽等的任何適當之材料形成該等層(360)及(361)，只要可獲得這兩層間之足夠高的 蝕刻選擇性即可。
可根據下文所述之製程而形成半導體裝置(300)。可根據諸如前文中參照裝置(200)所述之製程序列而形成電晶體(330A)、(330B)、以及開孔(311A)、(311B)。亦即，可在形成了用來界定汲極及源極區(337)之各別的側壁間隔件結構(336)之後，形成開孔(311A)、(311B)，因而避免在開孔(311A)、(311B)的側壁上形成任何間隔層。如將於下文中參照第3d至3f圖而說明的，在其他實施例中，亦可在沈積該等層堆疊(360)、(361)之前，先在開孔(311A)、(311B)中提供各別的側壁間隔件。關於任何製造技術可參照裝置(200)。因此，可在用來界定電晶體(330A)、(330B)的汲極及源極區(337)之各別植入製程序列期間形成該等各別的摻雜區(317A)、(317B)。可諸如根據電漿增強式化學氣相沈積(Plasma Enhanced Chemical Vapor Deposition；簡稱PECVD)或任何其他適當的沈積技術而沈積蝕刻終止層(361)。然後，可諸如以PECVD沈積間隔層(360)，其中可使用亦於形成間隔件結構(336)時所應用製程配方(recipe)類似製程配方。然後，根據具有與蝕刻終止層(361)有關的高蝕刻選擇性之蝕刻化學劑而對裝置(300)執行非等向性蝕刻製程(362)。例如，可針對氮化矽及二氧化矽而使用已為大家接受的蝕刻配方。與各別的間隔件蝕刻製程類似，非等向性蝕刻製程(362)可先去除水平表面部分上之該層(360)的材料，其中可持續執行製程(362)，以便也去除第二裝置區(320)中之任何垂直殘餘材 料。因為開孔(311A)、(311B)與對應的閘電極(331)的高度尺寸之間有顯著的高度差異，所以縱然在自第二裝置區(320)實質上完全去除了該層(360)之後，該層(360)的材料之大部分仍然保留在開孔(311A)、(311B)內之側壁部分上。然後，可根據不會顯著地影響到開孔(311A)、(311B)內之其餘部分的溼式化學蝕刻配方而去除該層(360)的任何細微殘餘物。
第3b圖示意地圖示在上述蝕刻製程(362)之後的半導體裝置(300)。因此，在開孔(311A)、(311B)內提供了各別的偏移或犧牲(sacrificial)間隔件(360S)，因而提供了各別開孔的底部上之減小寬度。然後，可視裝置的策略而定，而諸如根據任何適當之溼式化學製程或乾式蝕刻製程而去除蝕刻終止層(361)。
第3c圖示意地圖示在進一步的先進製造階段中之半導體裝置(300)。此處，係在開孔(311A)、(311B)中形成各別的金屬矽化物區(318)，且在電晶體(330A)、(330B)中形成各別的金屬矽化物區(338)。由於額外的偏移間隔件(360S)，所以得到了各別增加的偏移(318B)、(318A)，因而大幅增強了與任何製程調整及變化有關之二極體特性的穩定性。
第3d圖示意地圖示根據另外的實施例之半導體裝置(300)。在這些實施例中，可在各別開孔(311A)、(311B)的側壁上形成側壁間隔件結構(316)，其中可根據第二裝置區(320)中之間隔件結構(336)而形成側壁間隔件結構 (316)。亦即，可在任何適當之製造階段中(例如，如同參考傳統流程時參照裝置(100)所述的，在諸如形成了電晶體(330A)、(330B)的各別延伸區之後)，形成開孔(311A)、(311B)。在其他實施例中，如果摻雜區(317A)、(317B)中需要有更顯著的摻雜劑濃度梯度，則可在對應的延伸區植入之前，先形成開孔(311A)、(311B)。例如，在形成了開孔(311A)、(311B)之後，可執行各別的延伸區植入製程，因而在開孔(311A)、(311B)的側壁附近沈積了對應的摻雜劑濃度。然後，可在共同的製程序列中形成間隔件結構(316)及(336)，其中當汲極及源極區(337)中需要複雜的摻雜劑分佈時，該共同的製程序列可能也涉及中間摻雜劑植入。在此種方式下，可得到自側壁朝向該等區(317A)、(317B)的中心之橫向增加的摻雜劑梯度。然後，可以前文所述之方式沈積間隔層(360)及蝕刻終止層(361)，且可以前文所述之方式根據蝕刻製程(362)而去除間隔層(360)及蝕刻終止層(361)。
第3e圖示意地圖示在蝕刻製程(362)之後的半導體裝置(300)，其中係自第二裝置區(320)之上實質上完全去除該層(360)，因而形成了偏移間隔件(360S)。因此，在後續的矽化製程期間，間隔件(360S)可提供與任何製程變化有關的額外製程範圍，且該橫向摻雜劑梯度又可提供基材二極體(340)的增強之二極體特性。應當了解：關於任何退火製程，可適用前文中參照裝置(200)所述之相同準則。亦即，可使用可抑制顯著的摻雜劑擴散之複雜的退火技術。 因此，在此種情形中，該額外的間隔件(360S)仍然可提供該等區(317A)、(317B)中之比汲極及源極區(337)中更顯著的所需摻雜劑梯度分佈，這是因為如前文所述，與第二裝置區(320)中之實質上非晶化材料的相比時，可將對應的植入物種加入實質上結晶的材料中。
在去除了蝕刻終止層(361)之後，可以前文所述之方式，可藉由形成各別的金屬矽化物區，而繼續進一步的處理。在其他實施例中，可在執行該金屬矽化製程序列之前，先去除第二裝置區(320)中之間隔件結構(336)，其中亦可去除間隔件(360S)，但仍然至少部分地維持先前形成的間隔件(316)。因此，也在此種情形中，可維持對應的金屬矽化物區之足夠偏移，亦如前文中參照裝置(200)所述的，由於對應的金屬矽化物區之減小偏移，仍然提供了電晶體(330A)、(330B)中之減小串聯電阻。
第3f圖示意地圖示根據又一實施例的半導體裝置(300)，其中可根據適當之材料成分而提供偏移間隔件(360S)，以便呈現與側壁間隔件結構(336)有關的適度高之蝕刻選擇性。例如，可由二氧化矽構成間隔件(360S)，以及蝕刻終止層(亦即，其殘餘物361)可以氮化矽材料之形式提供。因此，在間隔件(360S)的形成期間，可以在實質上不影響到第二裝置區(320)中之側壁間隔件結構(336)之情形下，相對於該層(361)而選擇性地去除二氧化矽材料。然後，可在矽化製程之前，先去除間隔件結構(336)，以便增強電晶體效能，其中由於去除間隔件(336)期間的各別蝕 刻選擇性，而可實質上維持間隔件(360S)。因此，在後續的矽化製程期間，可得到該等區(317A)、(317B)中之所需高偏移，而將對應的金屬矽化物區定位在接近電晶體(330A)、(330B)中之通道區之處。然後，可繼續進一步的處理，例如在電晶體元件(330A)、(330B)之上加入應力被覆層(stressed overlayer)，因而進一步增強整體電晶體效能。
因此，本發明所揭示的主題提供了一種增強半導體裝置的SOI部分中形成的基材二極體特性的製程強健性及穩定性之技術，其中用來增強電晶體效能的各別製造策略實質上不會對二極體特性有不利的影響。在某些面向中，可在用來形成汲極及源極區的最後植入製程之前，先立即形成基材二極體的各別開孔，因而提供了基材二極體中之摻雜劑的增加的橫向分佈，且因而提高了製程強健性，而在其他面向中，在額外的或替代的方式下，可提供實質上不會影響到電晶體結構之偏移間隔件。因此，可易於在無須額外的製程複雜性且因而不會造成可能的產出率及良率損失之情形下，實施目標為電晶體效能改善之製程調整。
前文所揭示之特定實施例只是舉例，這是因為熟悉此項技術者在參閱本發明的揭示之後，將可易於以不同但等效之方式修改及實施本發明。例如，可按照不同的順序執行前文所述之製程步驟。此外，除了在最後的申請專利範圍中所述者之外，本發明將不受本說明書中示出的結構或設計細節之限制。因而顯然可改變或修改前文揭示的特定 實施例，且將所有此類的變化視為在本發明的範圍及精神內。因此，後述的申請專利範圍將述及本發明所尋求的保護。
100、200、300‧‧‧半導體裝置
101、201、301‧‧‧基材
102、202、302‧‧‧基材材料
103、203、303‧‧‧N井區
104、204、304‧‧‧埋入絕緣層
105、205、305‧‧‧隔離結構
110、210、310‧‧‧第一裝置區
111A、111B、211A、211B、311A、311B‧‧‧開孔
116、316‧‧‧側壁結構
117A、117B、217A、217B、317A、317B‧‧‧高濃度摻雜區
118、138、218、238、318、338‧‧‧金屬矽化物區
119、219‧‧‧重疊部分
120、220、320‧‧‧第二裝置區
121、221、321‧‧‧半導體層
130、230‧‧‧電晶體
131、231、331‧‧‧閘電極
132‧‧‧間隔件
133、233‧‧‧閘極絕緣層
134、234‧‧‧延伸區
135、235‧‧‧通道區
136‧‧‧環狀區
137、237、337‧‧‧汲極及源極區
139‧‧‧應力介電層
140、240、340‧‧‧基材二極體
206‧‧‧蝕刻遮罩
207‧‧‧蝕刻製程
208n‧‧‧阻劑遮罩
208p‧‧‧植入遮罩
209n、209p‧‧‧植入製程
236、336、136‧‧‧側壁間隔件結構
250‧‧‧退火製程
318A、318B‧‧‧偏移
330A‧‧‧第一電晶體
330B‧‧‧第二電晶體
360‧‧‧間隔層、間隔件
360S‧‧‧犧牲間隔層
361‧‧‧蝕刻終止層
362‧‧‧非等向性蝕刻製程
若參照前文中之說明，並配合各附圖，將可了解本發明之揭示，而在該等附圖中，類似的元件符號將識別類似的元件，且其中：第1a至1c圖示意地圖示SOI裝置在各製造階段中之剖面圖，其中係根據用來增強各別場效電晶體的電晶體效能之製造技術而形成基材二極體；第2a至2e圖示意地圖示SOI裝置在根據用來改善電晶體效能的製造技術而形成基材二極體的各製造階段中之剖面圖，而該製造技術根據實施例而額外提供了增加的基材二極體製程範圍；以及第3a至3f圖示意地圖示SOI裝置在各製造階段中之剖面圖，其中係根據另外的實施例而依據犧牲間隔元件形成基材二極體。
雖然易於對本發明揭示之主題作出各種修改及替代形式，但是將以圖式舉例之方式示出本發明的一些特定實施例，且本說明書已詳細說明了這些特定實施例。然而，應當了解，本說明書對特定實施例的說明之用意並非將本發明限制在所揭示的特定形式，相反地，本發明將涵蓋在所附的申請專利範圍所界定的本發明精神及範圍內的所有修改、等效者、及替代方式。
201‧‧‧基材
202‧‧‧基材材料
203‧‧‧N井區
204‧‧‧埋入絕緣層
210‧‧‧第一裝置區
211A、211B‧‧‧開孔
217A、217B‧‧‧高濃度摻雜區
218、238‧‧‧金屬矽化物區
219‧‧‧重疊部分
220‧‧‧第二裝置區
221‧‧‧半導體層
230‧‧‧電晶體
233‧‧‧閘極絕緣層
240‧‧‧基材二極體

Claims (20)

  1. 一種形成積體電路之方法，包括下列步驟：在絕緣層上覆矽(SOI)基材的第一裝置區中形成第一開孔及第二開孔，並覆蓋第二裝置區，該第一及第二開孔延伸通過埋入絕緣層到結晶基材材料，該第二裝置區具有在其中形成之第一電晶體及第二電晶體，每一電晶體包括延伸區；以共同的第一汲極/源極植入製程形成該第一電晶體中之汲極及源極區、以及該結晶基材材料中被該第一開孔露出之第一摻雜區；以共同的第二汲極/源極植入製程形成該第二電晶體中之汲極及源極區、以及該結晶基材材料中被該第二開孔露出之第二摻雜區；以及在該第一及第二電晶體以及該第一及第二摻雜區中形成金屬矽化物。
  2. 如申請專利範圍第1項之方法，進一步包括下列步驟：在形成該金屬矽化物之前，先將該汲極及源極區以及該第一及第二摻雜區退火。
  3. 如申請專利範圍第1項之方法，進一步包括下列步驟：在形成該第一及第二開孔之前，先在該第一及第二電晶體的閘電極之側壁上形成側壁間隔件。
  4. 如申請專利範圍第3項之方法，進一步包括下列步驟：在形成該金屬矽化物之前，先去除該側壁間隔件。
  5. 如申請專利範圍第1項之方法，其中，該共同的第一及 第二汲極/源極植入製程是用於形成該第一及第二電晶體的汲極及源極區之最後植入製程。
  6. 如申請專利範圍第1項之方法，進一步包括下列步驟：在該共同的第一及第二汲極/源極植入製程之後，在該第一及第二開孔的側壁上形成間隔元件，以及執行用於該第一開孔及該第一電晶體的進一步之共同的汲極/源極植入製程、以及用於該第二開孔及該第二電晶體的進一步之共同的汲極/源極植入製程。
  7. 如申請專利範圍第6項之方法，其中，在共同的製程序列中形成該第一及第二開孔中之該間隔元件、以及該第一及第二電晶體的閘電極之側壁間隔件。
  8. 如申請專利範圍第5項之方法，進一步包括下列步驟：在形成該金屬矽化物之前，先在該第一及第二開孔的側壁上形成間隔元件。
  9. 一種形成積體電路之方法，包括下列步驟：在位在SOI基材的第一裝置區中之第一開孔中並在第二裝置區中形成的第一電晶體之上形成間隔層，該第一開孔延伸通過埋入絕緣層到結晶基材材料；在該第一開孔的側壁之一部分上形成間隔元件，並自該第一電晶體之上去除該間隔層；以及在該第一電晶體及被具有該間隔元件之該第一開孔露出的該結晶基材材料中形成金屬矽化物。
  10. 如申請專利範圍第9項之方法，進一步包括下列步驟：在形成該間隔元件之前，先在被該第一開孔露出的該結 晶基材材料中形成第一摻雜區。
  11. 如申請專利範圍第10項之方法，其中，在共同的植入製程中形成該第一摻雜區、以及該第一電晶體之汲極及源極區。
  12. 如申請專利範圍第11項之方法，進一步包括下列步驟：在形成該第一開孔之前，先在該第一電晶體的閘電極之側壁上形成側壁間隔件結構。
  13. 如申請專利範圍第9項之方法，進一步包括下列步驟：在形成該金屬矽化物之前，先去除該第一電晶體的閘電極的側壁上形成之側壁間隔件。
  14. 如申請專利範圍第9項之方法，其中，在形成該間隔層之前，先去除該閘電極之該側壁間隔件。
  15. 如申請專利範圍第9項之方法，進一步包括下列步驟：在形成該間隔層之前，先形成該第一裝置區中之第二開孔及該第二裝置區中之第二電晶體，該第二電晶體代表具有不同於該第一電晶體的導電類型之電晶體；以及在共同的植入製程中形成該結晶基材材料中被該第二開孔露出之第二摻雜區、以及該第二電晶體之汲極及源極區。
  16. 如申請專利範圍第9項之方法，進一步包括下列步驟：在形成了該金屬矽化物之後，形成在該第一電晶體之上的第一應力引發層以及在該第二電晶體之上的第二應力引發層，該第一及第二應力引發層具有不同類型的內應力。
  17. 一種形成積體電路之方法，包括下列步驟：形成基材二極體之第一開孔及第二開孔，該第一及第二開孔延伸通過用來將結晶基材材料與結晶半導體層隔開之埋入絕緣層；在為了形成該半導體層中形成的電晶體的汲極及源極區而執行之至少一植入製程序列期間，經由該第一及第二開孔而將離子物種植入到該結晶基材材料中；在該第一及第二開孔中局部地形成偏移間隔件；以及根據該偏移間隔件而在該第一及第二開孔處的該結晶基材材料中形成金屬矽化物。
  18. 如申請專利範圍第17項之方法，其中，形成該偏移間隔件之該步驟包括下列步驟：在該第一及第二開孔中以及該電晶體之上沈積間隔層；以及以非等向性蝕刻製程自該電晶體之上去除該間隔層。
  19. 如申請專利範圍第17項之方法，其中，係在該電晶體的閘電極的側壁上形成了側壁間隔件結構之後，形成該第一及第二開孔。
  20. 如申請專利範圍第19項之方法，進一步包括下列步驟：在形成該金屬矽化物之前，先去除該側壁間隔件結構之至少一部分。
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