TW201818453A - 形成垂直電晶體裝置之方法 - Google Patents

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Abstract

揭示於本文的一示範方法主要包括：在位於底部源極/汲極(S/D)半導體材料層上面的複數個材料層中界定一空腔，其中，該空腔的底部暴露該底部源極/汲極(S/D)半導體材料層的一部份，以及進行至少一磊晶沉積製程以形成一垂直定向通道半導體結構於該底部源極/汲極(S/D)半導體材料層上且於該空腔中、以及一頂部源極/汲極(S/D)半導體材料層於該垂直定向通道半導體結構上面。在此實施例中，該方法更包括：移除該複數個材料層中之至少一者以藉此暴露該垂直定向通道半導體結構的外周邊表面且形成一閘極結構於該垂直定向通道半導體結構四周。

Description

形成垂直電晶體裝置之方法
本揭示內容大體有關於半導體裝置的製造，且更特別的是，有關於形成垂直電晶體裝置之各種新穎方法。
在例如微處理器、儲存裝置及其類似者的現代積體電路中，在有限的晶片區上裝設大量的電路元件，特別是電晶體。電晶體有各種形狀及形式，例如平面電晶體、FinFET電晶體、奈米線裝置、垂直電晶體等等。電晶體通常為NMOS(NFET)型或者是PMOS(PFET)型裝置，其中“N”與“P”符號是基於用來建立裝置之源極/汲極區的摻雜物之類型。所謂CMOS(互補金屬氧化物半導體)技術或產品係指使用NMOS及PMOS電晶體裝置兩者製成的積體電路產品。不論電晶體裝置的實際組態，各裝置包含汲極及源極區和位在源極/汲極區之間的閘極電極結構。在施加適當的控制電壓至閘極電極之後，就會在汲極區與源極區之間形成導電通道區。
第1圖為示範先前技術垂直電晶體裝置10的 簡化示意圖。一般而言，垂直電晶體10包含從半導體基板12之正面12S向上延伸的大體垂直定向通道半導體結構12A。如第1圖的上半部所示，半導體結構12A可具有各種不同組態，從上往下看，例如為圓形、矩形、方形等等，且有外周邊12P。裝置10更包含通道區13、在半導體結構12A之周邊12P四周的全包覆式(gate-all-around，GAA)閘極結構14、底部源極/汲極(S/D)區16、頂部S/D區18、底部間隔體15B、以及頂部間隔體15T。也圖示導電耦合至底部S/D區16的示範底部接觸20與導電耦合至頂部S/D區18的頂部接觸22。在圖示實施例中，閘極結構14包含閘極絕緣層14A與導電閘極電極14B。裝置10之組件的構造材料可取決於特定應用而有所不同。閘極結構14可使用習知閘極最先(gate first)或取代閘極製程技術製成。
裝置設計者及製造者持續尋找改善裝置效能、製程效率及/或產品良率的裝置設計及製造方法。垂直電晶體裝置的形成可能存在若干特殊挑戰。例如，控制頂部間隔體及底部間隔體的厚度(在垂直方向)可能非常困難，而且準確地控制垂直電晶體裝置的通道長度也極具挑戰性。在製造垂直電晶體裝置時產生的另一個問題在於頂部源極/汲極區通常在形成用於裝置的閘極結構後形成，這意謂與形成頂部源極/汲極區有關的熱預算也影響先前已形成的閘極結構，這可能導致垂直電晶體裝置的臨界電壓或可靠性特性有不合意的變化及/或變動。
本揭示內容針對形成垂直電晶體裝置的方 法，它可提供製造成本被降低且可解決或至少降低上述問題中之一或更多之影響的改良垂直電晶體裝置。
以下提出本發明的簡化概要以提供本發明之一些方面的基本理解。此概要並非本發明的窮舉式總覽。它不是旨在確認本發明的關鍵或重要元件或者是描繪本發明的範疇。唯一的目的是要以簡要的形式提出一些概念作為以下更詳細之說明的前言。
本揭示內容大體針對形成垂直電晶體裝置之各種新穎方法。揭示於本文的一示範方法主要包括：進行至少一蝕刻製程以在位於一底部源極/汲極(S/D)半導體材料層上面的複數個材料層中界定一空腔，該底部源極/汲極(S/D)半導體材料層位在一半導體基板上面，其中該空腔的一底部暴露該底部源極/汲極(S/D)半導體材料層的一部份，以及進行至少一磊晶沉積製程以形成一垂直定向通道半導體結構於該底部源極/汲極(S/D)半導體材料層上且於該空腔中、以及一頂部源極/汲極(S/D)半導體材料層於該垂直定向通道半導體結構上面。在此實施例中，該方法更包括：在進行該第一磊晶沉積製程後，移除該複數個材料層中之至少一者以藉此暴露該垂直定向通道半導體結構的外周邊表面，以及形成一閘極結構於該垂直定向通道半導體結構的暴露外周邊表面四周。
揭示於本文的新穎垂直電晶體裝置之一示範實施例主要包括：位在一半導體基板上面的一底部源極/ 汲極(S/D)結構，位在該底部源極/汲極(S/D)結構上的一垂直定向通道半導體結構，以及位在該垂直定向通道半導體結構之一第一垂直部份四周的該底部源極/汲極(S/D)結構上的一底部間隔體。在此實施例中，該裝置更包括位在該底部間隔體上面且在該垂直定向通道半導體結構的一第二垂直部份四周的一閘極結構，位在該垂直定向通道半導體結構之第三垂直部份四周的該閘極結構上的一頂部間隔體，位在該垂直定向通道半導體結構上的一頂部源極/汲極(S/D)結構，位在該頂部源極/汲極(S/D)結構之一側壁上且在該頂部間隔體之一部份上的一側壁間隔體，以及位在該側壁間隔體上面且在該頂部源極/汲極(S/D)結構上面的一帽蓋層。
10‧‧‧垂直電晶體裝置或垂直電晶體
12‧‧‧半導體基板
12A‧‧‧垂直定向通道半導體結構或半導體結構
12P‧‧‧外周邊或周邊
12S‧‧‧正面
13‧‧‧通道區
14‧‧‧全包覆式(GAA)閘極結構或閘極結構
14A‧‧‧閘極絕緣層
14B‧‧‧導電閘極電極
15B‧‧‧底部間隔體
15T‧‧‧頂部間隔體
16‧‧‧底部源極/汲極(S/D)區
18‧‧‧頂部S/D區
20‧‧‧底部接觸
22‧‧‧頂部接觸
100‧‧‧垂直電晶體裝置
102‧‧‧基板
102S‧‧‧上表面
104‧‧‧底部源極/汲極(S/D)材料層
104S‧‧‧上表面
106‧‧‧底部間隔體材料層
106A、106B‧‧‧開口
108‧‧‧犧牲閘極材料層
108A‧‧‧開口
110‧‧‧頂部間隔體材料層
110A‧‧‧開口
111‧‧‧氧化物區
112‧‧‧材料層
112A‧‧‧開口
113‧‧‧內部間隔體
114‧‧‧內部間隔體
115‧‧‧L形間隔體
116‧‧‧空腔
118‧‧‧垂直定向通道半導體結構
118X‧‧‧通道長度
120‧‧‧頂部源極/汲極(S/D)材料層
122‧‧‧帽蓋層或閘極帽蓋
123‧‧‧最終閘極結構或閘極結構
124‧‧‧閘極絕緣層或絕緣材料層
126‧‧‧閘極電極、導電閘極電極或閘極電極材料
126X‧‧‧閘極-接觸延伸部
130‧‧‧絕緣材料層
131A至131C‧‧‧接觸開口
132‧‧‧CA接觸結構、CA接觸或接觸
134‧‧‧CA接觸結構、CA接觸或接觸
136‧‧‧CB閘極接觸結構、CB接觸或接觸
參考以下結合附圖的說明可明白本揭示內容，其中類似的元件以相同的元件符號表示。
第1圖為示範先前技術之垂直電晶體裝置的簡圖；以及第2圖至第10圖圖示揭示於本文用於形成垂直電晶體裝置的各種示範新穎方法。
儘管揭示於本文的專利標的容易做成各種修改及替代形式，然而本文仍以附圖為例圖示本發明的幾個特定具體實施例且詳述於本文。不過，應瞭解本文所描述的特定具體實施例並非旨在把本發明限定為本文所揭示的特定形式，反而是，本發明是要涵蓋落在如隨附申請專利 範圍所界定之本發明精神及範疇內的所有修改、等價及替代性陳述。
以下描述本發明的各種示範具體實施例。為了清楚說明，本專利說明書沒有描述實際具體實作的所有特徵。當然，應瞭解，在開發任一此類的實際具體實施例時，必需做許多與具體實作有關的決策以達成開發人員的特定目標，例如遵循與系統相關及商務有關的限制，這些都會隨著每一個具體實作而有所不同。此外，應瞭解，此類開發即複雜又花時間，決不是本技藝一般技術人員在閱讀本揭示內容後即可實作的例行工作。
此時以參照附圖來描述本發明。示意圖示於附圖的各種結構、系統及裝置係僅供解釋以及避免熟諳此藝者所習知的細節混淆本發明。儘管如此，仍納入附圖以描述及解釋本揭示內容的示範實施例。應使用與相關技藝技術人員所熟悉之意思一致的方式理解及解釋用於本文的字彙及片語。本文沒有特別定義的術語或片語(亦即，與熟諳此藝者所理解之普通慣用意思不同的定義)旨在用術語或片語的一致用法來說明。如果術語或片語旨在具有特定的意思時(亦即，不同於熟諳此藝者所理解的意思)，則會在本專利說明書中以直接明白地提供特定定義的方式清楚地陳述用於該術語或片語的特定定義。如果用語“毗鄰”使用於本文及隨附申請專利範圍以描述兩個組件或結構之間的位置關係，應瞭解及視為該用語涵蓋這兩個組件或結 構之實際實體接觸的情形且涵蓋這兩個組件或結構彼此在對方附近而不實體接觸的情形。兩個組件的實體接觸在專利說明書及申請專利範圍內會使用片語“在…上且與其接觸(on and in contact with)”或其他類似語言具體描述。熟諳此藝者在讀完本申請案後會明白，揭示於本文的方法可用來製造各種不同裝置，包括但不限於：邏輯裝置、記憶體裝置等等，而且該等裝置可為NMOS或者是PMOS裝置。
熟諳此藝者在讀完本申請案後應瞭解，諸如環形植入區(halo implant region)、井區(well region)之類的各種摻雜區未圖示於附圖。當然，揭示於此的本發明不應被視為受限於圖示及描述於本文的示範實施例。形成揭示於本文之垂直電晶體裝置100的各種組件及結構可使用各種不同材料以及進行各種已知技術，例如化學氣相沉積(chemical vapor deposition；CVD)製程、原子層沉積(atomic layer deposition；ALD)製程、熱成長製程、旋塗技術等等。各種材料層的厚度也可取決於特定應用而有所不同。參考附圖，此時將更詳細地描述揭示於本文之方法及裝置的各種示範具體實施例。
第2圖至第10圖圖示揭示於本文用於形成垂直電晶體裝置100的各種示範新穎方法。第2圖圖示揭示於本文之垂直電晶體裝置100在已進行數個製程操作之早期製造階段的一示範具體實施例。一般而言，裝置100會形成於基板102中及上面。基板102可具有各種組態，例如圖示塊矽組態。基板102也可具有絕緣體上覆半導體 (semiconductor-on-insulator；SOI)或絕緣體上覆矽組態，其包括塊狀半導體層(例如，矽)、埋藏絕緣層(例如，二氧化矽)及主動半導體層(例如，矽)，其中半導體裝置均形成於主動層中及上面。基板102可由矽製成或可由除矽以外的材料製成，例如矽鍺、鍺、III-V族材料化合物等等。因此，應瞭解用語“基板”或“半導體基板”涵蓋所有半導體材料及此類材料的所有形式。
繼續參考第2圖，複數個材料層已形成於基板102的上表面102S上面。更特別的是，在圖示具體實施例中，該層堆疊包含底部源極/汲極(S/D)材料層104、底部間隔體材料層106、犧性閘極材料層108、頂部間隔體材料層110、以及材料層112。圖示於第2圖的材料層可形成至任何所欲厚度，它們可使用各種技術中之任一者形成且它們可由任何所欲材料構成。
在一示範具體實施例中，底部源極/汲極(S/D)材料層104包含已藉由進行磊晶成長製程而形成的磊晶半導體材料。取決於待構造裝置，底部源極/汲極(S/D)材料層104的類型可由不同材料構成，例如，用於P型裝置的SiGe、用於N型裝置的SiC。在磊晶沉積製程期間，可用適當摻雜物(取決於待構造裝置的類型為N型或P型)原位摻雜底部源極/汲極(S/D)材料層104。在有些應用中，底部源極/汲極(S/D)材料層104可由與基板102相同的半導體材料製成，或可由與基板102不同的半導體材料製成。
繼續參考第2圖，底部間隔體材料層106可 藉由進行CVD或ALD製程形成於底部源極/汲極(S/D)材料層104上面，且可由例如SiBCN、SiCO、SiOCN等等的材料構成。犧牲閘極材料層108同樣可藉由進行任何一種已知沉積製程形成於底部間隔體材料層106上面，且可由各種不同材料中之任一者構成，例如二氧化矽、氮氧化矽、非晶矽等等。然後，頂部間隔體材料層110可沉積於犧牲閘極材料層108上面。在有些應用中，底部間隔體材料層106與頂部間隔體材料層110可由相同的材料構成，然而所有的應用可能並非如此。最後，材料層112可沉積於頂部間隔體材料層110上面，且可由各種不同材料構成，例如二氧化矽。在一示範具體實施例中，材料層112為犧牲材料層。
第3圖圖示在進行數個製程操作之後的裝置100。首先，圖案化材料層112以使用已知遮罩及蝕刻技術在材料層112中界定開口112A以便暴露頂部間隔體材料層110。開口112A可具有各種不同組態，從上往下看，例如為圓形、矩形、方形等等，其與圖示於第1圖之結構12A的俯視圖組態類似。接下來，在開口112A中形成內部間隔體114，此係藉由進行共形沉積製程以在開口112A中形成間隔體材料(例如，SiN)的共形層，然後進行非等向性蝕刻製程。間隔體114可形成至任何所欲橫向厚度。然後，使用間隔體114作為遮罩進行另一蝕刻製程以便在頂部間隔體材料層110中界定開口110A，從而暴露犧牲閘極材料層108的一部份。
第4圖圖示在進行數個製程操作之後的裝置100。首先，使用此時帶有圖案的頂部間隔體材料層110作為遮罩進行另一蝕刻製程以便在犧牲閘極材料層108中界定開口108A，從而暴露底部間隔體材料層106的一部份。然後，通過開口108A進行又一蝕刻製程以在底部間隔體材料層106中界定暴露底部源極/汲極(S/D)材料層104之上表面104S的開口106A。應注意，在這些各種蝕刻製程期間，可能損失內部間隔體114之垂直高度的一些部份，如第4圖所示。由於這些各種蝕刻製程會界定空腔116，其中會為垂直電晶體裝置100形成用於垂直定向通道半導體結構118(參考第5圖)的半導體材料，下文會更完整地描述。在圖示實施例中，空腔116與內部間隔體114實質自對準。
第5圖圖示在進行數個製程操作之後的裝置100。首先，在一示範具體實施例中，藉由進行磊晶成長製程，在空腔116的至少一部份中形成包含磊晶半導體材料的垂直定向通道半導體結構118。取決於待構造裝置的類型，垂直定向通道半導體結構118可由不同材料構成，例如，用於P型裝置的矽鍺(SiGe)，用於N型裝置的矽(Si)，且可由與底部源極/汲極(S/D)材料層104相同或不同的材料製成。垂直定向通道半導體結構118可具有各種不同組態，從上往下看，例如為圓形、矩形、方形等等，其與圖示於第1圖之結構12A的俯視圖組態類似。在圖示實施例中，垂直定向通道半導體結構118被簡化圖示為整個垂直 高度都有均勻的橫向寬度。不過，實際上，可以使它具有錐形橫截面組態(在製程流程的此一點處，其底部比頂部寬)的方式形成垂直定向通道半導體結構118。因此，垂直定向通道半導體結構118的大小及組態不應被視為本發明的限制。
繼續參考第5圖，在圖示實施例中，垂直定向通道半導體結構118有簡化圖示實質平坦的上表面。不過，取決於垂直定向通道半導體結構118的材料與底部源極/汲極(S/D)材料層104的材料晶向，垂直定向通道半導體結構118可具有分面(faceted)或錐形上表面(未圖示)。在磊晶沉積製程期間，可不摻雜或用適當的摻雜物材料以原位摻雜垂直定向通道半導體結構118。在有些應用中，垂直定向通道半導體結構118可由與基板102相同的半導體材料製成，或可由與基板102不同的半導體材料製成。相較於藉由在位於垂直定向通道半導體結構118四周的先前技術已形成高k/金屬閘極結構(或堆疊)上進行回蝕(凹陷蝕刻製程)來界定裝置之通道長度的情形，藉由用磊晶成長製程形成垂直定向通道半導體結構118，可更精確地控制所得裝置的通道長度118X。在圖示實施例中，進行該磊晶成長製程直到垂直定向通道半導體結構118的上表面與頂部間隔體材料層110的上表面在實質相同的高度位準。在其他應用中，可進行垂直定向通道半導體結構118磊晶製程持續一段時間，致使垂直定向通道半導體結構118的上表面(或上表面之至少一部份)位準高於頂部間隔體材料層110 之上表面的高度位準。在後者情形下，可按需要在垂直定向通道半導體結構118上進行化學機械平坦化(chemical mechanical planarization；CMP)及/或回蝕製程，以使垂直定向通道半導體結構118在空腔116內凹陷到所欲高度位準。
仍參考第5圖，在一示範製程流程中，藉由進行簡短的蝕刻製程來修整內部間隔體114的橫向寬度。不過，間隔體修整製程為選擇性的步驟。之後，在一示範具體實施例中，進行另一磊晶沉積製程以形成包含在垂直定向通道半導體結構118之上表面上之磊晶半導體材料的頂部源極/汲極(S/D)材料層120。在一示範實施例中，頂部源極/汲極(S/D)材料層120可直接沉積於垂直定向通道半導體結構118的原沉積(as-deposited)上表面上。在進行回蝕製程的其他情形下，頂部源極/汲極(S/D)材料層120可沉積於垂直定向通道半導體結構118的受蝕刻上表面上。頂部源極/汲極(S/D)材料層120可由與底部源極/汲極(S/D)材料層104相同的材料構成，則可摻雜相同類型的摻雜物材料。在有些情形下，可形成頂部源極/汲極(S/D)材料層120與底部源極/汲極(S/D)材料層104以便具有相同或不同的厚度。在圖示實施例中，頂部源極/汲極(S/D)材料層120有簡化圖示實質平坦的上表面。不過，取決於頂部源極/汲極(S/D)材料層120的材料與頂部源極/汲極(S/D)材料層120的材料晶向，頂部源極/汲極(S/D)材料層120可具有分面上表面(未圖示)。在有些應用中，頂部源極/汲極(S/D) 材料層120可由與基板102相同的半導體材料製成，或可由與基板102不同的半導體材料製成。在另一示範具體實施例中，頂部源極/汲極(S/D)材料層120的形成可作為被用來形成垂直定向通道半導體結構118的磊晶製程之一部份，亦即，可擴充該磊晶製程以形成附加磊晶半導體材料。可原位摻雜此一附加材料或初始可摻雜地形成它，且可只摻雜半導體材料的上半部(藉由植入)有效地界定裝置的上源極/汲極區120。最後，在開口116的剩餘未填充部份中形成帽蓋層(cap layer)122。帽蓋層122的形成可藉由沉積一帽蓋材料層，例如氮化矽，然後進行CMP製程以移除在材料層112的上表面上面位於開口116外的多餘材料。另外，在此實施例中，由於間隔體114被修整，頂部源極/汲極結構(S/D)120的橫向寬度大於垂直定向通道半導體結構118的橫向寬度。也應注意，間隔體114位在頂部源極/汲極結構(S/D)120的側壁上以及在頂部間隔體材料層110上面。
第6圖圖示在進行數個製程操作之後的裝置100。首先，進行蝕刻製程以相對於周圍材料選擇性地移除材料層112以便暴露頂部間隔體材料層110的數個部份。之後，相對於周圍材料選擇性地移除頂部間隔體材料層110的暴露部份，同時頂部間隔體材料層110在閘極帽蓋122下面的部份仍在原處。此蝕刻製程暴露犧牲閘極材料層108的上表面。應注意，這些蝕刻製程導致形成獨特的“L”形間隔體115，其包含內部間隔體114位於頂部源極 /汲極結構(S/D)120之側壁上的剩餘部份、以及頂部間隔體材料層110中與間隔體114接觸且與頂部源極/汲極結構(S/D)120底面之一部份接觸的剩餘部份。在有些應用中，L形間隔體115可由至少兩種不同材料構成。在其他應用中，L形間隔體115可由相同的材料構成，例如，內部間隔體114與頂部間隔體材料層110兩者可由相同的材料製成。
第7圖圖示在進行數個製程操作之後的裝置100。首先，進行蝕刻製程以相對於周圍材料移除犧牲閘極材料層108，以便暴露垂直定向通道半導體結構118在底部間隔體材料層106與頂部間隔體材料層110之間的整個周邊。在此時，該製程針對形成垂直電晶體裝置100的示範及簡化圖示最終閘極結構123。一般而言，閘極結構123可包含(全部或部份)用作裝置100之閘極絕緣層124的一或更多層絕緣材料，以及(全部或部份)用作裝置100之閘極電極126的一或更多層導電材料，例如金屬、金屬合金、多晶矽、功函數調整金屬等等。用於閘極結構123之材料的厚度及組合物可取決於特定應用而有所不同，且圖示於附圖用於閘極結構123之材料的相對厚度未按比例繪製。在一示範實施例中，用於N型及P型裝置兩者的閘極結構可使用相同的閘極結構123的材料。在其他應用中，藉由形成適當的遮罩層(未圖示)，使用於N型及P型裝置的閘極結構123的材料可不同。在一示範具體實施例中，絕緣材料層124可由高k(有10或更大的k值)絕緣材料製成， 例如氧化鉿，同時導電閘極電極126可包含用作功函數調整層的材料，例如氮化鈦(未個別圖示)，以及導電材料的塊體層(bulk layer)，例如金屬、金屬合金、鎢或摻雜多晶矽。熟諳此藝者在讀完本申請案後應瞭解，閘極結構123旨在代表可用任何技術形成的任何閘極結構類型。在一示範實施例中，閘極絕緣層124及用於閘極電極126的材料可藉由進行一或更多共形沉積製程來形成。
第8圖圖示在進行數個製程操作之後的裝置100。首先，進行蝕刻製程以相對於周圍材料移除用於閘極電極126之材料的暴露部份，同時使用閘極絕緣層124作為蝕刻終止層。也應注意，在此蝕刻製程期間，閘極電極材料126的閘極-接觸延伸部126X(在虛線區域內)用蝕刻遮罩(未圖示)來遮罩以便遠離垂直定向通道半導體結構118地延伸閘極電極材料126，藉此提供可被閘極接觸結構接觸的閘極-接觸延伸部126X(下文會更完整地描述)。應注意，從上往下看，閘極-接觸延伸部126X不在閘極結構123的整個周邊四周延伸，因為它僅僅被裝設為提供電性接觸閘極結構123的構件。通常，在第8圖的視圖中，閘極-接觸延伸部126X可被形成為它位於垂直定向通道半導體結構118後面。不過，只是為了便於解釋及簡化繪圖，閘極-接觸延伸部126X圖示成從垂直定向通道半導體結構118側遠離地橫向延伸。但是如此示範及簡化圖示閘極-接觸延伸部126X不應被視為本發明的任何限制。
繼續參考第8圖，形成一絕緣材料層130於 基板102上面。之後，進行CMP製程以平坦化絕緣材料層130的上表面。絕緣材料層130可由各種材料製成，例如，二氧化矽，而且它可藉由進行例如CVD製程來形成。下一個序列的製程操作涉及形成所謂CA接觸結構132以便建立通到底部源極/汲極(S/D)結構104的電性接觸，形成所謂CA接觸結構134以便建立通到頂部源極/汲極(S/D)結構120的電性接觸，以及形成所謂CB閘極接觸結構136以便建立經由閘極-接觸延伸部126X通到閘極電極126的電性接觸。在一示範製程流程中，接觸開口131A至131C全部可同時形成於絕緣材料層130中，或可在不同的時間形成。絕緣材料層130的圖案化可藉由在絕緣材料層130上面形成一或更多帶圖案蝕刻遮罩(未圖示)，例如光阻材料或OPL的圖案層，然後進行蝕刻製程。應注意，當接觸開口131A形成時，它暴露底部間隔體材料層106。因此，進行蝕刻製程以在底部間隔體材料層106中界定開口106B以便暴露底部源極/汲極(S/D)結構104的上表面104S之一部份。當接觸開口131B通過帽蓋層122形成時，它暴露頂部源極/汲極(S/D)結構120的一部份。同樣，接觸開口131C的形成暴露閘極-接觸延伸部126X的上表面之一部份。在此時，若需要，可在底部源極/汲極(S/D)結構104、頂部源極/汲極(S/D)結構120及閘極-接觸延伸部126X的暴露部份上形成金屬矽化物材料(未圖示)。之後，沉積一或更多導電材料於接觸開口131A至131C中，且進行一或更多CMP製程操作以移除在絕緣材料層130之上表面上面之接觸開 口131A至131C外的多餘材料以便藉此界定CA接觸132、134與CB接觸136。接觸132、134及136旨在為本質的代表，因為它們旨在代表可使用於形成積體電路產品上之導電結構的任何導電材料類型，例如鎢、銅等等。此外，接觸132、134及136可包含一或更多阻障層(未圖示)。在製程流程的此一點處，在裝置100上面可形成傳統金屬化層(未圖示)以便建立通到接觸132、134及136的電性接觸。
第9圖圖示犧牲閘極材料層108由例如非晶矽、多晶矽等等之可氧化材料製成的替代製程流程。在此實施例中，在形成內部間隔體114及形成空腔116後，進行氧化製程以在犧牲閘極材料層108的暴露部份上與在底部源極/汲極(S/D)材料層104的暴露部份上形成氧化物區111。之後，可使用內部間隔體114作為蝕刻遮罩進行蝕刻製程，以便移除氧化物區111位於犧牲閘極材料層108之側壁上的部份，同時移除形成於在空腔116之底部處之底部源極/汲極(S/D)材料層104上的氧化物區111。在此時，垂直定向通道半導體結構118可形成於空腔中，如上述。
第10圖圖示在形成內部間隔體114及形成空腔116後形成內部間隔體113於空腔116中的替代製程流程。內部間隔體113可由例如二氧化矽的材料構成。在一示範實施例中，內部間隔體113形成於空腔116中可藉由進行共形沉積製程以形成一間隔體材料層然後進行非等向性蝕刻製程。間隔體113可形成至任何所欲厚度。在此時，在空腔116中可形成毗鄰間隔體113的垂直定向通道半導 體結構118，如上述。
以上所揭示的特定具體實施例均僅供圖解說明，因為熟諳此藝者在受益於本文的教導後顯然可以不同但等價的方式來修改及實施本發明。例如，可用不同的順序完成以上所提出的製程步驟。此外，除非在以下申請專利範圍有提及，不希望本發明受限於本文所示之構造或設計的細節。因此，顯然可改變或修改以上所揭示的特定具體實施例而所有此類變體都被認為仍然是在本發明的範疇與精神內。應注意，在本專利說明書及隨附申請專利範圍中為了描述各種製程或結構而使用的例如“第一”、“第二”、“第三”或“第四”用語只是用來作為該等步驟/結構的簡寫參考且不一定暗示該等步驟/結構的進行/形成按照該有序序列。當然，取決於確切的申請專利範圍語言，可能需要或不需要該等製程的有序序列。因此，本文提出隨附的申請專利範圍尋求保護。

Claims (20)

  1. 一種形成垂直電晶體裝置的方法，該方法包含：在位於一半導體基板上面的一底部源極/汲極(S/D)半導體材料層上面形成複數個材料層；進行至少一蝕刻製程以在該複數個材料層中界定一空腔，其中，該空腔的一底部暴露該底部源極/汲極(S/D)半導體材料層的一部份；進行至少一磊晶沉積製程，以形成一垂直定向通道半導體結構於該底部源極/汲極(S/D)半導體材料層上且於該空腔中、以及一頂部源極/汲極(S/D)半導體材料層於該垂直定向通道半導體結構上面；在進行該至少一磊晶沉積製程後，移除該複數個材料層中之至少一者以藉此暴露該垂直定向通道半導體結構的一外周邊表面；以及形成一閘極結構於該垂直定向通道半導體結構的該暴露的外周邊表面四周。
  2. 如申請專利範圍第1項所述之方法，其中，進行該至少一磊晶沉積製程的步驟包含：進行一第一磊晶沉積製程以形成該垂直定向通道半導體結構，以及進行一第二磊晶沉積製程以形成該頂部源極/汲極(S/D)半導體材料層於該垂直定向通道半導體結構的上表面上。
  3. 如申請專利範圍第2項所述之方法，其中，在移除該複數個材料層中之至少一者以藉此暴露該垂直定向通道半導體結構之該外周邊表面之前，該方法更包含： 形成一帽蓋層於該頂部源極/汲極(S/D)半導體材料層上面。
  4. 如申請專利範圍第1項所述之方法，其中，形成該複數個材料層於該底部源極/汲極(S/D)半導體材料層上面包含：形成一底部間隔體材料層於該底部源極/汲極(S/D)半導體材料層上；形成一犧牲閘極材料層於該底部間隔體材料層上；形成一頂部間隔體材料層於該犧牲閘極材料層上；以及形成一犧牲材料層於該頂部間隔體材料層上。
  5. 如申請專利範圍第4項所述之方法，其中，進行該至少一蝕刻製程以界定該空腔包含：進行至少一蝕刻製程以移除該犧牲材料層、該頂部間隔體材料層、該犧牲閘極材料層及該底部間隔體材料層的一部份，其中，該底部間隔體材料層之該部份的移除暴露該底部源極/汲極(S/D)半導體材料層的一部份。
  6. 如申請專利範圍第4項所述之方法，其中，移除該複數個材料層中之該至少一者以藉此暴露該垂直定向通道半導體結構之一外周邊表面包含：進行一蝕刻製程以移除該犧牲閘極材料層，同時使該頂部間隔體材料層中與該垂直定向通道半導體結構之上半部毗鄰的一部份留在原處、以及使該底部間隔體材料層中與該垂 直定向通道半導體結構之下半部毗鄰的一部份留在原處。
  7. 如申請專利範圍第4項所述之方法，其中，進行該至少一蝕刻製程以界定該空腔包含：進行一第一蝕刻製程以在該犧牲材料層中界定暴露該頂部間隔體材料層之一部份的一第一開口，且其中，該方法更包含：在該第一開口內形成一內部間隔體，其中，該空腔與該內部間隔體實質自對準。
  8. 如申請專利範圍第1項所述之方法，其中，形成該底部源極/汲極(S/D)半導體材料層於該半導體基板的一上表面上係藉由進行一第二磊晶沉積製程。
  9. 如申請專利範圍第4項所述之方法，其中，該垂直定向通道半導體結構與該基板包含不同的半導體材料，該閘極結構包含一高k閘極絕緣層與包含一金屬的至少一層，該底部間隔體材料層與該頂部間隔體材料層包含SiCBN，以及該犧牲閘極材料層包含二氧化矽或一可氧化材料中之一者。
  10. 如申請專利範圍第1項所述之方法，其中，在進行該至少一蝕刻製程以在該複數個材料層中界定該空腔之後以及在進行該第一磊晶沉積製程之前，該方法更包含：進行一氧化製程在該空腔內位於該複數個材料層中之至少一者之表面上與位於該底部源極/汲極(S/D)半導體材料層在該空腔之該底部之該暴露部份上的氧 化物區；以及進行一氧化物蝕刻製程以從在該空腔內之該底部源極/汲極(S/D)半導體材料層移除該氧化物區，同時留下在該空腔內位於該複數個材料層中之該至少一者之表面上的該氧化物區之一部份。
  11. 如申請專利範圍第1項所述之方法，其中，在進行該至少一蝕刻製程以在該複數個材料層中界定該空腔之後以及在進行該第一磊晶沉積製程之前，該方法更包含：在該空腔內形成一內部間隔體，此係藉由進行一共形沉積製程以沉積一間隔體材料層於該空腔內然後在該間隔體材料層上進行一非等向性蝕刻製程以便藉此界定該內部間隔體，其中，在該非等向性蝕刻製程完成時，該空腔之該底部暴露該底部源極/汲極(S/D)半導體材料層的一部份。
  12. 一種形成垂直電晶體裝置的方法，該方法包含：進行一磊晶沉積製程以形成一底部源極/汲極(S/D)半導體材料層於一半導體基板上面；形成複數個材料層於該底部源極/汲極(S/D)半導體材料層上面，其中，該複數個材料層中之一者為一犧牲閘極材料層；進行至少一蝕刻製程以在該複數個材料層中界定一空腔，其中，該空腔的一底部暴露該底部源極/汲極(S/D)半導體材料層的一部份；進行至少一第二磊晶沉積製程以形成一垂直定向 通道半導體結構於該底部源極/汲極(S/D)半導體材料層上且於該空腔中、以及形成一頂部源極/汲極(S/D)半導體材料層於該垂直定向通道半導體結構上面；在進行該至少一磊晶沉積製程後，至少移除該犧牲閘極材料層以藉此暴露該垂直定向通道半導體結構的外周邊表面；以及形成一閘極結構於該垂直定向通道半導體結構的該暴露的外周邊表面四周。
  13. 如申請專利範圍第12項所述之方法，其中，在至少移除該犧牲閘極材料層以藉此暴露該垂直定向通道半導體結構之該外周邊表面之前，該方法更包含：形成一帽蓋層於該頂部源極/汲極(S/D)半導體材料層上面。
  14. 如申請專利範圍第12項所述之方法，其中，形成該複數個材料層於該底部源極/汲極(S/D)半導體材料層上面包含：形成一底部間隔體材料層於該底部源極/汲極(S/D)半導體材料層上；形成該犧性閘極材料層於該底部間隔體材料層上；形成一頂部間隔體材料層於該犧牲閘極材料層上；以及形成一犧牲材料層於該頂部間隔體材料層上。
  15. 如申請專利範圍第14項所述之方法，其中，進行該至少一蝕刻製程以界定該空腔包含：進行該至少一蝕刻 製程以移除該犧牲材料層、該頂部間隔體材料層、該犧牲閘極材料層及該底部間隔體材料層的一部份，其中，該底部間隔體材料層之該部份的移除暴露該底部源極/汲極(S/D)半導體材料層的一部份。
  16. 如申請專利範圍第14項所述之方法，其中，至少移除該犧牲閘極材料層包含：進行一第一蝕刻製程以移除該犧牲材料層同時使用該頂部間隔體材料層作為一蝕刻終止；進行一第二蝕刻製程以移除該頂部間隔體材料層的一部份同時使用該犧牲閘極材料層作為一蝕刻終止層，其中，在該第二蝕刻製程完成時，該頂部間隔體材料層中與該垂直定向通道半導體結構之上半部毗鄰的一部份留在原處；以及進行一第三蝕刻製程以移除該犧牲材料層以便藉此暴露該垂直定向通道半導體結構之該外周邊表面，其中，該底部間隔體材料層在該第三蝕刻製程期間用來作為一蝕刻終止層。
  17. 一種垂直電晶體裝置，其包含：一底部源極/汲極(S/D)結構，其位在一半導體基板上面；一垂直定向通道半導體結構，其位在該底部源極/汲極(S/D)結構上；一底部間隔體，其位在該垂直定向通道半導體結構之一第一垂直部份四周的該底部源極/汲極(S/D)結 構上；一閘極結構，其位在該底部間隔體上面且在該垂直定向通道半導體結構的一第二垂直部份四周；一頂部間隔體，其位在該垂直定向通道半導體結構之一第三垂直部份四周的該閘極結構上；一頂部源極/汲極(S/D)結構，其位在該垂直定向通道半導體結構上；一側壁間隔體，其位在該頂部源極/汲極(S/D)結構的一側壁上且在該頂部間隔體的一部份上；以及一帽蓋層，其位在該側壁間隔體上面且在該頂部源極/汲極(S/D)結構上面。
  18. 如申請專利範圍第17項所述之裝置，其中，該側壁間隔體與該頂部間隔體包含不同的材料。
  19. 如申請專利範圍第17項所述之裝置，其中，該側壁間隔體與該頂部間隔體被視為共同界定一L形間隔體。
  20. 如申請專利範圍第17項所述之裝置，其中，該頂部源極/汲極結構(S/D)的橫向寬度大於該垂直定向通道半導體結構的橫向寬度，且其中，該頂部源極/汲極結構(S/D)的一部份位在該頂部間隔體上。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6378826B2 (ja) * 2015-04-06 2018-08-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． Ｓｇｔを有する柱状半導体装置と、その製造方法
WO2018004687A1 (en) * 2016-07-01 2018-01-04 Intel Corporation Field effect transistor with a hybrid gate spacer including a low-k dielectric material
KR20180098446A (ko) * 2017-02-24 2018-09-04 삼성전자주식회사 반도체 장치 및 이의 제조 방법
FR3064399B1 (fr) * 2017-03-22 2019-05-03 Stmicroelectronics (Crolles 2) Sas Transistor quantique vertical
EP3404707A1 (en) * 2017-05-15 2018-11-21 IMEC vzw Method for forming interconnected vertical channel devices and semiconductor structure
TWI815887B (zh) * 2018-05-15 2023-09-21 美商愛彼特生物製藥股份有限公司 經取代的2,2'-雙嘧啶基化合物、其類似物及其使用方法
US10804391B2 (en) * 2018-06-15 2020-10-13 Samsung Electronics Co., Ltd. Vertical field-effect transistor (VFET) devices and methods of forming the same
US10510622B1 (en) * 2018-07-27 2019-12-17 Globalfoundries Inc. Vertically stacked complementary-FET device with independent gate control
CN109326650B (zh) * 2018-10-10 2022-04-19 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
US10985073B2 (en) * 2019-07-08 2021-04-20 International Business Machines Corporation Vertical field effect transistor replacement metal gate fabrication
EP3819945A1 (en) * 2019-11-06 2021-05-12 Imec VZW Method of forming a vertical channel device
US11177370B2 (en) 2020-02-28 2021-11-16 International Business Machines Corporation Vertical field effect transistor with self-aligned source and drain top junction
WO2021222247A1 (en) * 2020-05-01 2021-11-04 Tokyo Electron Limited Method of expanding 3d device architectural designs for enhanced performance
US11652139B2 (en) * 2020-09-30 2023-05-16 Tokyo Electron Limited Three-dimensional universal CMOS device
CN117253909A (zh) * 2022-06-08 2023-12-19 长鑫存储技术有限公司 一种半导体结构及其制造方法

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5342797A (en) 1988-10-03 1994-08-30 National Semiconductor Corporation Method for forming a vertical power MOSFET having doped oxide side wall spacers
US5208172A (en) 1992-03-02 1993-05-04 Motorola, Inc. Method for forming a raised vertical transistor
FR2810792B1 (fr) 2000-06-22 2003-07-04 Commissariat Energie Atomique Transistor mos vertical a grille enterree et procede de fabrication de celui-ci
US6559807B2 (en) * 2000-07-26 2003-05-06 Scientific Applications & Research Associates, Inc. Compact, lightweight, steerable, high-power microwave antenna
US6372559B1 (en) 2000-11-09 2002-04-16 International Business Machines Corporation Method for self-aligned vertical double-gate MOSFET
US6706603B2 (en) * 2001-02-23 2004-03-16 Agere Systems Inc. Method of forming a semiconductor device
US6690040B2 (en) 2001-09-10 2004-02-10 Agere Systems Inc. Vertical replacement-gate junction field-effect transistor
US20030052365A1 (en) 2001-09-18 2003-03-20 Samir Chaudhry Structure and fabrication method for capacitors integratible with vertical replacement gate transistors
US6759730B2 (en) 2001-09-18 2004-07-06 Agere Systems Inc. Bipolar junction transistor compatible with vertical replacement gate transistor
US6686604B2 (en) 2001-09-21 2004-02-03 Agere Systems Inc. Multiple operating voltage vertical replacement-gate (VRG) transistor
US6709904B2 (en) 2001-09-28 2004-03-23 Agere Systems Inc. Vertical replacement-gate silicon-on-insulator transistor
US6773994B2 (en) 2001-12-26 2004-08-10 Agere Systems Inc. CMOS vertical replacement gate (VRG) transistors
US7241655B2 (en) 2004-08-30 2007-07-10 Micron Technology, Inc. Method of fabricating a vertical wrap-around-gate field-effect-transistor for high density, low voltage logic and memory array
US7282401B2 (en) * 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
KR100813256B1 (ko) * 2006-06-23 2008-03-13 삼성전자주식회사 버스 중재 장치 및 방법
TWI305669B (en) 2006-07-14 2009-01-21 Nanya Technology Corp Method for making a raised vertical channel transistor device
US7825460B2 (en) * 2006-09-06 2010-11-02 International Business Machines Corporation Vertical field effect transistor arrays and methods for fabrication thereof
US7892956B2 (en) 2007-09-24 2011-02-22 International Business Machines Corporation Methods of manufacture of vertical nanowire FET devices
JP2009088134A (ja) 2007-09-28 2009-04-23 Elpida Memory Inc 半導体装置、半導体装置の製造方法並びにデータ処理システム
US7935598B2 (en) * 2007-12-24 2011-05-03 Hynix Semiconductor Inc. Vertical channel transistor and method of fabricating the same
KR100960928B1 (ko) 2008-01-02 2010-06-07 주식회사 하이닉스반도체 수직형 트랜지스터 및 그의 형성방법
KR101524823B1 (ko) * 2009-01-05 2015-06-01 삼성전자주식회사 3차원 반도체 소자
EP2378557B1 (en) 2010-04-19 2015-12-23 Imec Method of manufacturing a vertical TFET
WO2012034106A1 (en) 2010-09-09 2012-03-15 William Theo Wells Fractal orifice plate
CN102646589B (zh) * 2011-02-17 2015-01-07 中芯国际集成电路制造(上海)有限公司 一种mosfet制造方法
KR102080539B1 (ko) 2012-06-11 2020-02-24 브라이언 이. 부터스 유체 여과용 장치, 시스템 및 방법
US9224840B2 (en) 2012-07-10 2015-12-29 GlobalFoundries, Inc. Replacement gate FinFET structures with high mobility channel
DE102012217073A1 (de) * 2012-09-21 2014-03-27 Robert Bosch Gmbh Vertikales mikroelektronisches Bauelement und entsprechendes Herstellungsverfahren
KR20140106903A (ko) * 2013-02-27 2014-09-04 에스케이하이닉스 주식회사 트랜지스터, 이를 구비하는 가변 저항 메모리 장치 및 그의 제조방법
EP2808897B1 (en) 2013-05-30 2021-06-30 IMEC vzw Tunnel field effect transistor and method for making thereof
US9236480B2 (en) 2013-10-02 2016-01-12 Globalfoundries Inc. Methods of forming finFET semiconductor devices using a replacement gate technique and the resulting devices
US9437711B2 (en) 2013-11-15 2016-09-06 Globalfoundries Inc. Methods of forming gate structures for semiconductor devices using a replacement gate technique and the resulting devices
US9177785B1 (en) 2014-05-30 2015-11-03 Taiwan Semiconductor Manufacturing Company Limited Thin oxide formation by wet chemical oxidation of semiconductor surface when the one component of the oxide is water soluble
US9406793B2 (en) 2014-07-03 2016-08-02 Broadcom Corporation Semiconductor device with a vertical channel formed through a plurality of semiconductor layers
US9646973B2 (en) 2015-03-27 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-port SRAM cell structure with vertical devices
US9385195B1 (en) 2015-03-31 2016-07-05 Stmicroelectronics, Inc. Vertical gate-all-around TFET
US9799776B2 (en) * 2015-06-15 2017-10-24 Stmicroelectronics, Inc. Semi-floating gate FET
US9728551B1 (en) * 2016-02-04 2017-08-08 Sandisk Technologies Llc Multi-tier replacement memory stack structure integration scheme
US9443982B1 (en) * 2016-02-08 2016-09-13 International Business Machines Corporation Vertical transistor with air gap spacers
US10170575B2 (en) 2016-05-17 2019-01-01 International Business Machines Corporation Vertical transistors with buried metal silicide bottom contact
US9660028B1 (en) 2016-10-31 2017-05-23 International Business Machines Corporation Stacked transistors with different channel widths
US9812443B1 (en) 2017-01-13 2017-11-07 International Business Machines Corporation Forming vertical transistors and metal-insulator-metal capacitors on the same chip

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Publication number Publication date
TWI689974B (zh) 2020-04-01
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