KR100813256B1 - 버스 중재 장치 및 방법 - Google Patents

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Abstract

버스 중재 장치 및 방법이 개시된다. 하나 이상의 슬레이브가 연결된 버스의 사용을 요구하는 복수의 마스터의 상기 버스에의 접근을 중재하는 본 발명에 의한 버스 중재 장치는, 상기 버스의 사용을 동시에 요구한 복수의 상기 마스터에게 상기 버스의 사용을 허가하는 복수의 버스 허가신호를 출력하는 버스사용 허가부와, 각각은 상기 버스 허가신호에 응답하여 상기 마스터로부터 입력되며 상기 슬레이브의 동작을 지시하는 복수의 동작 지시신호 중, 미리 설정된 근사도를 갖는 일정 개수의 상기 동작 지시신호를 선택하는 동시처리가능신호 선택부 및 상기 선택된 동작 지시신호를 상기 버스를 통해 상기 슬레이브에 동시에 전송하는 동작 지시부를 포함하는 것이 바람직하다.

Description

버스 중재 장치 및 방법 {Apparatus and method for arbitrating bus access}
도 1은 본 발명에 의한 버스 중재 원리를 설명하기 위한 참고도이다.
도 2는 본 발명에 의한 버스 중재 장치를 설명하기 위한 블록도이다.
도 3은 도 2에 도시된 동시전송가부 검사부(218)를 설명하기 위한 제1 실시예의 블록도이다.
도 4는 도 2에 도시된 동시전송가부 검사부(218)를 설명하기 위한 제2 실시예의 블록도이다.
도 5는 본 발명에 의한 버스 중재 방법을 설명하기 위한 제1 실시예의 플로우챠트이다.
도 6은 본 발명에 의한 버스 중재 방법을 설명하기 위한 제2 실시예의 플로우챠트이다.
본 발명은 버스 중재에 관한 것으로, 보다 상세하게는, 복수의 마스터가 슬레이브의 동작을 버스를 통해 동시에 지시할 수 있도록 하는 버스 중재 장치 및 방 법에 관한 것이다.
일반적으로, 버스 중재기(bus arbiter)는 버스에 연결된 복수의 마스터(master) 사이에서 버스 중재(bus arbitration)를 수행한다. 즉, 종래의 버스 중재기는, 복수의 마스터가 버스의 사용을 동시에 요구(request)한 경우, 버스의 사용을 하나의 마스터에만 허가(grant)한다. 그에 따라, 복수의 마스터는 버스 중재기의 중재에 따라, 하나의 마스터씩 순차적으로 버스를 사용할 수 있을 뿐이다.
이와 같은 버스 중재 원리로 인해, 종래의 버스 구조를 채택한 데이터 처리 장치는, 버스의 사용을 동시에 요구한 마스터의 개수가 많을수록, 데이터 처리를 완료하는 데 보다 긴 시간을 요구하게 된다. 이러한 문제점은, 버스에 연결된 복수의 마스터가 파이프라인(pipeline) 구조로 배열되었을 때 더욱 두드러진다.
본 발명이 이루고자 하는 기술적 과제는, 복수의 마스터가 버스를 동시에 사용하려고 하는 경우, 그 복수의 마스터 모두에게 버스 허가신호를 허여하고, 그 버스 허가신호에 응답하여 복수의 마스터로부터 주어진 동작 지시신호 중 미리 설정된 근사도를 갖는 일정 개수의 동작 지시신호를 버스를 통해 슬레이브에 동시에 전송하는 버스 중재 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 복수의 마스터가 버스를 동시에 사용하려고 하는 경우, 그 복수의 마스터 모두에게 버스 허가신호를 허여하고, 그 버스 허가신호에 응답하여 복수의 마스터로부터 주어진 동작 지시신호 중 미리 설정된 근사도를 갖는 일정 개수의 동작 지시신호를 버스를 통해 슬레이브에 동시 에 전송하는 버스 중재 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 복수의 마스터가 버스를 동시에 사용하려고 하는 경우, 그 복수의 마스터 모두에게 버스 허가신호를 허여하고, 그 버스 허가신호에 응답하여 복수의 마스터로부터 주어진 동작 지시신호 중 미리 설정된 근사도를 갖는 일정 개수의 동작 지시신호를 버스를 통해 슬레이브에 동시에 전송하는 컴퓨터 프로그램을 저장하는 컴퓨터로 읽을 수 있는 기록매체를 제공하는 데 있다.
상기 과제를 이루기 위해, 하나 이상의 슬레이브가 연결된 버스의 사용을 요구하는 복수의 마스터의 상기 버스에의 접근을 중재하는 본 발명에 의한 버스 중재 장치는, 상기 버스의 사용을 동시에 요구한 복수의 상기 마스터에게 상기 버스의 사용을 허가하는 복수의 버스 허가신호를 출력하는 버스사용 허가부와, 각각은 상기 버스 허가신호에 응답하여 상기 마스터로부터 입력되며 상기 슬레이브의 동작을 지시하는 복수의 동작 지시신호 중, 미리 설정된 근사도를 갖는 일정 개수의 상기 동작 지시신호를 선택하는 동시처리가능신호 선택부 및 상기 선택된 동작 지시신호를 상기 버스를 통해 상기 슬레이브에 동시에 전송하는 동작 지시부를 포함하는 것이 바람직하다.
상기 다른 과제를 이루기 위해, 하나 이상의 슬레이브가 연결된 버스의 사용을 요구하는 복수의 마스터의 상기 버스에의 접근을 중재하는 본 발명에 의한 버스 중재 방법은, 상기 버스의 사용을 동시에 요구한 복수의 상기 마스터에게 상기 버 스의 사용을 허가하는 복수의 버스 허가신호를 부여하는 (a) 단계와, 각각은 상기 버스 허가신호에 응답하여 상기 마스터로부터 주어지며 상기 슬레이브의 동작을 지시하는 복수의 동작 지시신호 중, 미리 설정된 근사도를 갖는 일정 개수의 상기 동작 지시신호를 선택하는 (b) 단계 및 상기 선택된 동작 지시신호를 상기 버스를 통해 상기 슬레이브에 동시에 전송하는 (c) 단계를 포함하는 것이 바람직하다.
상기 또 다른 과제를 이루기 위해, 하나 이상의 슬레이브가 연결된 버스의 사용을 요구하는 복수의 마스터의 상기 버스에의 접근을 중재하는 컴퓨터 프로그램을 저장하는 본 발명에 의한 컴퓨터로 읽을 수 있는 기록매체는, 상기 버스의 사용을 동시에 요구한 복수의 상기 마스터에게 상기 버스의 사용을 허가하는 복수의 버스 허가신호를 부여하는 (a) 단계와, 각각은 상기 버스 허가신호에 응답하여 상기 마스터로부터 주어지며 상기 슬레이브의 동작을 지시하는 복수의 동작 지시신호 중, 미리 설정된 근사도를 갖는 일정 개수의 상기 동작 지시신호를 선택하는 (b) 단계 및 상기 선택된 동작 지시신호를 상기 버스를 통해 상기 슬레이브에 동시에 전송하는 (c) 단계를 수행하는 컴퓨터 프로그램을 저장하는 것이 바람직하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 그 첨부 도면을 설명하는 내용을 참조하여야만 한다.
이하, 본 발명에 의한 버스 중재 장치 및 방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 1은 본 발명에 의한 버스 중재 원리를 설명하기 위한 참고도이고, 도 2는 본 발명에 의한 버스 중재 장치를 설명하기 위한 블록도이다.
설명의 편의상, 버스(130)에는 복수의 마스터(110)와 하나 이상의 슬레이브가 연결된다고 가정한다. 마스터(110)란 슬레이브의 동작을 지시하는 객체를 의미하고, 슬레이브란 그 지시에 따라 동작하는 객체를 의미한다. 여기서, 마스터(110)는 슬레이브와 버스(130)를 통해 데이터를 주고 받을 수 있다.
이 때, 복수의 마스터(110)는 N(단,N은 2이상의 정수)개의 마스터이며, 구체적으로는 제1 마스터(110-1) 내지 제N 마스터(110-N)이다. 참조번호 110은 그 복수의 마스터 전체를 지칭할 수도 있고, 그 복수의 마스터 중 하나의 마스터를 지칭할 수도 있다.
한편, 하나 이상의 슬레이브는 M(단, M은 자연수)개의 슬레이브이며, 구체적으로는 제1 슬레이브 내지 제M 슬레이브이다. 참조번호 140은 타겟 슬레이브(target slave)를 의미한다. 타겟 슬레이브(140)란, 어느 하나의 마스터(110)가 하나 이상의 슬레이브 중 동작시키고자 하는 슬레이브를 의미한다. 이러한 타겟 슬레이브(140)는, 각각의 마스터(110)마다 상이할 수 있다. 예컨대, 제1 마스터(110-1)는 제3 슬레이브를 동작시키고자 한다면, 제1 마스터(110-1)의 타겟 슬레이브(140)는 제3 슬레이브이다. 마찬가지로, 제4 마스터(110-4)는 제2 슬레이브를 동작시키고자 한다면, 제4 마스터(110-4)의 타겟 슬레이브(140)는 제2 슬레이브이다.
설명의 편의상, 버스(130)에 연결된 슬레이브는 모두, 메모리(memory)와 같은 기억 소자로서 구현된다고 가정한다. 이 경우, 슬레이브에 저장되는 데이터는 각각의 주소(address)와 매칭(matching)되어 저장된다. 즉, "마스터(110)가 슬레이 브의 동작을 지시하는 것"은, "마스터(110)가 자신이 슬레이브의 어느 주소에 데이터를 기입(write)하고자 한다는 사실을 슬레이브에 알리는 것"을 의미할 수 있고, "마스터(110)가 자신이 슬레이브의 어느 주소로부터 데이터를 독출(read)하고자 한다는 사실을 슬레이브에 알리는 것"을 의미할 수도 있다.
도시된 바에서, 복수의 마스터(110)는 버스(130)의 사용을 동시에 요구(request)한다.
구체적으로, 각각의 마스터(110)는 버스 요구신호(bus request signal)를 버스 중재기(120)로 출력하고, 버스 중재기(120)는 각각의 마스터(110)로부터 버스 요구신호를 수신한다. 결국, 버스 중재기(120)는 복수의 버스 요구신호를 동시에 수신한다. 여기서, 버스 요구신호는 버스의 사용을 요구하는 정보를 담고 있다.
이 경우, 버스사용 허가부(212)는 입력단자 IN 1을 통해 입력된 그 복수의 버스 요구신호 각각에 대해, 버스 허가신호(bus grant signal)를 생성하고, 생성된 버스 허가신호를 각각의 마스터(110)로 출력한다. 즉, 버스사용 허가부(212)는 복수의 마스터(110) 모두에게 버스 사용을 허가(grant)한다. 여기서, 버스 허가신호는 버스의 사용을 허가하는 정보를 담고 있다. 이러한 버스사용 허가부(212)는 버스 중재기(120)상에 구현될 수도 있고, 버스 중재기(120)와 별도로 구현될 수도 있다.
이처럼, 복수의 마스터(110)가 버스(130)의 사용을 동시에 요구하는 경우 그 복수의 마스터(110) 모두에게 버스 사용을 허가하는 것은, 종래의 버스 중재기의 동작과는 구별되는 점이다. 즉, 이미 언급한 바와 같이, 종래의 버스 중재기는 복 수의 마스터(110)가 버스(130)의 사용을 동시에 요구하는 경우 소정의 순서에 따라 각 마스터로 버스 허가신호를 출력한다.
버스 중재기(120)로부터 버스 허가신호를 수신한 마스터(110)는, 동작 지시신호를 버스 중재기(120)로 출력할 수 있다. 여기서, 동작 지시신호는 버스(130)에 연결된 하나 이상의 슬레이브 중 타겟 슬레이브(140)가 어떤 슬레이브인지에 관한 정보를 담고 있고, 타겟 슬레이브(140)가 어떤 동작을 수행할지에 관한 정보를 담고 있다. 또한, 동작 지시신호가 타겟 슬레이브(140)의 기입 동작을 지시한다면, 그 동작 지시신호는 타겟 슬레이브(140)의 어느 주소에 데이터를 기입할지에 관한 정보도 담고 있음이 바람직하다. 마찬가지로, 동작 지시신호가 타겟 슬레이브(140)의 독출 동작을 지시한다면, 그 동작 지시신호는 타겟 슬레이브(140)의 어느 주소에 있는 데이터를 독출할지에 관한 정보도 담고 있음이 바람직하다.
처리요구마스터 인식부(214)는 동작 지시신호를 입력하고, 동작 지시신호를 출력한 마스터(110) 모두를 인식한다. 또한, 마스터정보 저장부(216)는 그 인식된 동작 지시신호에 관한 정보를 저장한다. 이러한 마스터정보 저장부(216)는 레지스터(register)로서 구현될 수 있다.
N=15인 경우를 예로 들어, 제1 마스터(110-1) 내지 제15 마스터(110-15) 각각은 버스 사용신호를 출력하였고, 이 중, 제1 마스터(110-1), 제3 마스터(110-3), 제4 마스터(110-4), 제8 마스터(110-8), 제9 마스터(110-9), 제10 마스터(110-10), 제12 마스터(110-12), 제13 마스터(110-13), 제14 마스터(110-14), 제15 마스터(110-15)만이 동작 지시신호를 출력하였다고 가정하자. 이 때, 제1 마스터(110- 1), 제3 마스터(110-3), 제4 마스터(110-4), 제8 마스터(110-8), 제9 마스터(110-9), 제10 마스터(110-10), 제12 마스터(110-12), 제13 마스터(110-13), 제14 마스터(110-14), 제15 마스터(110-15) 각각이 출력한 동작 지시신호는, 제1 동작 지시신호, 제3 동작 지시신호, 제4 동작 지시신호, 제8 동작 지시신호, 제9 동작 지시신호, 제10 동작 지시신호, 제12 동작 지시신호, 제13 동작 지시신호, 제14 동작 지시신호, 제15 동작 지시신호라고 명명한다.
이 경우, 마스터정보 저장부(216)는 "제1 동작 지시신호, 제3 동작 지시신호, 제4 동작 지시신호, 제8 동작 지시신호, 제9 동작 지시신호, 제10 동작 지시신호, 제12 동작 지시신호, 제13 동작 지시신호, 제14 동작 지시신호, 제15 동작 지시신호"에 관한 정보를 저장한다.
동시처리가능신호 선택부(218)는 처리요구마스터 인식부(214)에 입력된 모든 동작 지시신호 중, "미리 설정된 근사도를 갖는 일정 개수의 동작 지시신호"를 선택한다. 상기 예시된 바에서, 동시처리가능신호 선택부(218)는 제1 동작 지시신호, 제3 동작 지시신호, 제4 동작 지시신호, 제8 동작 지시신호, 제9 동작 지시신호, 제10 동작 지시신호, 제12 동작 지시신호, 제13 동작 지시신호, 제14 동작 지시신호, 제15 동작 지시신호 중, "미리 설정된 근사도를 갖는 일정 개수의 동작 지시신호"를 선택한다.
이하, "일정 개수"에 대해 상세히 설명한다. 본 명세서 상에서, 일정 개수란 버스(130)의 데이터 폭을, 슬레이브에 입출력 가능한 데이터의 폭의 기본 단위로 제산한 결과 이하이다. 이하, 버스(130)의 데이터 폭은 A 비트(bit)이고, 슬레이브 에 입출력 가능한 데이터의 폭의 기본 단위는 B 비트라고 가정한다. 즉, 슬레이브에 기입되거나 슬레이브로부터 독출되는 데이터 각각은 B 비트로 이루어진다.
슬레이브에 입출력 가능한 데이터의 폭의 기본 단위가 B 비트라는 것은, 모든 슬레이브에 대해 동일하다고 가정한다. 여기서, "기본 단위"라는 표현을 사용한 이유는, 후술하겠지만 본 발명에 의하면 버스(130)를 통해 복수의 데이터를 동시에 전송할 수 있으므로, 슬레이브에 동시에 입출력 가능한 데이터의 개수도 복수일 수 있기 때문이다. 만일, 슬레이브에 동시에 입출력 가능한 데이터의 개수가 3개라고 하더라도, "일정 개수"는 A 비트를 3B 비트로 나눈 결과의 이하가 아니고, A 비트를 B 비트로 나눈 결과의 이하이다.
한편, 본 발명의 특징 즉, "버스(130)를 통해 복수의 데이터를 동시에 전송할 수 있다."는 것은, A 비트가 B 비트를 초과하는 경우에 한해 실현 가능하다. 바람직하게는, A = k * B (단, k는 2이상의 정수)이다. 상기 예시된 바에서도 이러한 관계가 성립된다고 가정한다.
여기서, k값은 버스사용 허가부(212)가 동작하기 이전에 개수 산출부(미 도시)에서 계산될 수도 있고, 동시처리가능신호 선택부(218)에서 계산될 수도 있다. 즉, 개수 산출부(미 도시) 또는 동시처리가능신호 선택부(218)는 A, B 값을 인지하고, 인지한 A를 인지한 B로 제산함으로써 발생된 몫을 k라고 결정할 수 있다.
이 경우, "일정 개수"란 k 이하이다.
구체적으로, 동시처리가능신호 선택부(218)가, 후술할 근사도를 고려하지 않고 단지 "일정 개수의 동작 지시신호"만을 선택한다면, "일정 개수"는 k이다. 반 면, 동시처리가능신호 선택부(218)가, "미리 설정된 근사도를 갖는 동작 지시신호"를 "일정 개수"만큼 선택한다면, "일정 개수"는 k일 수도 있고, k보다 작을 수도 있다.
개수 산출부(미 도시) 또는 동시처리가능신호 선택부(218)에서 계산하는 값은 k이며, "일정 개수"가 아니다. "일정 개수"는 "계산"에 의해 얻어지는 값이 아니고, 동시처리가능신호 선택부(218)에서 선택이 완료될 때 결정되는 값이다.
이하, "미리 설정된 근사도"에 대해 상세히 설명한다.
동시처리가능신호 선택부(218)는 처리요구마스터 인식부(214)에 입력된 모든 동작 지시신호 중, "지시하는 동작이 동일한" 복수의 동작 지시신호를 선택하는 것이 바람직하다. 상기 예시된 바에서, 제1 동작 지시신호, 제4 동작 지시신호, 제8 동작 지시신호, 제9 동작 지시신호, 제13 동작 지시신호, 제14 동작 지시신호는 기입 동작을 지시하고, 제3 동작 지시신호, 제12 동작 지시신호, 제15 동작 지시신호는 독출 동작을 지시한다면, 동시처리가능신호 선택부(218)는 "제1 동작 지시신호, 제4 동작 지시신호, 제8 동작 지시신호, 제9 동작 지시신호, 제13 동작 지시신호, 제14 동작 지시신호"를 선택할 수도 있고, "제3 동작 지시신호, 제12 동작 지시신호, 제15 동작 지시신호"를 선택할 수도 있다.
또한, 동시처리가능신호 선택부(218)는 "타겟 슬레이브(140)가 동일한" 복수의 동작 지시신호를 선택하는 것이 바람직하다. 상기 예시된 바에서, 제1 동작 지시신호, 제4 동작 지시신호, 제8 동작 지시신호, 제9 동작 지시신호의 경우, 타겟 슬레이브(140)는 제1 슬레이브라고 가정하고, 제3 동작 지시신호, 제12 동작 지시 신호, 제15 동작 지시신호의 경우, 타겟 슬레이브(140)는 제3 슬레이브라고 가정하고, 제13 동작 지시신호, 제14 동작 지시신호의 경우, 타겟 슬레이브(140)는 제4 슬레이브라면, 동시처리가능신호 선택부(218)는 "제1 동작 지시신호, 제4 동작 지시신호, 제8 동작 지시신호, 제9 동작 지시신호"를 선택할 수도 있고, "제3 동작 지시신호, 제12 동작 지시신호, 제15 동작 지시신호"를 선택할 수도 있고, "제13 동작 지시신호, 제14 동작 지시신호"를 선택할 수도 있다.
나아가, 동시처리가능신호 선택부(218)는 "주소가 인접한" 복수의 동작 지시신호를 선택하는 것이 바람직하다. 구체적으로, 동시처리가능신호 선택부(218)는 "타겟 슬레이브(140)가 동일한" 복수의 동작 지시신호가 동작을 지시하는 복수의 주소 중, 어느 하나의 주소에 근사한 순으로 "k 개"의 주소에 대응되는 "k 개"의 동작 지시신호를 선택하는 것이 바람직하다. 여기서, 어느 하나는 임의로 설정될 수 있다.
상기 예시된 바에서, "k"는 3이고, 제9 주소(단, 제p 주소는 제p 동작 지시신호가 타겟 슬레이브(140) 내의 주소 중 기입하고자 하는 주소일 수도 있고, 제p 동작 지시신호가 타겟 슬레이브(140) 내의 주소 중 독출하고자 하는 주소일 수도 있다.), 제1 주소, 제8 주소 순으로 제4 주소와 근사하다면, 동시처리가능신호 선택부(218)는 "제4 동작 지시신호, 제9 동작 지시신호, 제1 동작 지시신호"를 선택한다. 이 때, 근사도를 제4 주소를 기준으로 고려했으나, 근사도는 제1 주소를 기준으로 고려될 수도 있고, 제8 주소를 기준으로 고려될 수도 있고, 제9 주소를 기준으로 고려될 수도 있다. 본 문단에서, 일정 개수는 3이 된다.
마찬가지로, 상기 예시된 바에서, "k"는 2이고, 제3 주소, 제15 주소 순으로 제12 주소와 근사하다면, 동시처리가능신호 선택부(218)는 "제12 동작 지시신호, 제3 동작 지시신호"를 선택한다. 이 때, 근사도를 제12 주소를 기준으로 고려했으나, 근사도는 제3 주소를 기준으로 고려될 수도 있고, 제15 주소를 기준으로 고려될 수도 있다. 본 문단에서, 일정 개수는 2가 된다.
동시처리가능신호 선택부(218)는 이와 같은 원리로 선택된 "일정 개수"의 동작 지시신호들을 동작 지시부(220)로 출력한다.
동작 지시부(220)는 동시처리가능신호 선택부(218)로부터 수신된 "일정 개수"의 동작 지시신호들을 버스(130)를 통해 타겟 슬레이브(140)에 동시에 전송한다. 이러한 동작 지시부(220)는 버스 중재기(120)상에 구현될 수도 있고, 버스 중재기(120)와 별도로 구현될 수도 있다.
그 "일정 개수"의 동작 지시신호를 수신한 타겟 슬레이브(140)는 동작 지시신호에 나타난 동작을 수행할 준비(ready)가 완료된 경우 준비 완료신호를 버스(130)를 통해 데이터 전송부(222)에 전송한다. 이 경우, 데이터 전송부(222)는 수신된 준비 완료신호를 마스터(110)에 전송한다. 이처럼, 준비 완료신호를 수신한 마스터(110)는 "타겟 슬레이브(140)와 데이터를 주고 받을 수 있게 되었음"을 인식하게 된다. 이러한 데이터 전송부(222)는 버스 중재기(120)상에 구현될 수 있다.
한편, 데이터 전송부(222)는 본 발명에 의한 버스 중재 장치에 마련되지 않을 수도 있다. 이 경우, 그 "일정 개수"의 동작 지시신호를 수신한 타겟 슬레이브(140)는 동작 지시신호에 나타난 동작을 수행할 준비(ready)가 완료된 경우 준비 완료신호를 버스(130)를 통해 마스터(110)에 전송한다.
이와 같이, 마스터(110)에 준비 완료신호가 전송되면, 마스터(110)는 타겟 슬레이브(140)에 전송하고자 하는 데이터를 버스(130)를 통해 타겟 슬레이브(140)에 전송한다.
상기 예시된 바에서, 동시처리가능신호 선택부(140)가 선택한 동작 지시신호가 "제4 동작 지시신호, 제9 동작 지시신호, 제1 동작 지시신호"라면, 준비 완료신호를 수신한 제1 마스터(110-1), 제4 마스터(110-4), 제9 마스터(110-9)는 제1 슬레이브의 3군데 주소에 데이터를 동시에 기입할 수 있다.
처리요구마스터 갱신부(224)는 마스터정보 저장부(216)에 저장된 정보 중, 준비 완료신호가 발생된 동작 지시신호에 관한 정보는 삭제한다.
처리완료여부 검색부(226)는 마스터정보 저장부(216)에 동작 지시신호에 관한 정보가 아직 남아 있는지 검사하고, 동작 지시신호에 관한 정보가 아직 남아 있다고 검사되면, 동시처리신호 선택부(218)의 재차 동작을 지시한다.
도 3은 도 2에 도시된 동시전송가부 검사부(218)를 설명하기 위한 제1 실시예(218A)의 블록도로서, 동시전송개수 산출부(310), 인접주소 검색부(320), 동작 비교부(330)로 이루어진다.
동시전송개수 산출부(310)는 A, B를 인식하고, A, B를 이용하여 k를 산출한다. 여기서, A, B는 입력단자 IN 2를 통해 동시전송개수 산출부(310)에 입력된다.
인접주소 검색부(320)는 마스터정보 저장부(216)에 저장된 정보를 분석하여, "동작시키고자 하는 타겟 디바이스(140)가 동일한 복수의 동작 지시신호에 대응되 는 복수의 주소 중 어느 하나의 주소에 근사한 순으로 최대 k개의 주소에 대응되는 최대 k개의 동작 지시신호"를 인지한다. 여기서, 입력단자 IN 3은 인접주소 검색부(320)에 구비되고, 출력단자 OUT 1은 마스터정보 저장부(216)에 구비된다.
한편, 인접주소 검색부(320)는 그 최대 k개의 동작 지시신호가 "동시처리가능신호 선택부(218)에서 선택한 동작 지시신호"라고 결정하고, 그 최대 k개의 동작 지시신호를 출력단자 OUT 2를 통해 동작 지시부(220)로 출력할 수 있다. 이 경우, 동작 비교부(330)는 동작하지 않는다.
동작 비교부(330)는 그 최대 k 개의 동작 지시신호 중, 어느 하나의 동작 지시신호가 지시하는 동작과 동일한 동작을 지시하는 하나 이상의 동작 지시신호를 선택하고, 선택된 동작 지시신호를 출력단자 OUT 3을 통해 동작 지시부(220)로 출력할 수 있다. 이 경우, 인접주소 검색부(320)는 그 최대 k개의 동작 지시신호를 출력단자 OUT 2를 통해 동작 지시부(220)로 출력하지 않는다.
도 4는 도 2에 도시된 동시전송가부 검사부(218)를 설명하기 위한 제2 실시예(218B)의 블록도로서, 그룹핑부(410), 동시전송개수 산출부(420), 인접주소 검색부(430)로 이루어진다.
그룹핑부(410)는 처리요구마스터 인식부(214)에서 인식된 동작 지시신호들을 동작시키고자 하는 타겟 디바이스(140) 및 지시하는 동작별로 그룹핑하여 하나 이상의 그룹을 생성한다. 이 때, 처리요구마스터 인식부(214)에서 인식된 동작 지시신호들은 입력단자 IN 4를 통해 입력된다.
동시전송개수 산출부(420)는 A, B를 인식하고, A, B를 이용하여 k를 산출한 다.
인접주소 검색부(430)는 마스터정보 저장부(216)에 저장된 정보를 분석하여, "그룹핑부(410)에서 생성된 그룹 중 어느 하나의 그룹에 속한 동작 지시신호들에 대응되는 복수의 주소 중 어느 하나의 주소에 근사한 순으로 일정 개수의 주소에 대응되는 일정 개수의 동작 지시신호"를 선택한다. 여기서, 입력단자 IN 5는 인접주소 검색부(320)에 구비되고, 출력단자 OUT 4는 마스터정보 저장부(216)에 구비된다. 인접주소 검색부(430)는 선택된 동작 지시신호를 출력단자 OUT 5를 통해 동작 지시부(220)로 출력한다.
도 5는 본 발명에 의한 버스 중재 방법을 설명하기 위한 제1 실시예의 플로우챠트로서, 복수의 마스터가 버스를 동시에 사용하려고 하는 경우, 그 복수의 마스터 모두에게 버스 허가신호를 허여하고, 그 버스 허가신호에 응답하여 복수의 마스터로부터 주어진 동작 지시신호 중 미리 설정된 근사도를 갖는 일정 개수의 동작 지시신호를 버스를 통해 슬레이브에 동시에 전송하는 단계들(제510~ 524 단계들)로 이루어진다.
버스사용 허가부(212)는 버스 사용을 동시에 요구한 복수의 마스터 모두에게 버스 사용을 허가하고(제510 단계), 처리요구마스터 인식부(214)는 동작 지시신호를 생성한 마스터 모두를 인식한다(제512 단계).
마스터정보 저장부(216)는 제512 단계에서 인식된 동작 지시신호 모두에 관한 정보를 저장한다(제514 단계).
제514 단계 후에, 동시전송개수 산출부(310)는 k를 구하고(제516 단계), k가 2 미만인지 판단한다(제518 단계).
제518 단계에서 k가 2 이상이라고 판단되면, 인접주소 검색부(320)는 제512 단계에서 인식된 동작 지시신호 중, "동작시키고자 하는 타겟 디바이스가 동일한 복수의 동작 지시신호에 대응되는 복수의 주소 중 어느 하나의 주소에 근사한 순으로 최대 k개의 주소에 대응되는 최대 k개의 동작 지시신호"를 검색한다(제520 단계).
제520 단계 후에, 동작 비교부(330)는 제520 단계에서 검색된 동작 지시신호 중, 어느 하나의 동작 지시신호가 지시하는 동작과 동일한 동작을 지시하는 하나 이상의 동작 지시신호를 선택하고, 동작 지시부(220)는 그 선택된 동작 지시신호를 버스를 통해 타겟 슬레이브에 동시에 전송한다(제522 단계).
만일, 제518 단계에서 k가 2 미만이라고 판단되면, 제512 단계에서 인식된 동작 지시신호는 종래의 버스 중재 방안에 따라 타겟 슬레이브(140)에 전송된다. 즉, 제518 단계에서 k가 2 미만이라고 판단되면, 버스 중재기(120)는 제512 단계에서 인식된 동작 지시신호를 버스를 통해 타겟 슬레이브(140)에 하나씩 전송한다(제524 단계).
도 6은 본 발명에 의한 버스 중재 방법을 설명하기 위한 제2 실시예의 플로우챠트로서, 복수의 마스터가 버스를 동시에 사용하려고 하는 경우, 그 복수의 마스터 모두에게 버스 허가신호를 허여하고, 그 버스 허가신호에 응답하여 복수의 마스터로부터 주어진 동작 지시신호 중 미리 설정된 근사도를 갖는 일정 개수의 동작 지시신호를 버스를 통해 슬레이브에 동시에 전송하는 단계들(제510~ 524 단계들)로 이루어진다.
버스사용 허가부(212)는 버스 사용을 동시에 요구한 복수의 마스터 모두에게 버스 사용을 허가하고(제610 단계), 처리요구마스터 인식부(214)는 동작 지시신호를 생성한 마스터 모두를 인식한다(제612 단계).
마스터정보 저장부(216)는 제612 단계에서 인식된 동작 지시신호 모두에 관한 정보를 저장한다(제614 단계).
제614 단계 후에, 그룹핑부(410)는 제612 단계에서 인식된 동작 지시신호를, "동작시키고자 하는 타겟 디바이스(140)" 및 "지시하는 동작"별로 그룹핑하여 하나 이상의 그룹을 생성한다(제616 단계).
제616 단계 후에, 동시전송개수 산출부(420)는 k를 구하고(제618 단계), k가 2 미만인지 판단한다(제620 단계).
제620 단계에서 k가 2 이상이라고 판단되면, 인접주소 검색부(430)는 제616 단계에서 생성된 그룹 중 어느 하나의 그룹에 속한 동작 지시신호들에 대응되는 복수의 주소 중 어느 하나의 주소에 근사한 순으로 일정 개수의 주소에 대응되는 일정 개수의 동작 지시신호를 선택한다(제622 단계).
제622 단계 후에, 동작 지시부(220)는 제622 단계에서 선택된 동작 지시신호를 버스를 통해 타겟 슬레이브에 동시에 전송한다(제624 단계).
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한 다. 컴퓨터가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장 장치 등이 있으며, 또한 캐리어 웨이브 (예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한 컴퓨터가 읽을 수 있는 기록 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.
이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상에서 설명한 바와 같이, 본 발명에 의한 버스 중재 장치 및 방법은, 복수의 마스터가 슬레이브의 동작을 버스를 통해 동시에 지시할 수 있도록 하여, 버스를 통한 데이터 전송량을 극대화시킬 수 있어, 버스 구조를 채택한 데이터 처리 장치의 데이터 처리 속도를 극대화시키는 효과를 갖는다. 그러므로, 본 발명에 의하면, 버스에 연결된 복수의 마스터가 파이프라인(pipeline) 구조로 배열된 버스 구조를 채택한 데이터 처리 장치에서 발생되기 쉬운 데이터 처리 속도의 급격한 저하를 최소화할 수 있다.

Claims (11)

  1. 하나 이상의 슬레이브가 연결된 버스의 사용을 요구하는 복수의 마스터의 상기 버스에의 접근을 중재하는 버스 중재 장치에 있어서,
    상기 버스의 사용을 동시에 요구한 복수의 상기 마스터에게 상기 버스의 사용을 허가하는 복수의 버스 허가신호를 출력하는 버스사용 허가부;
    각각은 상기 버스 허가신호에 응답하여 상기 마스터로부터 입력되며 상기 슬레이브의 동작을 지시하는 복수의 동작 지시신호 중, 미리 설정된 근사도를 갖는 일정 개수의 상기 동작 지시신호를 선택하는 동시처리가능신호 선택부; 및
    상기 선택된 동작 지시신호를 상기 버스를 통해 상기 슬레이브에 동시에 전송하는 동작 지시부를 포함하는 것을 특징으로 하는 버스 중재 장치.
  2. 제1 항에 있어서, 상기 일정 개수는 상기 버스의 데이터 폭을 상기 슬레이브에 입출력 가능한 데이터의 폭의 기본 단위로 제산한 결과 이하인 것을 특징으로 하는 버스 중재 장치.
  3. 제1 항에 있어서, 상기 동시처리가능신호 선택부는
    지시하는 동작이 동일한 복수의 상기 동작 지시신호를 선택하는 것을 특징으로 하는 버스 중재 장치.
  4. 제1 항에 있어서, 상기 동시처리가능신호 선택부는
    동작시키고자 하는 상기 슬레이브가 동일한 복수의 상기 동작 지시신호를 선택하는 것을 특징으로 하는 버스 중재 장치.
  5. 제4 항에 있어서, 상기 동작 지시신호는 상기 슬레이브내의 일정 주소에서의 기입 또는 독출을 지시하고,
    상기 동시처리가능신호 선택부는,
    동작시키고자 하는 상기 슬레이브가 동일한 복수의 상기 동작 지시신호에 대응되는 복수의 상기 주소 중 하나의 상기 주소에 근사한 순으로 상기 일정 개수의 주소에 대응되는 상기 일정 개수의 상기 동작 지시신호를 선택하는 것을 특징으로 하는 버스 중재 장치.
  6. 하나 이상의 슬레이브가 연결된 버스의 사용을 요구하는 복수의 마스터의 상기 버스에의 접근을 중재하는 버스 중재 방법에 있어서,
    (a) 상기 버스의 사용을 동시에 요구한 복수의 상기 마스터에게 상기 버스의 사용을 허가하는 복수의 버스 허가신호를 부여하는 단계;
    (b) 각각은 상기 버스 허가신호에 응답하여 상기 마스터로부터 주어지며 상기 슬레이브의 동작을 지시하는 복수의 동작 지시신호 중, 미리 설정된 근사도를 갖는 일정 개수의 상기 동작 지시신호를 선택하는 단계; 및
    (c) 상기 선택된 동작 지시신호를 상기 버스를 통해 상기 슬레이브에 동시에 전송하는 단계를 포함하는 것을 특징으로 하는 버스 중재 방법.
  7. 제6 항에 있어서, 상기 일정 개수는 상기 버스의 데이터 폭을 상기 슬레이브에 입출력 가능한 데이터의 폭의 기본 단위로 제산한 결과 이하인 것을 특징으로 하는 버스 중재 방법.
  8. 제6 항에 있어서, 상기 (b) 단계는
    지시하는 동작이 동일한 복수의 상기 동작 지시신호를 선택하는 것을 특징으로 하는 버스 중재 방법.
  9. 제6 항에 있어서, 상기 (b) 단계는
    동작시키고자 하는 상기 슬레이브가 동일한 복수의 상기 동작 지시신호를 선택하는 것을 특징으로 하는 버스 중재 방법.
  10. 제9 항에 있어서, 상기 동작 지시신호는 상기 슬레이브내의 일정 주소에서의 기입 또는 독출을 지시하고,
    상기 (b) 단계는,
    동작시키고자 하는 상기 슬레이브가 동일한 복수의 상기 동작 지시신호에 대응되는 복수의 상기 주소 중 하나의 상기 주소에 근사한 순으로 상기 일정 개수의 주소에 대응되는 상기 일정 개수의 상기 동작 지시신호를 선택하는 것을 특징으로 하는 버스 중재 방법.
  11. 하나 이상의 슬레이브가 연결된 버스의 사용을 요구하는 복수의 마스터의 상기 버스에의 접근을 중재하는 버스 중재 방법에 있어서,
    (a) 상기 버스의 사용을 동시에 요구한 복수의 상기 마스터에게 상기 버스의 사용을 허가하는 복수의 버스 허가신호를 부여하는 단계;
    (b) 각각은 상기 버스 허가신호에 응답하여 상기 마스터로부터 주어지며 상기 슬레이브의 동작을 지시하는 복수의 동작 지시신호 중, 미리 설정된 근사도를 갖는 일정 개수의 상기 동작 지시신호를 선택하는 단계; 및
    (c) 상기 선택된 동작 지시신호를 상기 버스를 통해 상기 슬레이브에 동시에 전송하는 단계를 포함하는 것을 특징으로 하는 버스 중재 방법을 수행하는 컴퓨터 프로그램을 저장하는 컴퓨터로 읽을 수 있는 기록매체.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100857906B1 (ko) * 2006-12-01 2008-09-10 한국전자통신연구원 마스터와 슬레이브 사이의 버스 전송을 제어하는 방법 및중재기
JP6297853B2 (ja) * 2014-02-18 2018-03-20 ルネサスエレクトロニクス株式会社 マルチプロセッサシステム
US10170616B2 (en) * 2016-09-19 2019-01-01 Globalfoundries Inc. Methods of forming a vertical transistor device
US11520713B2 (en) * 2018-08-03 2022-12-06 International Business Machines Corporation Distributed bus arbiter for one-cycle channel selection using inter-channel ordering constraints in a disaggregated memory system
CN111797051B (zh) * 2020-06-04 2022-05-17 深圳云天励飞技术股份有限公司 片上系统、数据传送方法及广播模块
CN117234974B (zh) * 2023-11-10 2024-02-06 湖南进芯电子科技有限公司 一种通信系统、通信方法及存储介质

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5555425A (en) 1990-03-07 1996-09-10 Dell Usa, L.P. Multi-master bus arbitration system in which the address and data lines of the bus may be separately granted to individual masters
KR20000018537A (ko) * 1998-09-02 2000-04-06 서평원 제어 장치의 데이터 병렬 처리 구조
KR20040004840A (ko) * 2002-07-05 2004-01-16 삼성전자주식회사 버스의 사용 빈도를 제어할 수 있는 방법 및 장치
KR20040100775A (ko) * 2003-05-24 2004-12-02 삼성전자주식회사 버스 중재기 및 버스 중재방법
KR20050046094A (ko) * 2003-11-13 2005-05-18 삼성전자주식회사 슬래이브 장치의 데이터 기입 레이턴시를 감소시키는 버스시스템 및 이에 대한 데이터 처리 방법
KR20060010423A (ko) * 2004-07-28 2006-02-02 삼성전자주식회사 소비 전력을 절감시키는 버스 중재 시스템 및 방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4385350A (en) * 1980-07-16 1983-05-24 Ford Aerospace & Communications Corporation Multiprocessor system having distributed priority resolution circuitry
JPS61150059A (ja) * 1984-12-24 1986-07-08 Sony Corp デ−タ処理装置
JPH0786853B2 (ja) * 1988-02-29 1995-09-20 株式会社ピーエフユー バス転送制御方式
US5377189A (en) * 1989-06-02 1994-12-27 British Telecommunications Public Limited Company Hybrid data communications systems
US5461723A (en) * 1990-04-05 1995-10-24 Mit Technology Corp. Dual channel data block transfer bus
JPH04119445A (ja) * 1990-09-11 1992-04-20 Canon Inc 計算機システム
US5195089A (en) * 1990-12-31 1993-03-16 Sun Microsystems, Inc. Apparatus and method for a synchronous, high speed, packet-switched bus
JP3206006B2 (ja) * 1991-01-25 2001-09-04 株式会社日立製作所 二重化バス制御方法及び装置
US5509127A (en) * 1992-12-04 1996-04-16 Unisys Corporation Transmission logic apparatus for dual bus network
WO1996041274A1 (en) * 1995-06-07 1996-12-19 Advanced Micro Devices, Inc. Dynamically reconfigurable data bus
US5796964A (en) * 1996-01-16 1998-08-18 International Business Machines Method for modifying an existing computer bus to enhance system performance
US5925118A (en) * 1996-10-11 1999-07-20 International Business Machines Corporation Methods and architectures for overlapped read and write operations
US5913044A (en) * 1997-09-18 1999-06-15 International Business Machines Corporation Method and system for simultaneous variable-width bus access in a multiprocessor system
US5930484A (en) * 1997-09-18 1999-07-27 International Business Machines Corporation Method and system for input/output control in a multiprocessor system utilizing simultaneous variable-width bus access
US5983024A (en) * 1997-11-26 1999-11-09 Honeywell, Inc. Method and apparatus for robust data broadcast on a peripheral component interconnect bus
JP2000047994A (ja) * 1998-07-27 2000-02-18 Fujitsu Ltd 情報処理装置
US6618777B1 (en) * 1999-01-21 2003-09-09 Analog Devices, Inc. Method and apparatus for communicating between multiple functional units in a computer environment
US7085875B1 (en) * 2000-04-06 2006-08-01 Avaya Communication Israel Ltd. Modular switch with dynamic bus
US6587905B1 (en) * 2000-06-29 2003-07-01 International Business Machines Corporation Dynamic data bus allocation
GB0028353D0 (en) * 2000-11-21 2001-01-03 Aspex Technology Ltd Improvements relating to digital data communications
TW200415476A (en) * 2002-09-30 2004-08-16 Matsushita Electric Ind Co Ltd Resource management device
JP2009508247A (ja) * 2005-09-14 2009-02-26 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ バス調停に関する方法及びシステム

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5555425A (en) 1990-03-07 1996-09-10 Dell Usa, L.P. Multi-master bus arbitration system in which the address and data lines of the bus may be separately granted to individual masters
KR20000018537A (ko) * 1998-09-02 2000-04-06 서평원 제어 장치의 데이터 병렬 처리 구조
KR20040004840A (ko) * 2002-07-05 2004-01-16 삼성전자주식회사 버스의 사용 빈도를 제어할 수 있는 방법 및 장치
KR20040100775A (ko) * 2003-05-24 2004-12-02 삼성전자주식회사 버스 중재기 및 버스 중재방법
KR20050046094A (ko) * 2003-11-13 2005-05-18 삼성전자주식회사 슬래이브 장치의 데이터 기입 레이턴시를 감소시키는 버스시스템 및 이에 대한 데이터 처리 방법
KR20060010423A (ko) * 2004-07-28 2006-02-02 삼성전자주식회사 소비 전력을 절감시키는 버스 중재 시스템 및 방법

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