JP6378826B2 - Ｓｇｔを有する柱状半導体装置と、その製造方法 - Google Patents

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    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
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    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
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Description

本発明は、ＳＧＴを有する柱状半導体装置と、その製造方法に関する。
近年、ＬＳＩ（Large Scale Integration)に３次元構造トランジスタが使われている。その中で、柱状半導体装置であるＳＧＴ（Surrounding Gate Transistor）は、高集積な半導体装置を提供する半導体素子として注目されている。また、ＳＧＴを有する半導体装置の更なる高集積化、高性能化が求められている。
通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に存在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に存在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。
図８に、ＮチャネルＳＧＴの構造模式図を示す。Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱１００（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ＋層１０１ａ、１０１ｂ（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ＋層」と称する。）が形成されている。このソース、ドレインとなるＮ＋層１０１ａ、１０１ｂ間のＳｉ柱１００の部分がチャネル領域１０２となる。このチャネル領域１０２を囲むようにゲート絶縁層１０３が形成されている。このゲート絶縁層１０３を囲むようにゲート導体層１０４が形成されている。ＳＧＴでは、ソース、ドレインとなるＮ＋層１０１ａ、１０１ｂ、チャネル領域１０２、ゲート絶縁層１０３、ゲート導体層１０４が、単一のＳｉ柱１００内に形成される。このため、平面視において、ＳＧＴの占有面積は、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ＋層の占有面積に相当する。そのため、ＳＧＴを有する回路チップは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。
図８に示したＳＧＴは１つのＳｉ柱に１つのＳＧＴが形成されている。これに対して、１つのＳｉ柱に複数のＳＧＴを積上げて、形成することが可能である。この場合、各ＳＧＴのソース、ドレイン半導体領域と、ゲート導体層とに、接続した、ソース、ドレイン半導体領域と垂直方向において、同じ高さに形成された各配線導体層同士が、平面視において重なりを生じる。そして、ＳＧＴ回路の最終工程においては、各配線導体層は、各配線導体層上に形成したコンタクトホールを介して、上方に形成する配線金属層と接続しなければいけない。このため、ＳＧＴ回路の高集積化には、配線導体層、コンタクトホール、配線金属層の形成方法が、重要となる。
特開平２−１８８９６６号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) Tadashi Shibata, Susumu Kohyama and Hisakazu Iizuka: "A New Field Isolation Technology for High Density MOS LSI", Japanese Journal of Applied Physics, Vol.18, pp.263-267 (1979) T.Morimoto, T.Ohguro, H.Sasaki, M.S.Momose, T.Iinuma, I.Kunishima, K.Suguro, I.Katakabe, H.Nakajima, M.Tsuchiaki, M.Ono, Y.Katsumata, and H.Iwai: "Self-Aligned Nickel-Mono-Silicide Technology for High-Speed Deep Submicrometer Logic CMOS ULSI" IEEE Transaction on Electron Devices, Vol.42, No.5, pp.915-922 (1995)
ＳＧＴを有する柱状半導体装置の高密度化、高性能化の実現が求められている。
本発明の第１の観点に係る、ＳＧＴを有する柱状半導体装置は、
基板上に前記基板平面に垂直に形成された半導体柱と、前記半導体柱の外周を囲んで形成されたゲート絶縁層と、前記ゲート絶縁層を囲んで形成されたゲート導体層と、前記半導体柱内に形成されたソースとして機能する第１の不純物領域と、前記半導体柱内に形成されたドレインとして機能する第２の不純物領域と、を有する１個または複数個のＳＧＴ（Surrounding Gate Transistor）と、
それぞれが前記ＳＧＴのいずれかの前記ゲート導体層、前記第１の不純物領域、又は前記第２の不純物領域に接続され、前記基板平面に水平に延在し、且つ平面視において互いに少なくとも部分的に重なっている、第１の配線導体層及び前記第１の配線導体層の上方に存在する少なくとも１つの第２の配線導体層と、
前記第１の配線導体層と前記第２の配線導体層との間に存在する層間絶縁層と、
前記第１の配線導体層に底部が接し、前記第２の配線導体層及び前記層間絶縁層に側面が接している、管状絶縁膜と、
前記管状絶縁膜の内部を充填して形成され、前記第１の配線導体層に接続されている引き出し導体層と、を備える、
ことを特徴とする。
前記ＳＧＴのいずれかの前記ゲート導体層、前記第１の不純物領域、又は前記第２の不純物領域に接続され、前記基板平面に水平に延在し、且つ、前記第１の配線導体層及び前記第２の配線導体層と平面視において互いに少なくとも部分的に重なっており、前記第２の配線導体層の上方に存在する第３の配線導体層と、
前記第３の配線導体層の最上層に底部が接する別の管状絶縁膜と、
前記別の管状絶縁膜の内部に形成され、前記引き出し導体層の上表面と、前記第３の配線導体層の前記最上層の上表面とに、接続されている別の引き出し導体層と、
をさらに備える、
ことが好ましい。
平面視において、前記別の引き出し導体層は前記引き出し導体層を囲んでいる、
ことが好ましい。
平面視において、前記第２の配線導体層のうち少なくとも１つが前記引き出し導体層の全周を囲んでいる、
ことを特徴とするが好ましい。
平面視において、前記管状絶縁膜は前記第２の配線導体層のうち少なくとも１つの側面に接するよう外周方向に広がる拡張部を有する、
ことが好ましい。
本発明の第２の観点に係る、ＳＧＴを有する柱状半導体装置の製造方法は、
基板上に前記基板平面に垂直に形成された半導体柱と、前記半導体柱の外周を囲んで形成されたゲート絶縁層と、前記ゲート絶縁層を囲んで形成されたゲート導体層と、前記半導体柱内に形成された第１の不純物領域と、前記半導体柱内に形成された第２の不純物領域と、を有する１個または複数個の半導体構造体、
それぞれが前記半導体構造体のいずれかの前記ゲート導体層、前記第１の不純物領域、又は前記第２の不純物領域に接続され、前記基板平面に水平に延在し、且つ平面視において互いに少なくとも部分的に重なった第１の配線導体層及び前記第１の配線導体層の上方に存在する少なくとも１つの第２の配線導体層、並びに、
前記第１の配線導体層と前記第２の配線導体層との間に存在する層間絶縁層
を含む積層構造体を提供する積層構造体提供工程と、
前記第１の配線導体層の上表面又は内部まで、前記第２の配線導体層を貫通する又は前記第２の配線導体層に接し、且つ、前記層間絶縁層を貫通する又は前記層間絶縁層に接するコンタクトホールを形成するコンタクトホール形成工程と、
前記第１の配線導体層の露出面を除いて、前記コンタクトホールに面した前記積層構造体の側面に管状絶縁膜を形成する管状絶縁膜形成工程と、
前記コンタクトホール内に、前記第１の配線導体層の前記露出面に接続され、且つ、前記コンタクトホール内を充填している引き出し導体層を形成する引き出し導体層形成工程と、
を備える、
ことを特徴とする。
前記積層構造体提供工程において、ＳＧＴのいずれかの前記ゲート導体層、前記第１の不純物領域、又は前記第２の不純物領域に接続され、前記基板平面に水平に延在し、且つ、前記第１の配線導体層及び前記第２の配線導体層と平面視において互いに少なくとも部分的に重なっており、前記第２の配線導体層の上方に存在する第３の配線導体層をさらに形成し、
前記コンタクトホール形成工程において、前記コンタクトホールの形成の前後のいずれかで、前記第３の配線導体層の最上層の上表面又は内部まで別のコンタクトホールをさらに形成し、
前記管状絶縁膜形成工程において、前記管状絶縁膜は、前記第３の配線導体層の前記最上層の露出面を除いて、前記別のコンタクトホールに面した前記積層構造体の側面に別の管状絶縁膜をさらに形成し、
前記引き出し導体層形成工程において、前記別のコンタクトホール内に、前記第３の配線導体層の前記最上層の前記露出面及び前記管状絶縁膜に接続されている別の引き出し導体層をさらに形成する、
ことが好ましい。
前記コンタクトホール形成工程において、前記コンタクトホールを形成した後に前記別のコンタクトホールを形成し、
前記別のコンタクトホールは、平面視において、前記コンタクトホールの全体または一部を囲んで形成される、
ことが好ましい。
前記コンタクトホール形成工程は、
前記積層構造体上に、孔を有するマスク材料層を形成するマスク材料層形成工程と、
前記マスク材料層をマスクに前記積層構造体を垂直方向にエッチングして、前記第３の配線導体層の前記最上層の上表面又は内部まで続く前記別のコンタクトホールを形成し、その後、前記積層構造体を等方エッチングして、平面視における前記別のコンタクトホールの幅を前記孔より大きくする、上部コンタクトホール形成工程と、
前記マスク材料層をマスクに前記積層構造体を垂直方向にエッチングして、前記第１の配線導体層の上表面又は内部まで、前記第２の配線導体層を貫通する又は前記第２の配線導体層に接する前記コンタクトホールを形成する下部コンタクトホール形成工程と、
前記マスク材料層を除去するマスク材料層除去工程と、を含む、
ことが好ましい。
前記管状絶縁膜形成工程では、前記コンタクトホール内に絶縁材料を充填し、その後、エッチングにより、前記コンタクトホールに面した前記積層構造体の側面に絶縁膜を残しつつ、前記第１の配線導体層の前記露出面まで充填した前記絶縁材料を除去する、
ことが好ましい。
前記コンタクトホール形成工程後で前記管状絶縁膜形成工程より前に、前記第２の配線導体層のうち少なくとも１つの、前記コンタクトホールに面した側面を、平面視において、前記コンタクトホールより外側にエッチングして、該第２の配線導体層により囲まれた前記コンタクトホールの一部を拡張するコンタクトホール拡張工程をさらに備える、
ことが好ましい。
本発明によれば、高密度のＳＧＴを有する柱状半導体装置が実現する。
本発明の第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置を説明するためのＳＲＡＭセル回路図である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置を説明するためのＳＲＡＭセル模式構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第５実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第５実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第６実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 従来例のＳＧＴを示す模式構造図である。
以下、本発明の実施形態に係る、柱状半導体装置の製造方法について、図面を参照しながら説明する。
（第１実施形態）
以下、図１Ａ、図１Ｂ、図２Ａ〜図２Ｓを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。
図１Ａに、本実施形態の柱状半導体装置である、ＳＧＴを用いたＳＲＡＭセル回路図を示す。本ＳＲＡＭセル回路は２個のインバータ回路を含んでいる。１つのインバータ回路は負荷トランジスタとしてのＰチャネルＳＧＴ_Ｐｃ１と、駆動トランジスタとしてのＮチャネルＳＧＴ_Ｎｃ１と、から構成されている。もう１つのインバータ回路は負荷トランジスタとしてのＰチャネルＳＧＴ_Ｐｃ２と、駆動トランジスタとしてのＮチャネルＳＧＴ_Ｎｃ２と、から構成されている。ＰチャネルＳＧＴ_Ｐｃ１のゲートと、ＮチャネルＳＧＴ_Ｎｃ１のゲートと、ＰチャネルＳＧＴ_Ｐｃ２のドレインと、ＮチャネルＳＧＴ_Ｎｃ２のドレインとが接続されている。ＰチャネルＳＧＴ_Ｐｃ２のゲートと、ＮチャネルＳＧＴ_Ｎｃ２のゲートと、ＰチャネルＳＧＴ_Ｐｃ１のドレインと、ＮチャネルＳＧＴ_Ｎｃ１のドレインとが接続されている。
図１Ａに示すように、ＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２のソースは電源端子Ｖｄｄに接続されている。そして、ＮチャネルＳＧＴ_Ｎｃ１、Ｎｃ２のソースはグランド端子Ｖｓｓに接続されている。選択ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２が２つのインバータ回路の両側に配置されている。選択ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２のゲートはワード線端子ＷＬｔに接続されている。選択ＮチャネルＳＧＴ_ＳＮ１のソース、ドレインはビット線端子ＢＬｔとＮチャネルＳＧＴ_Ｎｃ１、ＰチャネルＳＧＴ_Ｐｃ１のドレインとに接続されている。選択ＮチャネルＳＧＴ_ＳＮ２のソース、ドレインは反転ビット線端子ＢＬＲｔと、ＮチャネルＳＧＴ_Ｎｃ２、ＰチャネルＳＧＴ_Ｐｃ２のドレインとに接続されている。このように、本実施形態のＳＲＡＭセルを有する回路（以下、「ＳＲＡＭセル回路」という。）は、２個のＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２と、４個のＮチャネルＳＧＴ_Ｎｃ１、Ｎｃ２、ＳＮ１、ＳＮ２とからなる合計６個のＳＧＴから構成されている。そして、このＳＲＡＭセル回路は、ＰチャネルＳＧＴ_Ｐｃ１、ＮチャネルＳＧＴ_Ｎｃ１、ＳＮ１よりなる回路領域Ｃ１と、ＰチャネルＳＧＴ_Ｐｃ２、ＮチャネルＳＧＴ_Ｎｃ２、ＳＮ２よりなる回路領域Ｃ２とから構成されている。
図１Ｂに第１実施形態に係るＳＲＡＭセル回路の模式構造図を示す。このＳＲＡＭセル回路は３個のＳｉ柱ＳＰ１、ＳＰ２、ＳＰ３より構成されている。
Ｓｉ柱ＳＰ１には、図１ＡにおけるＰチャネルＳＧＴ_Ｐｃ１が上部に形成され、ＰチャネルＳＧＴ_Ｐｃ２が下部に形成されている。ＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２はＳｉ柱ＳＰ１の中間にあるＳｉＯ２層Ｏｘ１で分離されている。そして、ＰチャネルＳＧＴ_Ｐｃ１は、チャネルであるＳｉ柱ＳＰ１の一部と、このＳｉ柱ＳＰ１の一部を囲むゲートＧｐ１、ゲートＧｐ１の上下のＳｉ柱ＳＰ１内にあるドレインＰ＋層Ｐｄ１とソースＰ＋層Ｐｓ１より形成されている。そして、ＰチャネルＳＧＴ_Ｐｃ２は、チャネルであるＳｉ柱ＳＰ１の一部、このＳｉ柱ＳＰ１の一部を囲むゲートＧｐ２、ゲートＧｐ２の上下のＳｉ柱ＳＰ１内にあるドレインＰ＋層Ｐｄ２とソースＰ＋層Ｐｓ２より形成されている。
Ｓｉ柱ＳＰ２には、図１ＡにおけるＮチャネルＳＧＴ_Ｎｃ１が上部に形成され、ＮチャネルＳＧＴ_Ｎｃ２が下部に形成されている。ＮチャネルＳＧＴ_Ｎｃ１、Ｎｃ２はＳｉ柱ＳＰ２の中間にあるＳｉＯ２層Ｏｘ２で分離されている。そして、ＮチャネルＳＧＴ_Ｎｃ１は、チャネルであるＳｉ柱ＳＰ２の一部、このＳｉ柱ＳＰ２の一部を囲むゲートＧｎ１、ゲートＧｎ１の上下のＳｉ柱ＳＰ２内にあるドレインＮ＋層Ｎｄ１とソースＮ＋層Ｎｓ１より形成されている。そして、ＮチャネルＳＧＴ_Ｎｃ２は、チャネルであるＳｉ柱ＳＰ２の一部、このＳｉ柱ＳＰ２の一部を囲むゲートＧｎ２、ゲートＧｎ２の上下のＳｉ柱ＳＰ２内にあるドレインＮ＋層Ｎｄ２とソースＮ＋層Ｎｓ２より形成されている。
Ｓｉ柱ＳＰ３には、図１ＡにおけるＮチャネルＳＧＴ_ＳＮ１が上部に形成され、ＮチャネルＳＧＴ_ＳＮ２が下部に形成されている。ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２はＳｉ柱ＳＰ３の中間にあるＳｉＯ２層Ｏｘ３で分離されている。そして、ＮチャネルＳＧＴ_ＳＮ１は、チャネルであるＳｉ柱ＳＰ３の一部、このＳｉ柱ＳＰ３の一部を囲むゲートＧｓ１、ゲートＧｓ１の上下のＳｉ柱ＳＰ３内にあるドレインＮ＋層Ｓｄ１とソースＮ＋層Ｓｓ１より形成されている。そして、ＮチャネルＳＧＴ_ＳＮ２は、チャネルであるＳｉ柱ＳＰ３の一部、このＳｉ柱ＳＰ３の一部を囲むゲートＧｓ２、ゲートＧｓ２の上下のＳｉ柱ＳＰ３内にあるドレインＮ＋層Ｓｄ２とソースＮ＋層Ｓｓ２より形成されている。
図１Ｂに示すように、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の同じ高さに位置している構成要素同士が接続されている。即ち、ゲートＧｐ１、Ｇｎ１が接続され、ドレインＰ＋層Ｐｄ１と、ドレインＮ＋層Ｎｄ１と、ドレインＮ＋層Ｓｄ１とが接続され、ドレインＰ＋層Ｐｄ２と、ドレインＮ＋層Ｎｄ２と、ドレインＮ＋層Ｓｄ２とが接続され、ゲートＧｐ２、Ｇｎ２が接続されている。さらに、ゲートＧｐ１、Ｇｎ１と、ドレインＰ＋層Ｐｄ２と、ドレインＮ＋層Ｎｄ２と、ドレインＮ＋層Ｓｄ２とが接続され、ゲートＧｐ２、Ｇｎ２が、ドレインＰ＋層Ｐｄ１と、ドレインＮ＋層Ｎｄ１と、ドレインＮ＋層Ｓｄ１とが接続されている。
図１Ｂに示すように、Ｓｉ柱ＳＰ１のソースＰ＋層Ｐｓ１、Ｐｓ２は電源端子Ｖｄｄに接続され、Ｓｉ柱ＳＰ２のソースＮ＋層Ｎｓ１、Ｎｓ２はグランド端子Ｖｓｓに接続され、Ｓｉ柱ＳＰ３のソースＮ＋層Ｓｓ１はビット線端子ＢＬｔに接続され、Ｓｉ柱ＳＰ３のソースＮ＋層Ｓｓ２は反転ビット線端子ＢＬＲｔに接続され、Ｓｉ柱ＳＰ３のゲートＧｓ１、Ｇｓ２はワード線端子ＷＬｔに接続されている。
図１Ｂに示すように、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の上部に、図１Ａに示した回路図の回路領域Ｃ１が形成され、下部に回路領域Ｃ２が形成されている。そして、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の同じ高さにある構成要素同士が、Ｓｉ柱の上下間の接続経路を介さないで接続されている。即ち、ゲートＧｐ１、Ｇｎ１が、Ｓｉ柱ＳＰ１、ＳＰ２の上下間の接続経路を介しないで接続され、ドレインＰ＋層Ｐｄ１、Ｎ＋層Ｎｄ１、Ｓｄ１が、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の上下間の接続経路を介しないで接続され、ドレインＰ＋層Ｐｄ２、Ｎ＋層Ｎｄ２、Ｓｄ２が、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の上下間の接続経路を介しないで接続され、同様にゲートＧｐ２、Ｇｎ２が、Ｓｉ柱ＳＰ１、ＳＰ２の上下間の接続経路を介しないで接続されている。これに対し、ゲートＧｐ１、Ｇｎ１と、ドレインＰｄ２、Ｎｄ２との接続は、上下間の接続配線経路を介して接続する必要がある。同様に、ゲートＧｐ２、Ｇｎ２と、ドレインＰｄ１、Ｎｄ１との接続は、上下間の接続配線経路を介して接続されている。
図２Ａに、ＳＧＴを有する柱状半導体装置であるＳＲＡＭセル回路の製造工程を説明するための、平面図及び断面図を示す。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ１−Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２−Ｙ２’線に沿う断面構造図を示す。
図２Ａに示すように、ＳｉＯ２層基板１上に、積層されたｉ層２、ＳｉＯ２層３、ｉ層４、ＳｉＯ２層５を形成する。
次に、図２Ｂに示すように、レジスト層（図示せず）をマスクに、リソグラフィ法とＲＩＥ（Reactive Ion Etching）法を用いて、平面視において円形状のＳｉＯ２層５ａ、５ｂ、５ｃを形成する。次に、レジスト層、ＳｉＯ２層５ａ、５ｂ、５ｃをマスクに、ＲＩＥ法を用いて、ｉ層４、ＳｉＯ２層３、ｉ層２をエッチングして、ＳｉＯ２層基板１上にｉ層２の下層を残して、Ｓｉ柱６ａ、６ｂ、６ｃを形成する。そして、レジスト層を除去する。この結果、Ｓｉ柱６ａは、ｉ層２ｂ１、ＳｉＯ２層３ａ、ｉ層４ａ、ＳｉＯ２層５ａを含み、Ｓｉ柱６ｂは、ｉ層２ｂ２、ＳｉＯ２層３ｂ、ｉ層４ｂ、ＳｉＯ２層５ｂを含み、Ｓｉ柱６ｃは、ｉ層２ｂ３、ＳｉＯ２層３ｃ、ｉ層４ｃ、ＳｉＯ２層５ｃを含む。
次に、リソグラフィ法とＲＩＥ法を用いて、下層に残存するｉ層２をエッチングして、Ｓｉ柱６ａの外周部にｉ層２ａ１を、Ｓｉ柱６ｂの外周部にｉ層２ａ２を、Ｓｉ柱６ｃの外周部にｉ層２ａ３を形成する。
次に、図２Ｃに示すように、例えば熱酸化により、Ｓｉ柱６ａ、６ｂ、６ｃとｉ層２ａ１、２ａ２、２ａ３の外周にＳｉＯ２層７ａ、７ｂ、７ｃを形成する。そして、リソグラフィ法とイオン注入法を用いて、Ｓｉ柱６ａの外周部のｉ層２ａ１にＰ＋層８ａを形成し、Ｓｉ柱６ｂの外周部のｉ層２ａ２にＮ＋層８ｂを形成し、Ｓｉ柱６ｃの外周部のｉ層２ａ３にＮ＋層８ｃを形成する。そして、Ｓｉ柱６ａ、６ｂ、６ｃの下部と、ｉ層２ａ１、２ａ２、２ａ３とを囲んで、ＳｉＯ２層１０を形成する。
次に、図２Ｄに示すように、ＳｉＯ２層１０より上のＳｉＯ２層７ａ、７ｂ、７ｃを除去した後に、Ｓｉ柱６ａ、６ｂ、６ｃと、ＳｉＯ２層１０を覆って、例えばＡＬＤ（Atomic Layer Deposition）法により、酸化ハフニウム（ＨｆＯ２）層１１と、窒化チタン（ＴｉＮ）層１２を順次形成する。最終的に、ＨｆＯ２層１１はＳＧＴのゲート絶縁層となり、ＴｉＮ層１２はＳＧＴのゲート導体層となる。
次に、図２Ｅに示すように、リソグラフィ法とＲＩＥ法を用いて、Ｓｉ柱６ａ、６ｂを囲んだＴｉＮ層１２ａと、Ｓｉ柱６ｃを囲んだＴｉＮ層１２ｂを形成する。
次に、図２Ｆに示すように、全体を覆って、ＳｉＯ２層１４を形成する。その後、熱処理を行い、Ｐ＋層８ａ、Ｎ＋層８ｂ、８ｃのドナー、またはアクセプタ不純物原子をｉ層２ａ１、２ａ２、２ａ３の全体に熱拡散して、Ｐ＋層８ａａ、Ｎ＋層８ｂｂ、８ｃｃを形成する。その後、Ｓｉ柱６ａ、６ｂ、６ｃの外周に窒化シリコン（ＳｉＮ）層１５を形成する。続いて、ＳｉＮ層１５上にレジスト層１６を形成する。ＳｉＯ２層３ａ、３ｂ、３ｃの垂直方向での位置が、レジスト層１６の中央部になるように、レジスト層１６を形成する。レジスト層１６は、レジスト材料をＳｉ柱６ａ、６ｂ、６ｃとＳｉＮ層１５との上表面に塗布した後、例えば２００℃の熱処理を行ってレジスト材料の流動性を大きくし、レジスト材料がＳｉ柱６ａ、６ｂ、６ｃの外側のＳｉＮ層１５上で均質に溜まるようにして形成する。続いて、フッ化水素ガス（以下、「ＨＦガス」と称する。）を全体に供給する。続いて、例えば１８０℃の加熱環境とすることで、ＨＦガスがレジスト層１６内に含まれた水分によって電離され、フッ化水素イオン（ＨＦ２ ＋）（以下、「ＨＦイオン」と称する。）が形成される。このＨＦイオンがレジスト層１６内を拡散して、レジスト層１６に接触するＳｉＯ２層１４をエッチングする（ここでのエッチングのメカニズムは非特許文献２を参照のこと。）。一方、レジスト層１６に接触していないＳｉＯ２層１４は、殆どエッチングされずに残存する。その後、レジスト層１６を除去する。
以上の結果、図２Ｇに示すように、ＳｉＯ２層１４は、ＳｉＮ層１５に覆われたＳｉＯ２層１４ａと、Ｓｉ柱６ａ、６ｂ、６ｃの上部領域のＳｉＯ２層１４ｂ、１４ｃ、１４ｄとに分離される。続いて、ＳｉＯ２層１４ａ、１４ｂ、１４ｃ、１４ｄ、ＳｉＮ層１５をマスクとして用い、ＴｉＮ層１２ａ、１２ｂをエッチングすることで、ＴｉＮ層１２ａが、Ｓｉ柱６ａ、６ｂの下方領域のＳｉＮ層１５で覆われたＴｉＮ層１８ａと、ＳｉＯ２層１４ｂで覆われたＴｉＮ層１８ｃと、ＳｉＯ２層１４ｃで覆われたＴｉＮ層１８ｄに分離され、ＴｉＮ層１２ｂが、Ｓｉ柱６ｃの下方領域のＳｉＮ層１５で覆われたＴｉＮ層１８ｂと、ＳｉＯ２層１４ｄで覆われたＴｉＮ層１８ｅに分離される。次に、ＳｉＯ２層１４ａ、１４ｂ、１４ｃと、ＴｉＮ層１８ａ、１８ｂ、１８ｃ、１８ｄ、１８ｅとをマスクとして用い、ＨｆＯ２層１１をエッチングすることで、ＨｆＯ２層１１が、Ｓｉ柱６ａ、６ｂ、６ｃの下方領域においてＴｉＮ層１８ａ、１８ｂで覆われたＨｆＯ２層１１ａと、Ｓｉ柱６ａ、６ｂ、６ｃの上部領域でＴｉＮ層１８ｃ、１８ｄ、１８ｅにそれぞれ覆われたＨｆＯ２層１１ｂ、１１ｃ、１１ｄとに分離される。その後、ＴｉＮ層１８ａのＳｉ柱６ａ側の露出部、ＴｉＮ層１８ａのＳｉ柱６ｂ側の露出部、ＴｉＮ層１８ｂ、１８ｃ、１８ｄ、１８ｅの露出部をそれぞれ酸化することで、ＴｉＯ（酸化チタン）層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆを形成する。その後、ＴｉＯ層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ形成時にＳｉ柱６ａ、６ｂ、６ｃ側面に形成されたＳｉＯ２層（図示せず）を除去する。
次に、図２Ｈに示すように、例えば、ＳｉＯ２層基板１を配置した基板金属板と、この基板金属板から離間した対向金属板とを用意し、基板金属板に直流電圧を印加し、これら２枚の平行金属板にＲＦ高周波電圧を印加することで対向金属板の材料原子をスパッタしてＳｉＯ２層基板１上に堆積させるバイアス・スパッタ法を用いて、Ｎｉ原子をＳｉＯ２層基板１の上表面に垂直な方向から入射させ、ＳｉＮ層１５上にＮｉ層２１ａを形成する。同様に、バイアス・スパッタ法により、ボロン（Ｂ）不純物を含んだＰ型ポリＳｉ層２２ａ、ＳｉＯ２層２３ａ、Ｎｉ層２１ｂ、Ｐ型ポリＳｉ層２２ｂ、ＳｉＯ２層２３ｂを順次積層する。ここで、ＳｉＯ２層２３ｂの上面は、Ｓｉ柱６ａ、６ｂ、６ｃの上部を覆ったＳｉＯ２層１４ｂ、１４ｃ、１４ｄと接するように形成する。Ｎｉ原子、ポリＳｉ原子、ＳｉＯ２原子は、ＳｉＯ２層基板１の上表面に対して垂直な方向から入射するので、Ｓｉ柱６ａ、６ｂ、６ｃの外周部側面とＮｉ層２１ａ、２１ｂ、Ｐ型ポリＳｉ層２２ａ、２２ｂ、ＳｉＯ２層２３ａ、２３ｂとの間に、密閉された空間２５ａ、２５ｂ、２５ｃが形成される。その後、ＳｉＮ層１５上に堆積されたＮｉ層２１ａ、２１ｂ、Ｐ型ポリＳｉ層２２ａ、２２ｂ、ＳｉＯ２層２３ａ、２３ｂよりなる積層膜と同時にＳｉ柱６ａ、６ｂ、６ｃ頂部上に形成された積層膜（図示せず）を除去する。
次に、図２Ｉに示すように、Ｓｉ柱６ａを覆ったレジスト層２７を形成する。その後、ＳｉＯ２層基板１上面より砒素（Ａｓ）原子のイオン注入により、Ｓｉ柱６ｂ、６ｃの外周部のＰ型ポリＳｉ層２２ａ、２２ｂをＮ＋層化してＮ＋型ポリＳｉ層２６ａ、２６ｂを形成する。その後、レジスト層２７を除去する。
次に、図２Ｊに示すように、例えば５５０℃の熱処理を行うことで、Ｎｉ層２１ａ、２１ｂのＮｉ原子をＰ型ポリＳｉ層２２ａ、２２ｂ、Ｎ＋型ポリＳｉ層２６ａ、２６ｂ内に拡散させてニッケルシリサイド（ＮｉＳｉ）層２８ａ、２８ｂをそれぞれ形成する。ＮｉＳｉ層２８ａ、２８ｂは、Ｐ型ポリＳｉ層２２ａ、２２ｂ、Ｎ＋型ポリＳｉ層２６ａ、２６ｂの体積より膨張する（この体積膨張については非特許文献３を参照のこと）。Ｐ型ポリＳｉ層２２ａ、２２ｂ、Ｎ＋型ポリＳｉ層２６ａ、２６ｂはＳｉＮ層１５、ＳｉＯ２層２３ａ、２３ｂにより挟まれているので、ＮｉＳｉ層２８ａ、２８ｂは、主に空間２５ａ、２５ｂ、２５ｃ内に突出する。Ｎ＋型ポリＳｉ層２６ａ、２６ｂに含まれているＡｓ原子と、Ｐ型ポリＳｉ層２２ａ、２２ｂとに含まれているＢ原子は、ＮｉＳｉ層２８ａ、２８ｂより外側に押し出される（この押し出し現象については非特許文献３を参照のこと）。この不純物原子押し出し効果により、空間２５ａ、２５ｂ、２５ｃ内に突き出したＮｉＳｉ層２８ａ、２８ｂの側面表層に不純物原子を多く含んだ突起部（図示せず）が形成される。そして、突起部側面がＳｉ柱６ａ、６ｂ、６ｃ表面に接触する。
次に、図２Ｋに示すように、熱処理を行って、ＮｉＳｉ層２８ａ、２８ｂのシリサイド化を拡張すると共に、不純物押し出し効果により突起部からＡｓ原子、Ｂ原子をＳｉ柱６ａ、６ｂ、６ｃ内に拡散させる。こうして、ＮｉＳｉ層２８ａに接したＳｉ柱６ａ、６ｂ、６ｃの側面表層にそれぞれＮｉＳｉ層３０ａ、３０ｂ、３０ｃが形成されると共に、Ｂ原子及びＡｓ原子が不純物押し出し効果によりＳｉ柱６ａ、６ｂ、６ｃ内部に拡散されてＳｉ柱６ａ、６ｂ、６ｃ内部にそれぞれＰ＋層３１ａ、Ｎ＋層３１ｂ、３１ｃが形成される。同様に、ＮｉＳｉ層２８ｂに接したＳｉ柱６ａ、６ｂ、６ｃの側面表層にそれぞれＮｉＳｉ層３２ａ、３２ｂ、３２ｃが形成されると共に、Ｂ原子及びＡｓ原子が不純物押し出し効果によりＳｉ柱６ａ、６ｂ、６ｃ内部に拡散されてＳｉ柱６ａ、６ｂ、６ｃ内部にそれぞれＰ＋層３３ａ、Ｎ＋層３３ｂ、３３ｃが形成される。ＳｉＯ２層３ａ、３ｂ、３ｃでは、ドナー及びアクセプタ不純物原子の熱拡散が抑えられ、同時にシリサイド化も抑えられるので、Ｐ＋層３１ａ、Ｎ＋層３１ｂ、３１ｃと、Ｐ＋層３３ａ、Ｎ＋層３３ｂ、３３ｃとは、ＳｉＯ２層３ａ、３ｂ、３ｃで分離される。次に、リソグラフィ法とＲＩＥ法とを用いて、ＮｉＳｉ層２８ａ、２８ｂ、ＳｉＯ２層２３ａ、２３ｂを、Ｓｉ柱６ａ、６ｂ、６ｃの外周部に残存するように、パターン加工することで、ＮｉＳｉ層２８ａａ、２８ｂｂ、ＳｉＯ２層２３ａａ、２３ｂｂをそれぞれ形成する。
次に、図２Ｌに示すように、ＳｉＮ層１５を形成した方法と同じ方法を用いることで、その上表面が、ＴｉＮ層１８ｃ、１８ｄ、１８ｅの高さ方向の中間に位置するように、ＳｉＮ層３５を形成する。続いて、空間２５ａ、２５ｂ、２５ｃを形成した方法と同じ方法を用いることで、ＴｉＮ層１８ｃ、１８ｄ、１８ｅの外周に開口部を形成する。続いて、ＴｉＮ層１８ｃ、１８ｄに接触したＮｉＳｉ層３６ａと、ＴｉＮ層１８ｅに接触したＮｉＳｉ層３６ｂを形成する。
次に、図２Ｍに示すように、ＳｉＯ２層３７を、その上表面の位置がＮｉＳｉ層３６ａ、３６ｂの表面よりも高く、かつＳｉ柱６ａ、６ｂ、６ｃの頂部よりも低くなるように形成する。その後、ＳｉＯ２層３７をマスクとして用い、Ｓｉ柱６ａ、６ｂ、６ｃの頂部のＳｉＯ２層１４ｂ、１４ｃ、１４ｄ、ＴｉＮ層１８ｃ、１８ｄ、１８ｅ、ＨｆＯ２層１１ｂ、１１ｃ、１１ｄをエッチングする。次に、ＳｉＯ２層３７、１４ｂ、１４ｃ、１４ｄ、ＴｉＮ層１８ｃ、１８ｄ、１８ｅ、ＨｆＯ２層１１ｂ、１１ｃ、１１ｄをマスクにして、リソグラフィ法とイオン注入法を用いて、Ｓｉ柱６ａの頂部にボロン（Ｂ）をイオン注入してＰ＋層３８ａを、Ｓｉ柱６ｂ、６ｃの頂部に砒素（Ａｓ）をイオン注入してＮ＋層３８ｂ、３８ｃをそれぞれ形成する。
図２Ｎに次の工程を示す。（ｅ）は（ａ）におけるＹ３−Ｙ３’線に沿った断面構造図である。ＳｉＯ２層３９をＣＶＤ法、ＭＣＰ法によって全体に形成する。続いて、リソグラフィ法とＲＩＥ法とを用いて、ＮｉＳｉ層２８ａａ上に、ＳｉＯ２層３９、３７、ＮｉＳｉ層３６ａ、ＳｉＮ層３５、ＳｉＯ２層２３ｂｂ、ＮｉＳｉ層２８ｂｂ、ＳｉＯ２層２３ａａを貫通させて、コンタクトホール４０ａを形成する。同じく、リソグラフィ法とＲＩＥ法とを用いて、ＴｉＮ層１８ａ上に、ＳｉＯ２層３９、３７、２３ａａ、ＳｉＮ層３５、ＳｉＯ２層２３ｂｂ、ＮｉＳｉ層２８ｂｂ、ＳｉＯ２層２３ａａ、ＳｉＮ層１５、ＳｉＯ２層１４ａを貫通させて、コンタクトホール４０ｂを形成する。
次に、図２Ｏに示すように、ＮｉＳｉ層３６ａ上に、平面視においてコンタクトホール４０ａを囲み、且つＳｉＯ２層３９、３７を貫通した、コンタクトホール４０ａと繋がるコンタクトホール４０ｃを形成する。同じく、ＮｉＳｉ層２８ｂｂ上に、平面視においてコンタクトホール４０ｂを囲み、且つＳｉＯ２層３９、３７、ＳｉＮ層３５、ＳｉＯ２層２３ｂｂを貫通した、コンタクトホール４０ｂと繋がるコンタクトホール４０ｄを形成する。
次に、図２Ｐに示すように、ＡＬＤ法を用いて、例えばＳｉＯ２膜（図示せず）を全体に堆積した後、ＲＩＥ法により全体をエッチングして、コンタクトホール４０ａ底部のＮｉＳｉ層２８ａａ上と、コンタクトホール４０ｂ底部のＮｉＳｉ層３６ａ上とのＳｉＯ２膜を除去して、コンタクトホール４０ａの内部側面にＳｉＯ２層４１ａを残存させ、同様に、コンタクトホール４０ｂの内部側面に、ＳｉＯ２層４１ｂを残存させる。同じく、コンタクトホール４０ｂ底部のＴｉＮ層１８ａ上と、コンタクトホール４０ｄ底部のＮｉＳｉ層２８ｂｂ上とのＳｉＯ２膜を除去して、コンタクトホール４０ｂの内部側面にＳｉＯ２層４１ｃを残存させ、同様にコンタクトホール４０ｄの内部側面に、ＳｉＯ２層４１ｄを残存させる。その後、コンタクトホール４０ａ、４０ｃを介して、ＮｉＳｉ層２８ａａ、３６ａを接続する配線金属層４２ｂと、コンタクトホール４０ｂ、４０ｄを介して、ＴｉＮ層１８ａとＮｉＳｉ層２８ｂｂとを接続する配線金属層４２ａを形成する。これにより、配線金属層４２ｂとＮｉＳｉ層２８ｂｂは、ＳｉＯ２層４１ａにより絶縁される。同様に、配線金属層４２ａとＮｉＳｉ層２８ａａは、ＳｉＯ２層４１ｃにより絶縁される。
次に、図２Ｑに示すように、全体にＳｉＯ２層４４を形成する。その後、ＳｉＯ２層４４、３９を貫通させて、Ｓｉ柱６ａの頂部のＰ＋層３８ａ上にコンタクトホール４５ａを形成し、Ｓｉ柱６ｂの頂部のＮ＋層３８ｂ上にコンタクトホール４５ｂを形成し、Ｐ＋層８ａａ上にコンタクトホール４５ｃを形成し、Ｎ＋層８ｂｂ上にコンタクトホール４５ｄを形成する。その後、コンタクトホール４５ａ、４５ｃを介して、Ｐ＋層３８ａ、８ａａと接続して、平面視上においてＹ３−Ｙ３’線に沿った方向に繋がった、電源配線金属層ＶＤＤを形成する。さらに、コンタクトホール４５ｂ、４５ｄを介して、Ｎ＋層３８ｂ、８ｂｂと接続して、平面視上においてＹ１−Ｙ１’線に沿った方向に繋がった、グランド配線金属層ＶＳＳを形成する。
次に、図２Ｒに示すように、全体にＳｉＯ２層４６を形成する。その後、ＴｉＮ層１８ｂ上に、ＳｉＯ２層４６、４４、３９、３７、ＮｉＳｉ層３６ｂ、ＳｉＮ層３５、１５、ＳｉＯ２層１４ａを貫通させて、コンタクトホール４７を形成する。その後、コンタクトホール４７を介して、ＴｉＮ層１８ｂとＮｉＳｉ層３６ｂとを接続する、Ｘ−Ｘ’方向に繋がったワード線配線金属層ＷＬを形成する。
次に、図２Ｓに示すように、全体にＳｉＯ２層４８を形成する。その後、Ｓｉ柱６ｃの頂部のＮ＋層３８ｃ上に、ＳｉＯ２層４８、４６、４４、３９を貫通させて、コンタクトホール４９ａを形成し、Ｎ＋層８ｃｃ上に、ＳｉＯ２層４８、４６、４４、３９、３７、ＳｉＮ層３５、１５、ＳｉＯ２層１４ａ、ＨｆＯ２層１１ａ、ＳｉＯ２層１０、７ｃを貫通させて、コンタクトホール４９ｂを形成する。その後、コンタクトホール４９ａを介して、Ｎ＋層３８ｃと接続する、平面視上においてＹ２−Ｙ２’線に沿った方向に繋がったビット線配線金属層ＢＬを形成し、コンタクトホール４９ｂを介してＮ＋層８ｃｃと接続する、平面視上においてビット線配線金属層ＢＬに並行して繋がった反転ビット線配線金属層ＢＬＲを形成する。
図２Ｓに示すように、Ｓｉ柱６ａの上部に、Ｐ＋層３３ａ、３８ａをドレイン、ソースとし、ＴｉＮ層１８ｃをゲートとし、Ｐ＋層３３ａ、３８ａ間のＳｉ柱６ａをチャネルにしたＳＧＴ（図１ＢのＰチャネル型ＳＧＴ_Ｐｃ１に対応する）が形成され、Ｓｉ柱６ａの下部に、Ｐ＋層８ａａ、３１ａをソース、ドレインとし、ＴｉＮ層１８ａをゲートとし、Ｐ＋層８ａａ、３１ａ間のＳｉ柱６ａをチャネルにしたＳＧＴ（図１ＢのＰチャネル型ＳＧＴ_Ｐｃ２に対応する）が、形成される。
また、Ｓｉ柱６ｂの上部に、Ｎ＋層３８ｂ、３３ｂをソース、ドレインとし、ＴｉＮ層１８ｄをゲートとし、Ｎ＋層３８ｂ、３３ｂ間のＳｉ柱６ｂをチャネルにしたＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ１に対応する）が形成され、Ｓｉ柱６ｂの下部に、Ｎ＋層８ｂｂ、３１ｂをソース、ドレインとし、ＴｉＮ層１８ａをゲートとし、Ｎ＋層８ｂｂ、３１ｂ間のＳｉ柱６ａをチャネルにしたＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ２に対応する）が、形成される。
また、Ｓｉ柱６ｃの上部に、Ｎ＋層３８ｃ、３３ｃをソース、ドレインとし、ＴｉＮ層１８ｅをゲートとし、Ｎ＋層３８ｃ、３３ｃ間のＳｉ柱６ｃをチャネルにしたＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_ＳＮ１に対応する）が形成され、Ｓｉ柱６ｃの下部に、Ｎ＋層８ｃｃ、３１ｃをソース、ドレインとし、ＴｉＮ層１８ｂをゲートとし、Ｎ＋層８ｃｃ、３１ｃ間のＳｉ柱６ｃをチャネルにしたＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ２に対応する）が、形成される。
これらＳＧＴ（図１ＢのＳＧＴ_Ｐｃ１、Ｐｃ２、Ｎｃ１、Ｎｃ２、ＳＮ１、ＳＮ２に対応する）が接続配線されて、図１Ｂに示した模式構造図と同じく、Ｓｉ柱６ａ、６ｂ、６ｃの上部に形成されたＰチャネル型ＳＧＴ（図１ＢのＰチャネル型ＳＧＴ_Ｐｃ１に対応する）及びＮチャネル型ＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ１、ＳＮ１に対応する）による回路領域（図１Ｂの回路領域Ｃ１に対応する）と、Ｓｉ柱６ａ、６ｂ、６ｃの下部に形成されたＰチャネル型ＳＧＴ（図１ＢのＰチャネル型ＳＧＴ_Ｐｃ２に対応する）及びＮチャネル型ＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ２、ＳＮ２に対応する）による回路領域（図１Ｂの回路領域Ｃ２に対応する）と、により構成されたＳＲＡＭセル回路が形成される。
第１実施形態の製造方法によれば、次のような特徴が得られる。
１．コンタクトホール４０ａに面したＮｉＳｉ層２８ｂｂの側面にＳｉＯ２層４１ａが形成されている。これにより、平面視において、ＮｉＳｉ層２８ａａ、２８ｂｂ、３６ａが、お互いに重なっているのにも関わらず、これらを貫通するコンタクトホール４０ａによって、配線金属層４２ｂとＮｉＳｉ層２８ｂｂとを絶縁しつつ、ＮｉＳｉ層２８ａａとＮｉＳｉ層３６ａとを接続することが可能となる。これは、ＳＲＡＭセル面積の縮小を可能にする。
同様に、コンタクトホール４０ｂに面したＮｉＳｉ層２８ａａの側面にＳｉＯ２層４１ｃが形成されている。これにより、平面視において、ＴｉＮ層１８ａ、ＮｉＳｉ層２８ａａ、２８ｂｂが、お互いに重なっているのにも関わらず、これらを貫通するコンタクトホール４０ｂによって、配線金属層４２ｄとＮｉＳｉ層２８ａａを絶縁しつつ、ＴｉＮ層１８ａとＮｉＳｉ層２８ｂｂとを接続することが可能となる。これは、ＳＲＡＭセル面積の縮小を可能にする。
２．平面視において互いに重なった、下部配線導体層であるＮｉＳｉ層２８ａａ、中間配線導体層であるＮｉＳｉ層２８ｂｂ、上部配線導体層であるＮｉＳｉ層３６ａを有する構造において、ＮｉＳｉ層２８ａａ上に、ＮｉＳｉ層２８ｂｂ、３６ａを貫通したコンタクトホール４０ａと、平面視においてコンタクトホール４０ａの外側を囲み、且つＮｉＳｉ層３６ａ上に配置されたコンタクトホール４０ｃが形成されている。そして、コンタクトホール４０ａの内側側面に形成したＳｉＯ２層４１ａにより配線金属層４２ｂとＮｉＳｉ層２８ｂｂとは絶縁され、ＮｉＳｉ層２８ａａの上面とＮｉＳｉ層３６ａの上面とは配線金属層４２ａに接続されている。これにより、ＮｉＳｉ層２８ａａとＮｉＳｉ層３６ａとの高密度配線が実現する。
同様に、平面視において互いに重なった、下部配線導体層であるＴｉＮ層１８ａ、中間配線導体層であるＮｉＳｉ層２８ａａ、上部配線導体層であるＮｉＳｉ層２８ｂｂを有する構造において、ＴｉＮ層１８ａ上に、ＮｉＳｉ層２８ａａ、２８ｂｂを貫通したコンタクトホール４０ｂと、平面視においてコンタクトホール４０ｂの外側を囲み、且つＮｉＳｉ層２８ｂｂ上に配置されたコンタクトホール４０ｄが形成されている。コンタクトホール４０ｂの内側側面に形成したＳｉＯ２層４１ｃにより配線金属層４２ａとＮｉＳｉ層２８ａａは絶縁され、ＴｉＮ層１８ａの上面とＮｉＳｉ層２８ｂｂの上面とは配線金属層４２ａに接続されている。これにより、ＴｉＮ層１８ａとＮｉＳｉ層２８ｂｂとの高密度配線が実現する。
これにより、平面視で見ると、本実施形態のＳＲＡＭセル回路領域は、３つのＳｉ柱６ａ、６ｂ、６ｃと、９個のコンタクトホール４０ｃ（コンタクトホール４０ａが重なって形成されている）、４０ｄ（コンタクトホール４０ｂが重なって形成されている）、４５ａ、４５ｂ、４５ｃ、４５ｄ、４７、４９ａ、４９ｂと、により構成されている。通常、１つの半導体柱に１つのＳＧＴを形成する場合、ソース、ドレイン、ゲートの、少なくとも３個の配線金属層へのコンタクト（コンタクトホールを介した接続）が必要である。これに対して、本実施形態では、１つの半導体柱（Ｓｉ柱）において２個のＳＧＴを形成しているにも係わらず、１つの半導体柱当たり３個のコンタクトでＳＲＡＭセル回路が形成される。これにより、高密度なＳＧＴを有したＳＲＡＭセル回路が実現できる。このように、ＳＧＴのような柱状半導体を用いた回路においては、ソース、ドレイン、そしてゲートなどのノード（node）に繋がる配線導体層が、平面視において重なって形成され、かつ接続すべき配線導体層の間に、絶縁しなければいけない配線導体層がある場合において、本実施形態に示した配線導体層間接続は回路の高密度化に繋がる。
（第２実施形態）
以下、図３Ａ〜図３Ｅを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ１−Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２−Ｙ２’線に沿う断面構造図、（ｅ）は（ａ）のＹ３−Ｙ３’線に沿った断面構造図である。第２実施形態の製造方法は、以下に説明する相違点を除き、第１実施形態の図２Ａ〜図２Ｓに示す工程と同様である。
図３Ａに示す工程の前までは、図２Ａから図２Ｍまでと同じ工程を行う。ただし、層間絶縁層として、ＳｉＯ２層３７、３９に換えて、ＳｉＮ層５２、５３を形成している。そして、ＮｉＳｉ層３６ａ上に重なり、ＳｉＯ２層５１ａを形成している。同じく、ＮｉＳｉ層３６ｂ上に重なり、ＳｉＯ２層５１ｂを形成している。図３Ａに示すように形成したレジスト層５４をマスクにして、リソグラフィ法とＲＩＥエッチングにより、ＳｉＯ２層５１ａ上にＳｉＮ層５２、５３を貫通したコンタクトホール５６ａを形成する。同様に、ＳｉＯ２層２３ｂｂにＳｉＮ層５３、５２、３５を貫通したコンタクトホール５６ｂを形成する。
次に、図３Ｂに示すように、レジスト層５４をマスクにして、ＳｉＮ層５２、５３にプラズマ等方性エッチングを行って、コンタクトホール５６ａを広げる。そして、ＳｉＯ２層５１ａをエッチングして、コンタクトホール５８ａを形成する。同様に、レジスト層５４をマスクにして、ＳｉＮ層３５、５２、５３にプラズマ等方性エッチングを行って、コンタクトホール５６ｂを広げる。そして、ＳｉＯ２層２３ｂｂをエッチングして、コンタクトホール５８ｂを形成する。
次に、図３Ｃに示すように、レジスト層５４をマスクにして、垂直方向エッチングを行うＲＩＥエッチングにより、ＮｉＳｉ層２８ａａ上にＮｉＳｉ層３６ａ、ＳｉＮ層３５、ＳｉＯ２層２３ｂｂ、ＮｉＳｉ層２８ｂｂ、ＳｉＯ２層２３ａａを貫通したコンタクトホール５９ａを形成する。同様に、レジスト層５４をマスクにして、垂直方向エッチングを行うＲＩＥエッチングにより、ＴｉＮ層１８ａ上にＮｉＳｉ層２８ｂｂ、ＳｉＯ２層２３ａａ、ＮｉＳｉ層２８ａａ、ＳｉＮ層１５、ＳｉＯ２層１４ａを貫通したコンタクトホール５９ｂを形成する。そして、レジスト層５４を除去する。
次に、図３Ｄに示すように、ＡＬＤ法により、コンタクトホール５８ａ、５８ｂ、５９ａ、５９ｂの内部側面を含めて、全体にＳｉＯ２層（図示せず）を堆積させる。そして、ＲＩＥエッチングにより、コンタクトホール５８ａ、５９ａ内の、ＮｉＳｉ層２８ａａ、３６ａ上面のＳｉＯ２層を除去する。同様に、ＲＩＥエッチングにより、コンタクトホール５８ｂ、５９ｂ内の、ＴｉＮ層１８ａ及びＮｉＳｉ層２８ｂｂの上面にあるＳｉＯ２層を除去する。これにより、コンタクトホール５８ａの側面にＳｉＯ２層６１ａが形成され、コンタクトホール５９ａの側面にＳｉＯ２層６０ａが形成される。同様に、コンタクトホール５８ｂの側面にＳｉＯ２層６１ｂが形成され、コンタクトホール５９ｂの側面にＳｉＯ２層６０ｂが形成される。
次に、図３Ｅに示すように、その後、コンタクトホール５８ａ、５９ａを介して、配線金属層４２ｂを形成する。これにより、配線金属層４２ｂを介して、ＮｉＳｉ層２８ａａと、ＮｉＳｉ層３６ａとの接続がなされる。ここでは、コンタクトホール５９ａの側面に形成されたＳｉＯ２層６０ａにより、ＮｉＳｉ層２８ｂｂと配線金属層４２ｂとは絶縁される。同様に、コンタクトホール５８ｂ、５９ｂを介して、配線金属層４２ａを形成する。これにより、配線金属層４２ａを介して、ＴｉＮ層１８ａと、ＮｉＳｉ層２８ｂｂとの接続がなされる。そして、コンタクトホール５９ｂの側面に形成されたＳｉＯ２層６０ｂにより、ＮｉＳｉ層２８ａａと配線金属層４２ａとは絶縁される。
以後、図２Ｑ〜図２Ｓと同じ工程を行うことにより、ＳｉＯ２層基板１上に、第１実施形態の図１Ｂの模式構造図と同じＳＲＡＭセル回路が形成される。
第２実施形態のＳＧＴを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
本実施形態では、コンタクトホール５８ａとコンタクトホール５９ａが、同じレジスト層５４をエッチングマスクとして、自己整合で形成されている。同様に、コンタクトホール５８ｂとコンタクトホール５９ｂが、同じレジスト層５４をエッチングマスクとして、自己整合で形成されている。これにより、ＳＲＡＭセル回路の高集積化が図れる。
（第３実施形態）
以下、図４Ａ〜図４Ｃを参照しながら、本発明の第３実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ１−Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２−Ｙ２’線に沿う断面構造図、（ｅ）は（ａ）のＹ３−Ｙ３’線に沿った断面構造図である。第３実施形態の製造方法は、以下に説明する相違点を除き、第１実施形態の図２Ａ〜図２Ｓに示す工程と同様である。
図４Ａは、第１実施形態における図２Ｅの工程に対応する。これ以前の工程は、第１実施形態と同じである。平面視において、矩形のＴｉＮ層６３ａ（図２ＥにおけるＴｉＮ層１２ａはＬ字形である）をＳｉ柱６ａ、６ｂを囲んで形成し、矩形のＴｉＮ層６３ｂ（図２ＥのＴｉＮ層１２ｂと同じ形状）をＳｉ柱６ｃを囲んで形成する。そして、第１実施形態の図２Ｆ〜図２Ｋに示した同じ工程を行う。
次に、図２Ｌに対応する図４Ｂの工程をおこなう。図４Ｂに示すように、平面視において、矩形のＮｉＳｉ層６４ａがＳｉ柱６ａ、６ｂを囲み、且つＴｉＮ層１８ｃ、１８ｄに接続して形成され、矩形のＮｉＳｉ層６４ｂがＳｉ柱６ｃを囲み、且つＴｉＮ層１８ｅに接続して形成される。そして、第１実施形態の図２Ｍ〜図２Ｑに示した同じ工程を行う。
次に、図２Ｐに対応する図４Ｃの工程をおこなう。図４Ｃに示すように、ＴｉＮ層６３ａ上にＮｉＳｉ層２８ｂｂ、ＳｉＯ２層２３ａａ、ＮｉＳｉ層２８ａａ、ＳｉＮ層１５、ＳｉＯ２層１４ａ、を貫通したコンタクトホール４０ｃと、ＳｉＯ２層３９、３７、ＮｉＳｉ層６４ａ、ＳｉＮ層３５、ＳｉＯ２層２３ｂｂを貫通したコンタクトホール４０ｄとを形成し、コンタクトホール４０ｃの側面にＳｉＯ２層４１ｃを形成し、コンタクトホール４０ｄの側面にＳｉＯ２層４１ｄを形成する。そして、コンタクトホール４０ｃ、４０ｄを介して、ＴｉＮ層６３ａとＮｉＳｉ層２８ｂｂとを接続する配線金属層４２ａを形成する。ここでは、コンタクトホール４０ｃの側面に形成されたＳｉＯ２層４１ｃと、コンタクトホール４０ｄの側面に形成されたＳｉＯ２層４１ｄにより、配線金属層４２ａは、ＮｉＳｉ層２８ａａ、６４ａと絶縁される。
そして、第１実施形態の図２Ｑ〜図２Ｓに示した同じ工程を行う。これにより、ＳｉＯ２層基板１上に、第１実施形態の図１Ｂの模式構造図と同じＳＲＡＭセル回路が形成される。
第３実施形態のＳＧＴを用いた柱状半導体装置の製造方法によれば、以下の効果が奏される。
半導体装置の高密度化は、リソグラフィ法によりパターン加工される材料層の平面視形状の微細化によりおこなわれる。この場合、リソグラフィ法によりパターン加工される材料層の平面視形状は矩形、または正方形が望ましい。本実地形態では、平面視において、第１実施形態ではＬ字形状であったＴｉＮ層１２ａが、矩形のＴｉＮ層６３ａになる。同様に、平面視において、第１実施形態では逆Ｌ字形状であったＮｉＳｉ層３６ａが、矩形のＮｉＳｉ層６４ａになる。これにより、リソグラフィ法によりパターン加工される全ての材料層の平面視形状は矩形または正方形になる。これによって、ＳＲＡＭセル回路の高密度化が図れる。
（第４実施形態）
以下、図５Ａ〜図５Ｅを参照しながら、本発明の第４実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ１−Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２−Ｙ２’線に沿う断面構造図、（ｅ）は（ａ）のＹ３−Ｙ３’線に沿った断面構造図である。第４実施形態の製造方法は、以下に説明する相違点を除き、第１実施形態の図２Ａ〜図２Ｓに示す工程と同様である。
図５Ａは図２Ｏに対応する工程を示す。図５Ａに示すように、ＮｉＳｉ層２８ａａに換えて、例えばＣｏＳｉ層７０ａを形成し、ＮｉＳｉ層３０ａ、３０ｂ、３０ｃに換えて、例えばＣｏＳｉ層７１ａ、７１ｂ、７１ｃを形成し、ＮｉＳｉ層３６ａに換えて、例えばＴｉＮ層７２ａを形成し、ＮｉＳｉ層３６ｂに換えて、例えばＴｉＮ層７２ｂを形成する。そして、コンタクトホール７３ａがＳｉＯ２層２３ａａ上に形成される（図２ＯではＮｉＳｉ層２８ａａ上に形成されている）。そして、コンタクトホール７３ｂがＳｉＯ２層１４ａ上に形成される（図２ＯではＴｉＮ層１８ａ上に形成されている）。
次に、図５Ｂに示すように、コンタクトホール７３ｂ、４０ｄを覆ってレジスト層７５ａを形成する。そして、例えばＮｉＳｉをエッチングしＴｉＮをエッチングしない反応ガスを用いた等方性プラズマエッチング法により、ＮｉＳｉ層２８ｂｂの露出側面をエッチングする。これにより平面視において、ＮｉＳｉ層２８ｂｂのコンタクトホール７３ａの外周形状が、エッチング前のコンタクトホール７３ａ外周形状より広がる。
次に、図５Ｃに示すように、コンタクトホール７３ａ、４０ｃを覆ってレジスト層７５ｂを形成する。そして、例えばＣｏＳｉをエッチングしＮｉＳｉをエッチングしない反応ガスを用いた等方性プラズマエッチング法により、ＣｏＳｉ層７０ａの露出側面をエッチングする。これにより平面視において、ＣｏＳｉ層７０ａのコンタクトホール７３ｂの外周形状が、エッチング前のコンタクトホール７３ｂ外周形状より広がる。
次に、図５Ｄに示すように、ＡＬＤ法を用いて、コンタクトホール７３ａ、４０ｃ、７３ｂ、４０ｄの内部側面、底部を含めて全体に、ＳｉＯ２膜（図示せず）を堆積し、そしてＲＩＥ法を用いて、このＳｉＯ２膜をエッチングすることにより、コンタクトホール７３ａ、４０ｃ、７３ｂ、４０ｄの内部側面にＳｉＯ２層７７ａ、７７ｂを残存させる。ＲＩＥ法でＳｉＯ２膜をエッチングするので、コンタクトホール７３ａ、７３ｂの底部（ＣｏＳｉ層７０ａ、ＴｉＮ層１８ａ上）とコンタクトホール４０ｃ、４０ｄの底部（ＴｉＮ層７２ａ、ＮｉＳｉ層２８ｂｂ上）のＳｉＯ２膜はエッチングされる。このＲＩＥエッチングにおいては、ＮｉＳｉ層２８ａａの側面がＳｉＯ２層２３ａａ、２３ｂｂの側面より、平面視において、引っ込んでおり、同様にＣｏＳｉ層７０ａの側面がＳｉＯ２層２３ａａ、２３ｂｂの側面より引っ込んでいるため、ＮｉＳｉ層２８ａａ、ＣｏＳｉ層７０ａの側面に残存したＳｉＯ２層７７ａ、７７ｂでは、最初に堆積されたＳｉＯ２膜の厚さが、そのまま残存される。
次に、図５Ｅに示すように、コンタクトホール７３ａ、４０ｃを覆った配線金属層４２ｂと、コンタクトホール７３ｂ、４０ｄを覆った配線金属層４２ａを形成する。以後、図２Ｑ〜図２Ｓまでの工程を行うことにより、第１実施形態と同じＳＲＡＭセル回路が形成される。
第４実施形態のＳＧＴを用いた柱状半導体装置の製造方法によれば、以下の効果が奏される。
１．コンタクトホール７３ａの内部に面したＮｉＳｉ層２８ａａの側面に被覆されたＳｉＯ２層７７ａは、ＲＩＥエッチングされないで残存されるので、配線金属層４２ｂとＮｉＳｉ層２８ａａとの絶縁が確実に行われる。同様に、コンタクトホール７３ｂの内部に面したＣｏＳｉ層７０ａの側面に被覆されたＳｉＯ２層７７ｂは、ＲＩＥエッチングされないで残存されるので、配線金属層４２ａとＣｏＳｉ層７０ａとの絶縁が確実に行われる。
２．ＮｉＳｉ層２８ａａの側面に被覆されたＳｉＯ２層７７ａの厚さが、第１実施形態におけるＳｉＯ２層４１ａの厚さと比べて、厚くなるので、ＴｉＮ層７２ａ、ＣｏＳｉ層７０ａに繋がった配線金属層４２ｂと、ＮｉＳｉ層２８ａａとの間のカップリング容量を小さくできる。同様に、ＣｏＳｉ層７０ａの側面に被覆されたＳｉＯ２層７７ｂの厚さが、第１実施形態におけるＳｉＯ２層４１ｃの厚さと比べて、厚くなるので、ＴｉＮ層１８ａ、ＮｉＳｉ層２８ｂｂに繋がった配線金属層４２ｂと、ＣｏＳｉ層７０ａとの間のカップリング容量を小さくできる。
（第５実施形態）
以下、図６Ａ、図６Ｂを参照しながら、本発明の第５実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ１−Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２−Ｙ２’線に沿う断面構造図、（ｅ）は（ａ）のＹ３−Ｙ３’線に沿った断面構造図である。第５実施形態の製造方法は、以下に説明する相違点を除き、第１実施形態の図２Ａ〜図２Ｓに示す工程と同様である。
図６Ａに示すように、平面視において、ＮｉＳｉ層８０ａ、８０ｂ、ＳｉＯ２層８１ａ、８１ｂを、図２ＫにおけるＮｉＳｉ層２８ａａ、２８ｂｂ、ＳｉＯ２層２３ａａ、２３ｂｂより下方に（即ち、図面下側に）広げて、下方端部が、Ｐ＋層８ａａ、Ｎ＋層８ｂｂ、８ｃｃと重なるように形成する。
そして、図６Ｂ（ｃ）に示すように、ＳｉＯ２層４４、３９、３７、ＳｉＮ層３５、ＳｉＯ２層８１ｂ、ＮｉＳｉ層８０ｂ、ＳｉＯ２層８１ａ、ＮｉＳｉ層８０ａ、ＳｉＮ層１５、ＳｉＯ２層１４ａを貫通したコンタクトホール４５ｄの内壁にＳｉＯ２層８２ａを形成する。そして、コンタクトホール４５ｄを介してＮ＋層８ｂｂと接続するグランド配線金属層ＶＳＳを形成する。ＮｉＳｉ層８０ａ、８０ｂとグランド配線金属層ＶＳＳとは絶縁層であるＳｉＯ２層８２ａにより絶縁される。
そして、図６Ｂ（ｄ）に示すように、ＴｉＮ層１８ｂ上に、ＮｉＳｉ層３６ｂ、ＳｉＮ層３５、ＳｉＯ２層８１ｂ、ＮｉＳｉ層８０ｂ、ＳｉＯ２層８１ａ、ＮｉＳｉ層８０ａ、ＳｉＮ層１５、ＳｉＯ２層１４ａを貫通したコンタクトホール８３ａを形成する。そして、ＮｉＳｉ層３６ｂ上に、平面視においてコンタクトホール８３ａの外周を囲んで、ＳｉＯ２層４６、４４、３９、３７を貫通したコンタクトホール８３ｂとを形成する。そして、コンタクトホール８３ａ、８３ｂの内壁にＳｉＯ２層８２ｂを形成する。そして、コンタクトホール８３ａ、８３ｂを介して、ＴｉＮ層１８ｂと接続するワード線配線金属層ＷＬを形成する。ＮｉＳｉ層８０ａ、８０ｂとワード線配線金属層ＷＬとは絶縁層であるＳｉＯ２層８２ｂにより絶縁される。
そして、図６Ｂ（ｅ）に示すように、ＳｉＯ２層４４、３９、３７、ＳｉＮ層３５、ＳｉＯ２層８１ｂ、ＮｉＳｉ層８０ｂ、ＳｉＯ２層８１ａ、ＮｉＳｉ層８０ａ、ＳｉＮ層１５、ＳｉＯ２層１４ａ、ＨｆＯ２層１１ａ、ＳｉＯ２層１０、７ａを貫通したコンタクトホール４５ｃを形成し、コンタクトホール４５ｃの内壁にＳｉＯ２層８２ｃを形成する。そして、コンタクトホール４５ｃを介してＰ＋層８ａａと接続する電源配線金属層ＶＤＤを形成する。ＮｉＳｉ層８０ａ、８０ｂと電源配線金属層ＶＤＤとは絶縁層であるＳｉＯ２層８２ｃにより絶縁される。これにより、第１実施形態と同じく、ＳＲＡＭセル回路が形成される。
第５実施形態のＳＧＴを用いた柱状半導体装置の製造方法によれば、以下の効果が奏される。
図６Ｂ（ｄ）に示すように、接続する上部配線導体層であるＮｉＳｉ層３６ｂと、下部配線導体層であるＴｉＮ層１８ｂとの間を貫通するコンタクトホール８３ａは、接続するＮｉＳｉ層３６ｂと、ＴｉＮ層１８ｂとの間にある中間配線導体層である２つのＮｉＳｉ層８０ａ、８０ｂを貫通している。そして、ＮｉＳｉ層３６ｂと、ＴｉＮ層１８ｂと接続したワード線配線金属層ＷＬは、ＳｉＯ２層８２ｂにより、ＮｉＳｉ層８０ａ、８０ｂと絶縁されている。
同様に、図６Ｂ（ｅ）に示すように、Ｐ＋層３８ａに繋がった上部配線導体層である電源配線金属層ＶＤＤと下部配線導体層であるＰ＋層８ａａを繋ぐコンタクトホール４５ｃが、絶縁された中間配線導体層である２つのＮｉＳｉ層８０ａ、８０ｂを貫通している。
第１実施形態によれば、２つの接続する上部配線導体層と下部配線導体層とを繋ぐコンタクトホールが、絶縁された１つの中間配線導体層を貫通するのに対して、本実施形態では、接続する上部配線導体層と下部配線導体層を繋ぐコンタクトホールが、絶縁された２つの中間配線導体層を貫通している。これによって、回路設計に自由度が大きくできるので、更に高密度の回路設計が可能になる。
また、接続する上部配線導体層と下部配線導体層を繋ぐコンタクトホールが、絶縁された２つ以上の中間配線導体層を貫通しても、本発明を適用できる。
（第６実施形態）
以下、図７を参照しながら、本発明の第６実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ１−Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２−Ｙ２’線に沿う断面構造図、（ｅ）は（ａ）のＹ３−Ｙ３’線に沿った断面構造図である。第６実施形態の製造方法は、以下に説明する相違点を除き、第１実施形態の図２Ａ〜図２Ｓに示す工程と同様である。
本実施形態では、ＮｉＳｉ層３６Ａ（図２ＳでのＮｉＳｉ層３６ａに対応）とＮｉＳｉ層２８Ｂ（図２ＳのＮｉＳｉ層２８ｂｂに対応）は、平面視において、ＮｉＳｉ層３６Ａ、２８Ｂの側面がコンタクトホール４０Ａ（コンタクトホール４０ａに対応）の形成予定部分と接して又は横切って形成されている。そして、ＮｉＳｉ層３６Ａは、平面視において、ＮｉＳｉ層３６Ａの側面がコンタクトホール４０Ｃ（図２Ｓのコンタクトホール４０ｃに対応）の形成予定部分を横切って形成されている。この結果、図７に示すように、平面視において、ＮｉＳｉ層３６Ａ、２８Ｂはコンタクトホール４０Ａの外周の少なくとも一部と接し、ＮｉＳｉ層３６Ａはコンタクトホール４０Ｃと少なくとも一部が重なる。さらに、本実施形態では、図７に示すように、コンタクトホール４０Ａ、４０Ｃの内側面にＳｉＯ２層４１Ａ、４１Ｂ（図２ＳのＳｉＯ２層４１ａ、４１ｂに対応）が形成され、コンタクトホール４０Ａ、４０Ｃを介して、配線金属層４２Ｂ（図２Ｓの配線金属層４２ｂに対応）により、ＮｉＳｉ層２８ａａとＮｉＳｉ層３６Ａが接続されている。
同様に、ＮｉＳｉ層２８Ｂは、平面視において、ＮｉＳｉ層２８Ｂの側面がコンタクトホール４０Ｂ（図２Ｓでのコンタクトホール４０ｂに対応）の形成予定部分と接して又は横切って形成されている。そして、ＮｉＳｉ層２８Ｂは、平面視において、ＮｉＳｉ層２８Ｂの側面がコンタクトホール４０Ｄ（図２Ｓのコンタクトホール４０ｄに対応）の形成予定部分を横切って形成されている。この結果、図７に示すように、平面視において、ＮｉＳｉ層２８Ｂはコンタクトホール４０Ｂの外周の少なくとも一部と接し、ＮｉＳｉ層２８Ｂはコンタクトホール４０Ｄと少なくとも一部が重なる。さらに、本実施形態では、図７に示すように、コンタクトホール４０Ｂ、４０Ｄの内側面にＳｉＯ２層４１Ｃ、４１Ｄ（図２ＳのＳｉＯ２層４１ｃ、４１ｄに対応）が形成され、コンタクトホール４０Ｂ、４０Ｄを介して、配線金属層４２Ａ（図２Ｓの配線金属層４２ａに対応）により、ＴｉＮ層１８ａとＮｉＳｉ層２８Ｂが接続されている。
第１実施形態においては、平面視において、ＮｉＳｉ層２８ｂｂがコンタクトホール４０ａ、４０ｂを囲み、ＮｉＳｉ層３６ａがコンタクトホール４０ａを囲んでいる。一方、本実施形態では、平面視において、ＮｉＳｉ層２８Ｂが、コンタクトホール４０Ａ、４０Ｂの外周の少なくとも一部と接して、ＮｉＳｉ層３６Ａが、コンタクトホール４０Ａの外周の少なくとも一部と接して、それぞれ、形成されている。また、当然ながら、ＮｉＳｉ層２８Ｂ、３６Ａがコンタクトホール４０Ａ、４０Ｂと接しないように形成されてもよい。
これにより、コンタクトホール４０ＡとＮｉＳｉ層２８Ｂ、３６Ａとのマスク合せ余裕寸法、及びコンタクトホール４０ＢとＮｉＳｉ層２８Ｂとのマスク合せ余裕寸法とを大きくできる。これはＳＲＡＭセル面積の縮小に繋がる。
また、第１実施形態においては、平面視において、ＮｉＳｉ層３６ａ、２８ａがコンタクトホール４０ｃ、４０ｄの全体と重なって形成されている。一方、本実施形態では、平面視において、ＮｉＳｉ層３６Ａ、２８Ｂがコンタクトホール４０Ｃ、４０Ｄの少なくとも一部と重なって形成されている。
これにより、コンタクトホール４０Ｃ、４０ＤとＮｉＳｉ層３６Ａ、２８Ｂとのマスク合せ余裕寸法を大きくできる。これはＳＲＡＭセル面積の縮小に繋がる。
なお、第１実施形態では、ＳＧＴを用いたＳＲＡＭ回路を例として説明したが、ＳＧＴを用いた他の回路形成においても本発明を適用することができる。ＳＧＴの特徴は、回路形成において、高密度構造である。このため、例えば第１実施形態で示したように、各Ｓｉ柱６ａ、６ｂ、６ｃの内部のＮ＋層３１ｂ、３１ｃ、３２ｂ、３２ｃ、Ｐ＋層３１ａ、３２ａ、及び各Ｓｉ柱６ａ、６ｂ、６ｃの頂部のＮ＋層３８ｂ、３８ｃ、Ｐ＋層３８ａのいずれかに繋がって水平方向に配置された電源配線金属層ＶＤＤ、グランド配線金属層ＶＳＳ、ビット線配線金属層ＢＬ、及び反転ビット線配線金属層ＢＬＲと、各Ｓｉ柱６ａ、６ｂ、６ｃの外周を囲んだゲートＴｉＮ層１８ｃ、１８ｄ、１８ｅに繋がって水平方向に配置された配線導体層であるＮｉＳｉ層２８ａａ、２８ｂｂ、３６ａ、３６ｂと、水平方向に配置されたゲートＴｉＮ層１８ａ、１８ｂとは、平面視において一部重なって形成される。このような、平面視における配線導体層の重なりは、他のＳＧＴを用いた回路形成においても同様に生じる。このことは、本発明に係るその他の実施形態においても同様である。
また、ＳＧＴの特徴は、半導体柱の中にソース、ドレインとなる不純物領域を形成して、半導体柱を囲んでゲート絶縁層とゲート導体層を形成しているところにある。これによって、平面視においてソース、ドレイン不純物領域とゲート絶縁層、ゲート導体層が、ほぼ半導体柱の中に集積される。ソース、ドレイン不純物領域とゲート絶縁層、ゲート導体層は、水平方向に形成された配線導体層に繋がる。第１実施形態における下部ＳＧＴのゲートＴｉＮ層１８ａ、１８ｂは、Ｓｉ柱６ａ、６ｂ、６ｃの外周を囲んだゲート導体層部分と、水平方向に繋がった配線導体層部分からなる。同様に、下部ＳＧＴのソースＰ＋層８ａａ、Ｎ＋層８ｂｂ、８ｃｃは、Ｓｉ柱６ａ、６ｂ、６ｃの底部のソース不純物領域と、水平方向に繋がった配線導体層部分からなる。同様に、Ｓｉ柱６ａ、６ｂ、６ｃ頂部の上部ＳＧＴのドレインＰ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃは、コンタクトホール４５ａ、４５ｂ、４５ｃを介して水平方向に繋がった配線導体層である配線金属層ＶＤＤ、ＶＳＳ、ＢＬに接続されている。本発明では、ＳＧＴに繋がる配線導体層間の接続を高密度形成できる特徴を持つ。このことは、本発明に係るその他の実施形態においても同様である。
なお、第１実施形態では、下部ＳＧＴのソースＰ＋層８ａａ、Ｎ＋層８ｂｂ、８ｃｃを構成するＳｉ柱６ａ、６ｂ、６ｃの底部のソース不純物領域および互いに水平方向に繋がった配線導体層部分を、同じ材料層で形成したが、例えば配線導体層部分をシリサイドまたは金属で形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、平面視において下部配線導体層であるＮｉＳｉ層２８ａａと、中間配線導体層であるＮｉＳｉ層２８ｂｂと、上部配線導体層であるＮｉＳｉ層３６ａとが重なって形成された領域にコンタクトホール４０ａ、４０ｃを形成した。この場合、ＮｉＳｉ層２８ａａは下部ＳＧＴのドレインＮ＋層３１ｂに繋がっており、ＮｉＳｉ層２８ｂｂは上部ＳＧＴのドレインＮ＋層３２ｂに接続され、ＮｉＳｉ層３６ａは上部ＳＧＴのゲートＴｉＮ層１８ｄに接続されている。また、第５実施形態では下部配線導体層は下部ＳＧＴのゲートＴｉＮ層１８ｂにつながり、中間配線導体層は下部ＳＧＴと上部ＳＧＴのドレインＮ＋層３１ｃ、３３ｃに繋がり、上部配線導体層は上部ＳＧＴのゲートＴｉＮ層１８ｅに繋がっている。このように、ＳＧＴを用いた回路の設計に応じて、上部配線導体層、中間配線導体層、下部配線導体層とに繋がる、ＳＧＴのソース不純物領域、ドレイン不純物領域、ゲート導体層との組み合わせは適宜変更可能である。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、ＳＲＡＭセル回路の場合について説明したが、ＳＧＴに接続され水平方向に延びる複数の配線導体層が平面視において互いに部分的に重なって存在するという構成を備えるのであれば他のＳＧＴ回路、例えばＤＲＡＭ回路、ＭＲＡＭ回路、ＲＲＡＭ回路などにも、第１実施形態に係る柱状半導体装置の導体配線構造を適用できる。このことは、本発明に係るその他の実施形態においても同様である。
また、縦型ＮＡＮＤ型フラッシュメモリ回路では、半導体柱をチャネルにして、この半導体柱を囲んだトンネル酸化層、電荷蓄積層、層間絶縁層、制御導体層よりなるメモリセルが複数段、垂直方向に形成されている。これらメモリセルの両端の半導体柱には、ソースに対応するソース線不純物層と、ドレインに対応するビット線不純物層がある。また、１つのメモリセルに対して、その両側のメモリセルの一方がソースならば、他方がドレインの役割を行う。このように、縦型ＮＡＮＤ型フラッシュメモリ回路はＳＧＴ回路の１つである。従って、本発明はＮＡＮＤ型フラッシュメモリ回路に対しても適用することができる。
また、第１実施形態では、コンタクトホール４０ａ、４０ｂは、最上層のＳｉＯ２層３９からＮｉＳｉ層２８ａａ、ＴｉＮ層１８ａの上表面まで形成されているが、コンタクトホール４０ａ、４０ｂのオーバエッチングにより、コンタクトホール４０ａ、４０ｂは、ＳｉＯ２層３９からＮｉＳｉ層２８ａａ、ＴｉＮ層１８ａの内部まで形成されてもよいことは言うまでもない。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、Ｓｉ柱６ａ、６ｂ、６ｃのそれぞれに、２個のＳＧＴを形成したが、１個、または３個以上を形成する回路形成においても、本発明を適用できる。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、第１実施形態では、Ｎｉ層２１ａ、２１ｂのＮｉ原子によるＰ型ポリＳｉ層２２ａ、２２ｂ、Ｎ＋型ポリＳｉ層２６ａ、２６ｂのシリサイド化に伴ってＮｉＳｉ層２８ａ、２８ｂを空間２５ａ、２５ｂ、２５ｃ内へ突起させた。このＮｉ層２１ａ、２１ｂの代わりに、チタン（Ｔｉ）、コバルト（Ｃｏ）などの他の金属層を用いてシリサイド層の空間２５ａ、２５ｂ、２５ｃ内への突起を行ってもよい。また、金属原子を多く含んだシリサイド層を、スパッタ蒸着などにより形成して、その後に、シリサイド層の空間２５ａ、２５ｂ、２５ｃ内への突起を行ってもよい。また、他の方法を用いて、Ｎ＋層３１ｂ、３１ｃ、３２ｂ、３２ｃ、Ｐ＋層３１ａ、３２ａ、そして各Ｓｉ柱６ａ、６ｂ、６ｃの外周を囲んだゲートＴｉＮ層１８ｃ、１８ｄ、１８ｅに繋がって水平方向に配置された配線導体層であるＮｉＳｉ層２８ａａ、２８ｂｂ、３６ａ、３６ｂとの接続を行ってもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、第１実施形態では、コンタクトホール４０ａ、４０ｂの側面に面した、上部配線導体層であるＮｉＳｉ層３６ａ、２８ｂｂの側面にＳｉＯ２層４１ａ、４１ｃが形成されるように説明したが、ＲＩＥエッチングをオーバエッチングにより、ＮｉＳｉ層３６ａ、２８ｂｂの側面からＳｉＯ２層４１ａ、４１ｃを除去されていてもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、第１実施形態では、ＳｉＯ２層基板１上にＳｉ柱６ａ、６ｂ、６ｃを形成してＳＲＡＭセル回路を形成したが、ＳｉＯ２層基板１の代わりにＳＯＩ（Silicon on Insulator）基板、Ｓｉ基板などの他の基板を用いてもよい。Ｓｉ基板の場合、Ｓｉ基板表層にＳｉ柱６ａ、６ｂ、６ｃ底部のソースまたはドレインのＮ＋層またはＰ＋層に対応したウエル構造を儲けてもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、第１実施形態における、コンタクトホール４０ａ、４０ｂ、４０ｃ、４０ｄ、４５ａ、４５ｂ、４５ｃ、４５ｄ、４７、４９ａ、４９ｂに充満又は接続される配線金属層４２ａ、４２ｂ、ＶＤＤ、ＶＳＳ、ＷＬ、ＢＬ、ＢＬＲは、コンタクト層、バリア層などを含む複数の導体層より構成されてもよい。また、コンタクトホール４０ａ、４０ｂ、４０ｃ、４０ｄ、４５ａ、４５ｂ、４５ｃ、４５ｄ、４７、４９ａ、４９ｂの一部または全てに、例えばタングステン（Ｗ）、銅（Ｃｕ）などの金属層を埋め込み、その後に他の金属層で配線導体層を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、Ｓｉ柱６ａ、６ｂ、６ｃ側面表面とＮｉＳｉ層２８ａａ、２８ｂｂとの接続、Ｓｉ柱６ａ、６ｂ、６ｃ内でのＮｉＳｉ層３０ａ、３０ｂ、３０ｃ、３２ａ、３２ｂ、３２ｃの形成、Ｐ＋層３１ａ、３３ａ、Ｎ＋層３１ｂ、３１ｃ、３３ｂ、３３ｃの形成は、図２Ｋにおける熱処理によって行った。これら、Ｓｉ柱６ａ、６ｂ、６ｃ側面表面とＮｉＳｉ層２８ａａ、２８ｂｂとの接続、Ｓｉ柱６ａ、６ｂ、６ｃ内のＮｉＳｉ層３０ａ、３０ｂ、３０ｃ、３２ａ、３２ｂ、３２ｃの形成、Ｐ＋層３１ａ、３３ａ、Ｎ＋層３１ｂ、３１ｃ、３３ｂ、３３ｃの形成は、ＳＧＴを製造する最終工程までに行われればよい。このことは、本発明に係るその他の実施形態においても同じである。
また、第１実施形態では、ＳｉＮ層１５、３５の単体材料層を用いて説明したが、複合材料層、例えば、下部にＳｉＯ２層、上部にＳｉＮ層を有する複合材料層を用いてもよい。また、ＳｉＮ層１５、３５に換えて、ＨＦイオンの拡散係数が小さい絶縁材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても適用可能である。
また、上記各実施形態では、半導体柱、ソース、ドレインなどの半導体領域としてＳｉ（シリコン）を用いた例について説明した。しかしこれに限られず、本発明の技術思想は、ＳｉＧｅのようにＳｉを含んだ半導体材料、またはＳｉ以外の半導体材料を用いた、ＳＧＴを有する半導体装置にも適用可能である。
また、第１実施形態では、ゲート導電層がＴｉＮ層１８ａ、１８ｂ、１８ｃ、１８ｄからなる形態とした。しかしこれに限られず、ゲート導電層は、他の金属材料からなる形態でもよい。また、ゲート導電層は、金属層と例えばポリＳｉ層などからなる多層構造からなる形態でもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、第４実施形態では、各配線導体層として、ＴｉＮ層１８ａ、１８ｂ、ＣｏＳｉ層７０ａ、ＮｉＳｉ層２８ｂｂ、ＴｉＮ層７２ａ、７２ｂを用いて説明したが、各配線導体層の材料の選択は、本実施形態が求める特性を満足するものであれば、ほかの材料層の組み合わせでもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、第４実施形態では、コンタクトホール７３ａに面するＳｉＮ層３５の側面にもＳｉＯ２層７７ａを形成したが、当該側面からＳｉＯ２層を完全に除去して、ＮｉＳｉ層２８ａａの側面にのみＳｉＯ２層７７ａを残存させてもよい。この場合でも、コンタクトホール７３ａ内に形成される配線金属層４２ｂはＮｉＳｉ層２８ａａから絶縁される。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
［付記］
［付記１］
基板上に前記基板平面に垂直に形成された半導体柱と、前記半導体柱の外周を囲んで形成されたゲート絶縁層と、前記ゲート絶縁層を囲んで形成されたゲート導体層と、前記半導体柱内に形成されたソースとして機能する第１の不純物領域と、前記半導体柱内に形成されたドレインとして機能する第２の不純物領域と、を有する１個または複数個のＳＧＴ（Surrounding Gate Transistor）と、
それぞれが前記ＳＧＴのいずれかの前記ゲート導体層、前記第１の不純物領域、又は前記第２の不純物領域に接続され、前記基板平面に水平に延在し、且つ平面視において互いに少なくとも部分的に重なっている、第１の配線導体層及び前記第１の配線導体層の上方に存在する少なくとも１つの第２の配線導体層と、
前記第１の配線導体層に底部が接し、前記第２の配線導体層に側面が接している、管状絶縁膜と、
前記管状絶縁膜の内部に形成され、前記第１の配線導体層に接続されている引き出し導体層と、を備える、
ことを特徴とするＳＧＴを有する柱状半導体装置。
［付記２］
前記第２の配線導体層の最上層に底部が接する別の管状絶縁膜と、
前記別の管状絶縁膜の内部に形成され、前記引き出し導体層の上表面と、前記第２の配線導体層の前記最上層の上表面とに、接続されている別の引き出し導体層と、
をさらに備える、
ことを特徴とする付記１に記載のＳＧＴを有する柱状半導体装置。
［付記３］
平面視において、前記別の引き出し導体層は前記引き出し導体層を囲んでいる、
ことを特徴とする付記２に記載のＳＧＴを有する柱状半導体装置。
［付記４］
平面視において、前記第２の配線導体層のうち少なくとも１つが前記引き出し導体層の全周を囲んでいる、
ことを特徴とする付記２に記載のＳＧＴを有する柱状半導体装置。
［付記５］
平面視において、前記管状絶縁膜は前記第２の配線導体層のうち少なくとも１つに面して外周方向に広がる拡張部を有する、
ことを特徴とする付記１に記載のＳＧＴを有する柱状半導体装置。
［付記６］
基板上に前記基板平面に垂直に形成された半導体柱と、前記半導体柱の外周を囲んで形成されたゲート絶縁層と、前記ゲート絶縁層を囲んで形成されたゲート導体層と、前記半導体柱内に形成された第１の不純物領域と、前記半導体柱内に形成された第２の不純物領域と、を有する１個または複数個の半導体構造体、並びに、
それぞれが前記半導体構造体のいずれかの前記ゲート導体層、前記第１の不純物領域、又は前記第２の不純物領域に接続され、前記基板平面に水平に延在し、且つ平面視において互いに少なくとも部分的に重なった第１の配線導体層及び前記第１の配線導体層の上方に存在する少なくとも１つの第２の配線導体層
を含む積層構造体を提供する積層構造体提供工程と、
前記第１の配線導体層の上表面又は内部まで、前記第２の配線導体層を貫通する又は前記第２の配線導体層に接するコンタクトホールを形成するコンタクトホール形成工程と、
前記第１の配線導体層の露出面を除いて、前記コンタクトホールに面した前記積層構造体の側面に管状絶縁膜を形成する管状絶縁膜形成工程と、
前記コンタクトホール内に、前記第１の配線導体層の前記露出面に接続されている引き出し導体層を形成する引き出し導体層形成工程と、
を備える、
ことを特徴とするＳＧＴを有する柱状半導体装置の製造方法。
［付記７］
前記コンタクトホール形成工程において、前記コンタクトホールの形成の前後のいずれかで、前記第２の配線導体層の最上層の上表面又は内部まで別のコンタクトホールをさらに形成し、
前記管状絶縁膜形成工程において、前記管状絶縁膜は、前記第２の配線導体層の前記最上層の露出面を除いて、前記別のコンタクトホールに面した前記積層構造体の側面に別の管状絶縁膜をさらに形成し、
前記引き出し導体層形成工程において、前記別のコンタクトホール内に、前記第２の配線導体層の前記最上層の前記露出面及び前記管状絶縁膜に接続されている別の引き出し導体層をさらに形成する、
ことを特徴とする付記６に記載のＳＧＴを有する柱状半導体装置の製造方法。
［付記８］
前記コンタクトホール形成工程において、前記コンタクトホールを形成した後に前記別のコンタクトホールを形成し、
前記別のコンタクトホールは、平面視において、前記コンタクトホールの全体または一部を囲んで形成される、
ことを特徴とする付記７に記載のＳＧＴを有する柱状半導体装置の製造方法。
［付記９］
前記コンタクトホール形成工程は、
前記積層構造体上に、孔を有するマスク材料層を形成するマスク材料層形成工程と、
前記マスク材料層をマスクに前記積層構造体を垂直方向にエッチングして、前記第２の配線導体層の前記最上層の上表面又は内部まで続く前記別のコンタクトホールを形成し、その後、前記積層構造体を等方エッチングして、平面視における前記別のコンタクトホールの幅を前記孔より大きくする、上部コンタクトホール形成工程と、
前記マスク材料層をマスクに前記積層構造体を垂直方向にエッチングして、前記第１の配線導体層の上表面又は内部まで、前記第２の配線導体層を貫通する又は前記第２の配線導体層に接する前記コンタクトホールを形成する下部コンタクトホール形成工程と、
前記マスク材料層を除去するマスク材料層除去工程と、を含む
ことを特徴とする付記７に記載のＳＧＴを有する柱状半導体装置の製造方法。
［付記１０］
前記管状絶縁膜形成工程では、前記コンタクトホール内に絶縁材料を充填し、その後、エッチングにより、前記コンタクトホールに面した前記積層構造体の側面に絶縁膜を残しつつ、前記第１の配線導体層の前記露出面まで充填した前記絶縁材料を除去する、
ことを特徴とする付記６に記載のＳＧＴを有する柱状半導体装置の製造方法。
［付記１１］
前記コンタクトホール形成工程後で前記管状絶縁膜形成工程より前に、前記第２の配線導体層のうち少なくとも１つの、前記コンタクトホールに面した側面を、平面視において、前記コンタクトホールより外側にエッチングして、該第２の配線導体層により囲まれた前記コンタクトホールの一部を拡張するコンタクトホール拡張工程をさらに備える、
ことを特徴とする付記６に記載のＳＧＴを有する柱状半導体装置の製造方法。
本出願は、２０１５年４月６日に出願された国際出願第PCT/JP2015/060763号及び２０１５年７月８日に出願された国際出願第PCT/JP2015/069689号に基づく優先権を主張するものである。この元となる特許出願の開示内容は参照により全体として本出願に含まれる。
本発明に係る、ＳＧＴを有る柱状半導体装置の製造方法によれば、高集積度な半導体装置が得られる。
Ｐｃ１、Ｐｃ２ ＰチャネルＳＧＴ
Ｎｃ１、Ｎｃ２、Ｎｃ３、Ｎｃ４、ＳＮ１、ＳＮ２ ＮチャネルＳＧＴ
ＢＬｔ ビット線端子
ＢＬＲｔ 反転ビット線端子
ＷＬｔ ワード線端子
Ｖｓｓ グランド端子
Ｖｄｄ 電源端子
Ｃ１、Ｃ２ 回路領域
Ｇｐ１、Ｇｐ２、Ｇｎ１、Ｇｎ２、Ｇｓ１、Ｇｓ２ ゲート
１ ＳｉＯ２層基板
２、２ａ１、２ａ２、２ａ３、２ｂ１、２ｂ２、２ｂ３、４、４ａ、４ｂ、４ｃ ｉ層
Ｎｓ１、Ｎｓ２、Ｎｄ１、Ｎｄ２、Ｓｄ１、Ｓｄ２、ＮＳ１、ＮＤ、ＳＳ１、ＳＤ１、ＳＤ２、ＳＳ２、８ｂ、８ｃ、８ｂｂ、８ｃｃ、３１ｂ、３１ｃ、３２ｂ、３２ｃ、３３ｂ、３３ｃ、３８ｂ、３８ｃ Ｎ＋層
８ａ、８ａａ、３８ａ、３１ａ、３２ａ、３３ａ Ｐ＋層
Ｏｘ１、Ｏｘ２、Ｏｘ３、３、３ａ、３ｂ、３ｃ、５、５ａ、５ｂ、５ｃ、７ａ、７ｂ、７ｃ、１０、１４、１４ａ、１４ｂ、１４ｃ、１４ｄ、２３ａ、２３ｂ、２３ａａ、２３ｂｂ、２３Ｂ、３７、３９、４１ａ、４１ｂ、４１ｃ、４１ｄ、４１Ａ、４１Ｂ、４１Ｃ、４１Ｄ、４４、４６、４８、５１ａ、６０ａ、６０ｂ、６１ａ、６１ｂ、７７ａ、７７ｂ、８１ａ、８１ｂ、８２ａ、８２ｂ、８２ｃ ＳｉＯ２層
ＳＰ１、ＳＰ２、ＳＰ３、６ａ、６ｂ、６ｃ Ｓｉ柱
１１、１１ａ、１１ｂ、１１ｃ、１１ｄ ＨｆＯ２層
１２、１２ａ、１２ｂ、１８ａ、１８ｂ、１８ｃ、１８ｄ、１８ｅ、６３ａ、６３ｂ、７２ａ、７２ａ、７２ｂ ＴｉＮ層
１５、３５、５２、５３ ＳｉＮ層
１６、２７、５４、７５ａ、７５ｂ レジスト層
２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ ＴｉＯ層
２１ａ、２１ｂ Ｎｉ層
２２ａ、２２ｂ Ｐ型ポリＳｉ層
２６ａ、２６ｂ Ｎ＋型ポリＳｉ層
２５ａ、２５ｂ、２５ｃ 空間
２８ａ、２８ｂ、２８ａａ、２８ｂｂ、２８Ｂ、３０ａ、３０ｂ、３０ｃ、３２ａ、３２ｂ、３２ｃ、３６ａ、３６ｂ、３６Ａ、６４ａ、６４ｂ、８０ａ、８０ｂ ＮｉＳｉ層
７０ａ、７１ａ、７１ｂ、７１ｃ ＣｏＳｉ層
４０ａ、４０ｂ、４０ｃ、４０ｄ、４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ、４５ａ、４５ｂ、４５ｃ、４５ｄ、４７、４９ａ、４９ｂ、５６ａ、５６ｂ、５８ａ、５８ｂ、５９ａ、５９ｂ、７３ａ、７３ｂ、８３ａ、８３ｂ コンタクトホール
４２ａ、４２ｂ、４２Ａ、４２Ｂ 配線金属層
ＶＤＤ 電源配線金属層
ＶＳＳ グランド配線金属層
ＷＬ ワード線配線金属層
ＢＬ ビット線配線金属層
ＢＬＲ 反転ビット線配線金属層

Claims (13)

  1. 基板上に前記基板平面に垂直に形成された半導体柱と、前記半導体柱の外周を囲んで形成されたゲート絶縁層と、前記ゲート絶縁層を囲んで形成されたゲート導体層と、前記半導体柱内に形成されたソースとして機能する第１の不純物領域と、前記半導体柱内に形成されたドレインとして機能する第２の不純物領域と、を有する１個または複数個のＳＧＴ（Surrounding Gate Transistor）と、
    それぞれが前記ＳＧＴのいずれかの前記ゲート導体層、前記第１の不純物領域、又は前記第２の不純物領域に接続され、前記基板平面に水平に延在し、且つ平面視において互いに少なくとも部分的に重なっている、第１の配線導体層及び前記第１の配線導体層の上方に存在する少なくとも１つの第２の配線導体層と、
    前記第１の配線導体層と前記第２の配線導体層との間に存在する層間絶縁層と、
    前記第１の配線導体層に底部が接し、前記第２の配線導体層及び前記層間絶縁層に側面が接している、管状絶縁膜と、
    前記管状絶縁膜の内部を充填して形成され、前記第１の配線導体層に接続されている引き出し導体層と、を備える、
    ことを特徴とするＳＧＴを有する柱状半導体装置。
  2. 前記ＳＧＴのいずれかの前記ゲート導体層、前記第１の不純物領域、又は前記第２の不純物領域に接続され、前記基板平面に水平に延在し、且つ、前記第１の配線導体層及び前記第２の配線導体層と平面視において互いに少なくとも部分的に重なっており、前記第２の配線導体層の上方に存在する第３の配線導体層と、
    前記第３の配線導体層の最上層に底部が接する別の管状絶縁膜と、
    前記別の管状絶縁膜の内部に形成され、前記引き出し導体層の上表面と、前記第３の配線導体層の前記最上層の上表面とに、接続されている別の引き出し導体層と、
    をさらに備える、
    ことを特徴とする請求項１に記載のＳＧＴを有する柱状半導体装置。
  3. 基板上に前記基板平面に垂直に形成された半導体柱と、前記半導体柱の外周を囲んで形成されたゲート絶縁層と、前記ゲート絶縁層を囲んで形成されたゲート導体層と、前記半導体柱内に形成されたソースとして機能する第１の不純物領域と、前記半導体柱内に形成されたドレインとして機能する第２の不純物領域と、を有する１個または複数個のＳＧＴ（Surrounding Gate Transistor）と、
    それぞれが前記ＳＧＴのいずれかの前記ゲート導体層、前記第１の不純物領域、又は前記第２の不純物領域に接続され、前記基板平面に水平に延在し、且つ平面視において互いに少なくとも部分的に重なっている、第１の配線導体層及び前記第１の配線導体層の上方に存在する少なくとも１つの第２の配線導体層と、
    前記第１の配線導体層と前記第２の配線導体層との間に存在する層間絶縁層と、
    前記第１の配線導体層に底部が接し、前記第２の配線導体層及び前記層間絶縁層に側面が接している、管状絶縁膜と、
    前記管状絶縁膜の内部に形成され、前記第１の配線導体層に接続されている引き出し導体層と、
    前記ＳＧＴのいずれかの前記ゲート導体層、前記第１の不純物領域、又は前記第２の不純物領域に接続され、前記基板平面に水平に延在し、且つ、前記第１の配線導体層及び前記第２の配線導体層と平面視において互いに少なくとも部分的に重なっており、前記第２の配線導体層の上方に存在する第３の配線導体層と、
    前記第３の配線導体層の最上層に底部が接する別の管状絶縁膜と、
    前記別の管状絶縁膜の内部に形成され、前記引き出し導体層の上表面と、前記第３の配線導体層の前記最上層の上表面とに、接続されている別の引き出し導体層と、を備える、
    ことを特徴とするＳＧＴを有する柱状半導体装置。
  4. 平面視において、前記別の引き出し導体層は前記引き出し導体層を囲んでいる、
    ことを特徴とする請求項２又は３に記載のＳＧＴを有する柱状半導体装置。
  5. 平面視において、前記第２の配線導体層のうち少なくとも１つが前記引き出し導体層の全周を囲んでいる、
    ことを特徴とする請求項２又は３に記載のＳＧＴを有する柱状半導体装置。
  6. 平面視において、前記管状絶縁膜は前記第２の配線導体層のうち少なくとも１つの側面に接するよう外周方向に広がる拡張部を有する、
    ことを特徴とする請求項１に記載のＳＧＴを有する柱状半導体装置。
  7. 基板上に前記基板平面に垂直に形成された半導体柱と、前記半導体柱の外周を囲んで形成されたゲート絶縁層と、前記ゲート絶縁層を囲んで形成されたゲート導体層と、前記半導体柱内に形成された第１の不純物領域と、前記半導体柱内に形成された第２の不純物領域と、を有する１個または複数個の半導体構造体、
    それぞれが前記半導体構造体のいずれかの前記ゲート導体層、前記第１の不純物領域、又は前記第２の不純物領域に接続され、前記基板平面に水平に延在し、且つ平面視において互いに少なくとも部分的に重なった第１の配線導体層及び前記第１の配線導体層の上方に存在する少なくとも１つの第２の配線導体層、並びに、
    前記第１の配線導体層と前記第２の配線導体層との間に存在する層間絶縁層
    を含む積層構造体を提供する積層構造体提供工程と、
    前記第１の配線導体層の上表面又は内部まで、前記第２の配線導体層を貫通する又は前記第２の配線導体層に接し、且つ、前記層間絶縁層を貫通する又は前記層間絶縁層に接するコンタクトホールを形成するコンタクトホール形成工程と、
    前記第１の配線導体層の露出面を除いて、前記コンタクトホールに面した前記積層構造体の側面に管状絶縁膜を形成する管状絶縁膜形成工程と、
    前記コンタクトホール内に、前記第１の配線導体層の前記露出面に接続され、且つ、前記コンタクトホール内を充填している引き出し導体層を形成する引き出し導体層形成工程と、
    を備える、
    ことを特徴とするＳＧＴを有する柱状半導体装置の製造方法。
  8. 前記積層構造体提供工程において、ＳＧＴのいずれかの前記ゲート導体層、前記第１の不純物領域、又は前記第２の不純物領域に接続され、前記基板平面に水平に延在し、且つ、前記第１の配線導体層及び前記第２の配線導体層と平面視において互いに少なくとも部分的に重なっており、前記第２の配線導体層の上方に存在する第３の配線導体層をさらに形成し、
    前記コンタクトホール形成工程において、前記コンタクトホールの形成の前後のいずれかで、前記第３の配線導体層の最上層の上表面又は内部まで別のコンタクトホールをさらに形成し、
    前記管状絶縁膜形成工程において、前記管状絶縁膜は、前記第３の配線導体層の前記最上層の露出面を除いて、前記別のコンタクトホールに面した前記積層構造体の側面に別の管状絶縁膜をさらに形成し、
    前記引き出し導体層形成工程において、前記別のコンタクトホール内に、前記第３の配線導体層の前記最上層の前記露出面及び前記管状絶縁膜に接続されている別の引き出し導体層をさらに形成する、
    ことを特徴とする請求項７に記載のＳＧＴを有する柱状半導体装置の製造方法。
  9. 基板上に前記基板平面に垂直に形成された半導体柱と、前記半導体柱の外周を囲んで形成されたゲート絶縁層と、前記ゲート絶縁層を囲んで形成されたゲート導体層と、前記半導体柱内に形成された第１の不純物領域と、前記半導体柱内に形成された第２の不純物領域と、を有する１個または複数個の半導体構造体、
    それぞれが前記半導体構造体のいずれかの前記ゲート導体層、前記第１の不純物領域、又は前記第２の不純物領域に接続され、前記基板平面に水平に延在し、且つ平面視において互いに少なくとも部分的に重なった第１の配線導体層及び前記第１の配線導体層の上方に存在する少なくとも１つの第２の配線導体層、並びに、
    前記第１の配線導体層と前記第２の配線導体層との間に存在する層間絶縁層
    を含む積層構造体を提供する積層構造体提供工程と、
    前記第１の配線導体層の上表面又は内部まで、前記第２の配線導体層を貫通する又は前記第２の配線導体層に接し、且つ、前記層間絶縁層を貫通する又は前記層間絶縁層に接するコンタクトホールを形成するコンタクトホール形成工程と、
    前記第１の配線導体層の露出面を除いて、前記コンタクトホールに面した前記積層構造体の側面に管状絶縁膜を形成する管状絶縁膜形成工程と、
    前記コンタクトホール内に、前記第１の配線導体層の前記露出面に接続されている引き出し導体層を形成する引き出し導体層形成工程と、
    を備え、
    前記積層構造体提供工程において、ＳＧＴのいずれかの前記ゲート導体層、前記第１の不純物領域、又は前記第２の不純物領域に接続され、前記基板平面に水平に延在し、且つ、前記第１の配線導体層及び前記第２の配線導体層と平面視において互いに少なくとも部分的に重なっており、前記第２の配線導体層の上方に存在する第３の配線導体層をさらに形成し、
    前記コンタクトホール形成工程において、前記コンタクトホールの形成の前後のいずれかで、前記第３の配線導体層の最上層の上表面又は内部まで別のコンタクトホールをさらに形成し、
    前記管状絶縁膜形成工程において、前記管状絶縁膜は、前記第３の配線導体層の前記最上層の露出面を除いて、前記別のコンタクトホールに面した前記積層構造体の側面に別の管状絶縁膜をさらに形成し、
    前記引き出し導体層形成工程において、前記別のコンタクトホール内に、前記第３の配線導体層の前記最上層の前記露出面及び前記管状絶縁膜に接続されている別の引き出し導体層をさらに形成する、
    ことを特徴とするＳＧＴを有する柱状半導体装置の製造方法。
  10. 前記コンタクトホール形成工程において、前記コンタクトホールを形成した後に前記別のコンタクトホールを形成し、
    前記別のコンタクトホールは、平面視において、前記コンタクトホールの全体または一部を囲んで形成される、
    ことを特徴とする請求項８又は９に記載のＳＧＴを有する柱状半導体装置の製造方法。
  11. 前記コンタクトホール形成工程は、
    前記積層構造体上に、孔を有するマスク材料層を形成するマスク材料層形成工程と、
    前記マスク材料層をマスクに前記積層構造体を垂直方向にエッチングして、前記第３の配線導体層の前記最上層の上表面又は内部まで続く前記別のコンタクトホールを形成し、その後、前記積層構造体を等方エッチングして、平面視における前記別のコンタクトホールの幅を前記孔より大きくする、上部コンタクトホール形成工程と、
    前記マスク材料層をマスクに前記積層構造体を垂直方向にエッチングして、前記第１の配線導体層の上表面又は内部まで、前記第２の配線導体層を貫通する又は前記第２の配線導体層に接する前記コンタクトホールを形成する下部コンタクトホール形成工程と、
    前記マスク材料層を除去するマスク材料層除去工程と、を含む、
    ことを特徴とする請求項８又は９に記載のＳＧＴを有する柱状半導体装置の製造方法。
  12. 前記管状絶縁膜形成工程では、前記コンタクトホール内に絶縁材料を充填し、その後、エッチングにより、前記コンタクトホールに面した前記積層構造体の側面に絶縁膜を残しつつ、前記第１の配線導体層の前記露出面まで充填した前記絶縁材料を除去する、
    ことを特徴とする請求項７に記載のＳＧＴを有する柱状半導体装置の製造方法。
  13. 前記コンタクトホール形成工程後で前記管状絶縁膜形成工程より前に、前記第２の配線導体層のうち少なくとも１つの、前記コンタクトホールに面した側面を、平面視において、前記コンタクトホールより外側にエッチングして、該第２の配線導体層により囲まれた前記コンタクトホールの一部を拡張するコンタクトホール拡張工程をさらに備える、
    ことを特徴とする請求項７に記載のＳＧＴを有する柱状半導体装置の製造方法。
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