JP7369471B2 - 柱状半導体装置と、その製造方法 - Google Patents
柱状半導体装置と、その製造方法 Download PDFInfo
- Publication number
- JP7369471B2 JP7369471B2 JP2021530457A JP2021530457A JP7369471B2 JP 7369471 B2 JP7369471 B2 JP 7369471B2 JP 2021530457 A JP2021530457 A JP 2021530457A JP 2021530457 A JP2021530457 A JP 2021530457A JP 7369471 B2 JP7369471 B2 JP 7369471B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- impurity
- semiconductor pillar
- layers
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 169
- 238000004519 manufacturing process Methods 0.000 title claims description 62
- 239000010410 layer Substances 0.000 claims description 824
- 239000000463 material Substances 0.000 claims description 144
- 239000012535 impurity Substances 0.000 claims description 121
- 239000004020 conductor Substances 0.000 claims description 88
- 229910052751 metal Inorganic materials 0.000 claims description 51
- 239000002184 metal Substances 0.000 claims description 51
- 238000000034 method Methods 0.000 claims description 50
- 239000011229 interlayer Substances 0.000 claims description 32
- 239000000758 substrate Substances 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 22
- 239000013078 crystal Substances 0.000 claims description 20
- 239000002356 single layer Substances 0.000 claims description 17
- 239000000370 acceptor Substances 0.000 claims description 16
- 239000000386 donor Substances 0.000 claims description 15
- 229910045601 alloy Inorganic materials 0.000 claims description 12
- 239000000956 alloy Substances 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 230000008569 process Effects 0.000 claims description 7
- 230000003068 static effect Effects 0.000 claims description 5
- 239000012212 insulator Substances 0.000 claims description 2
- 239000010409 thin film Substances 0.000 claims description 2
- 230000000873 masking effect Effects 0.000 claims 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 58
- 238000010586 diagram Methods 0.000 description 43
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 31
- 238000001020 plasma etching Methods 0.000 description 19
- 238000001459 lithography Methods 0.000 description 15
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 12
- 230000010354 integration Effects 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000005498 polishing Methods 0.000 description 4
- 238000002109 crystal growth method Methods 0.000 description 3
- 229910010272 inorganic material Inorganic materials 0.000 description 3
- 239000011147 inorganic material Substances 0.000 description 3
- 239000011368 organic material Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052793 cadmium Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
基板上に垂直方向に立った半導体柱と、前記半導体柱を囲んだゲート絶縁層と、前記ゲート絶縁層を囲んだゲート導体層と、垂直方向において、前記ゲート絶縁層上端に下端が位置する、前記半導体柱と接続した第1の不純物領域と、前記ゲート絶縁層下端に上端が位置する、前記半導体柱と接続した第2の不純物領域と、を有する複数のSGT(Surrounding Gate Transistor)を、負荷用SGTと、駆動用SGTと、選択用SGTと、に用いたSRAM(Static Random Access Memory)セル回路の形成工程において、
平面視において、前記SGTを形成する、第1の半導体柱と、前記第1の半導体柱に隣接した前記SGTを形成する第2の半導体柱とを前記半導体柱として形成する工程と、
前記第1の半導体柱の頂部に接続した第1の不純物層と、前記第2の半導体柱の頂部に接続した第2の不純物層とを、それぞれ前記第1の不純物領域として形成する工程と、
前記第1の不純物層と、前記第2の不純物層と、を覆って第1の層間絶縁層を形成する工程と、
前記第1の層間絶縁層に、平面視において、前記第1の不純物層と、前記第2の不純物層とに、繋がった第1の帯状コンタクトホールを形成する工程と、
前記第1の帯状コンタクトホールを介して、前記第1の不純物層と、前記第2の不純物層と、に接続した配線導体層を形成する工程と、を有し、
垂直方向において、前記第1の不純物層と、前記第2の不純物層と、の上面と、前記第1の帯状コンタクトホールの上面との間にある領域で、かつ、平面視において、前記第1の帯状コンタクトホールと重なる領域において、前記配線導体層とは別の他の配線導体層が存在しなく、
平面視において、前記第1の半導体柱と、前記第2の半導体柱と、の別の他の半導体柱が、前記第1の帯状コンタクトホールが形成された領域には存在しない、
ことを特徴とする。
前記配線導体層が、金属、合金、ドナーまたはアクセプタ不純物原子を多く含んだ半導体層の単層または複数層より形成される、
ことが望ましい。
前記第1の不純物層と、前記第2の不純物層との上面に、金属または合金による第1の導体層を形成する工程を有し、
平面視において、前記第1の帯状コンタクトホールが、前記第1の導体層の一部領域と、重なって存在する、
ことが望ましい。
前記ゲート導体層上面より上にあって、前記第1の半導体柱と、前記第2の半導体柱と、の頂部外周部に、第2の層間絶縁層を形成する工程と、
前記第2の層間絶縁層上にあって、且つ前記第1の半導体柱の頂部側面を囲んだ第1の材料層と、前記第2の半導体柱の頂部側面を囲んだ第2の材料層と、を形成する工程と、
前記第1の材料層と、前記第2の材料層と、の側面に接した外周部に、第3の層間絶縁層を形成する工程と、
前記第1の材料層と、前記第2の材料層と、を除去して、前記第1の半導体柱の頂部を囲んだ第1の凹部と、前記第2の半導体柱の頂部を囲んだ第2の凹部と、を形成する工程と、
前記第1の半導体柱の頂部を囲み、且つ前記第1の凹部内に、前記第1の不純物層を形成する工程と、同時に、前記第2の半導体柱の頂部を囲み、且つ前記第2の凹部内に前記第2の不純物層を形成する工程と、
前記第1の不純物層上にあり、且つ前記第1の凹部内に、第2の導体層を形成する工程と、同時に、前記第2の不純物層上にあり、且つ前記第2の凹部内に、第3の導体層を、形成する工程と、
前記第3の層間絶縁層と、前記第2の導体層と、前記第3の導体層と、の上に第4の層間絶縁層を形成する工程と、
平面視において、前記第2の導体層と、前記第3の導体層との両方、に少なくとも一部が重なっており、前記第4の層間絶縁層に、底部が接した前記第1の帯状コンタクトホールを形成する工程と、を有する、
ことが望ましい。
前記第1の不純物層と、前記第2の不純物層と、をエピタキシャル結晶成長により形成する、ことが望ましい。
基板上に垂直方向に立った半導体柱と、前記半導体柱を囲んだゲート絶縁層と、前記ゲート絶縁層を囲んだゲート導体層と、垂直方向において、前記ゲート絶縁層上端に下端が位置する、前記半導体柱と接続した第1の不純物領域と、前記ゲート絶縁層下端に上端が位置する、前記半導体柱と接続した第2の不純物領域と、を有する複数のSGT(Surrounding Gate Transistor)を用いた回路の形成工程において、
平面視において、前記SGTを形成する、第1の半導体柱と、前記第1の半導体柱に隣接した前記SGTを形成する第2の半導体柱とを前記半導体柱として形成する工程と、
前記ゲート導体層上面より上にあって、前記第1の半導体柱と、前記第2の半導体柱と、の頂部外周部に、第1の層間絶縁層を形成する工程と、
前記第1の層間絶縁層上にあって、且つ前記第1の半導体柱の頂部側面を囲んだ第1の材料層と、前記第2の半導体柱の頂部側面を囲んだ第2の材料層と、を形成する工程と、
前記第1の材料層と、前記第2の材料層と、の側面に接した外周部に、第2の層間絶縁層を形成する工程と、
平面視において、前記第1の半導体柱と、前記第2の半導体柱と、前記第1の材料層と、前記第2の材料層と、に少なくとも一部が重なり、且つ繋がった第1の帯状凹部を、前記第1の材料層、前記第2の材料層、前記第2の層間絶縁層に、形成する工程と、
前記第1の材料層と、前記第2の材料層と、を除去して、平面視において、前記第1の帯状凹部を包含した第2の帯状凹部を形成する工程と、
前記第2の帯状凹部内に第1の不純物層を形成する工程と、
前記第1の不純物層に接続した、第1の配線導体層を形成する工程と、を有し、
前記第1の不純物層は、前記第1の不純物領域と、前記第2の不純物領域と、が一体として繋がっている、
ことを特徴とする。
前記第1の半導体柱と、前記第2の半導体柱と、に形成した前記SGTは、SRAM回路における負荷用SGTである、
ことが望ましい。
前記第1の配線導体層が、金属、合金、ドナーまたはアクセプタ不純物原子を多く含んだ半導体層の単層または複数層より形成される、
ことが望ましい。
前記第2の帯状凹部内の上面に単結晶半導体薄膜層を形成する工程と、
続けて、前記第2の帯状凹部に前記第1不純物層を形成する工程と、を有する、
ことが望ましい。
前記第1の配線導体層が、前記第1の不純物層の上にあり、且つ前記第2の帯状凹部内に形成されている、
ことが望ましい。
前記第1の配線導体層上に、第3の層間絶縁層を形成する工程と、
前記第3の層間絶縁層に、平面視において、前記第1の配線導体層より、小さい面積を有する第1のコンタクトホール形成する工程と、
前記第1のコンタクトホールを介して、前記第1の配線導体層に繋がる第2の配線導体層を形成する工程と、を有する、
ことが望ましい。
基板上に垂直方向に立った半導体柱と、前記半導体柱を囲んだゲート絶縁層と、前記ゲート絶縁層を囲んだゲート導体層と、垂直方向において、前記ゲート絶縁層上端に下端が位置する、前記半導体柱と接続した第1の不純物領域と、前記ゲート絶縁層下端に上端が位置する、前記半導体柱と接続した第2の不純物領域と、を有する複数のSGT(Surrounding Gate Transistor)を、負荷用SGTと、駆動用SGTと、選択用SGTと、に用いたSRAM(Static Random Access Memory)セル回路において、
平面視において、前記半導体柱として前記負荷用SGTを構成する、第1の半導体柱と、前記半導体柱として前記負荷用SGTを構成する前記第1の半導体柱に隣接した第2の半導体柱と、
前記第1の不純物領域として前記第1の半導体柱の頂部に接続した第1の不純物層と、
前記第1の不純物領域として前記第2の半導体柱の頂部に接続した第2の不純物層と、
前記第1の不純物層と、前記第2の不純物層と、を覆った第1の層間絶縁層と、
前記第1の層間絶縁層にあって、平面視において、第1の不純物層と、前記第2の不純物層とに、少なくとも一部が重なり、且つ繋がった第1の帯状コンタクトホールと、
前記第1の帯状コンタクトホールを介して、前記第1の不純物層と、前記第2の不純物層と、に接続した第1の配線導体層と、を有し、
垂直方向において、前記第1の不純物層と、前記第2の不純物層と、の上面と、前記第1の帯状コンタクトホールの上面との間にある領域で、かつ、平面視において、前記第1の帯状コンタクトホールと重なる領域において、前記第1の配線導体層とは別の他の配線導体層が存在しなく、
平面視において、前記第1の半導体柱と、前記第2の半導体柱と、の別の他の半導体柱が、前記第1の帯状コンタクトホールが形成された領域には存在しない、
ことを特徴とする。
前記ゲート導体層上面より上にあって、前記第1の半導体柱と、前記第2の半導体柱と、の頂部外周部にあり、その上面位置が前記第1の半導体柱と、前記第2の半導体柱の上面位置より下にある第2の層間絶縁層と、
前記第1の半導体柱頂部の側面と上面を、同心円状に囲った第3の不純物層と、前記第2の半導体柱頂部の側面と上面を、同心円状に囲った第4の不純物層と、
前記第3の不純物層上にあり、且つ前記第3の不純物層と同じ形状の第1の導体層と、前記第4の不純物層上にあり、且つ前記第4の不純物層と同じ形状の第2の導体層と有し、
前記第1の帯状コンタクトホールは、平面視において、前記第1の導体層と、前記第2の導体層と、に少なくとも一部が重なっている、
ことが望ましい。
前記第1の不純物層と前記第2の不純物層とが、前記第3の不純物層と、前記第4の不純物層を含み、且つ一体として繋がって前記第1の帯状コンタクトホール内にあり、
前記第1の不純物層と前記第2の不純物層と、の上にあり、且つ前記第1の帯状コンタクトホール内に、前記第1の配線導体層を、有する、
ことが望ましい。
前記第1の配線導体層上の第3の層間絶縁層と、
前記第3の層間絶縁層にある、平面視において、前記第1の配線導体層より、小さい面積を有する第2の帯状コンタクトホールと、
前記第2の帯状コンタクトホールを介して、前記第1の配線導体層に繋がった第2の配線導体層と、を有する、
ことが望ましい。
以下、図1A~図1Tを参照しながら、本発明の第1実施形態に係る、SGTを有するSRAMセル回路の製造方法について説明する。(a)は平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY-Y’線に沿う断面構造図を示す。
(条件1)
平面視において、帯状コンタクトホールC3の領域内には負荷SGT以外のSi(本実施形態では6a、6c、6d、6fが対応する)はない。
(条件2)
帯状コンタクトホールC3が形成される帯状領域全体において、帯状コンタクトホールC3の上面から、底部までの全体に導体層である電源配線金属層Vddが形成される。このため、平面視において、帯状コンタクトホールC3と交差する配線金属層(本実施形態ではワード配線金属層WLが対応する)は、電源配線金属層Vddとの電気的短絡を防ぐため、垂直方向において、帯状コンタクトホールC3より上部に形成されなければいけない。
(条件3)
平面視において、帯状コンタクトホールC3はY方向において隣接した他のSRAMセルに繋がって形成されてもよく、また分離されて形成されてもよい。しかし、平面視において、負荷SGTを形成するSi柱(本実施形態ではSi柱6b、6cが対応する)間はX方向、Y方向の両方において繋がっていなければいけない。
(条件4)
帯状コンタクトホールC3は、Si柱の頂部に接続したSGTのソース、またはドレインとなる不純物領域(本実施形態ではP+層32b、32eが対応する)と、金属、合金などの配線導電層と、の接続のために形成される。
(特徴1)
従来、負荷SGTが形成される、Si柱6b、6e上のそれぞれに独立したコンタクトホールが形成される。この2つのコンタクトホールの距離は、他の駆動SGT、選択SGTのコンタクトでの距離と比べて一番近い。この場合、SRAMセルの高集積化が進むと、この2つの独立したコンタクトホールを、1回のリソグラフィ法と、RIEエッチング法と、で形成することが難しくなる。このため、例えば、リソグラフィ法と、RIEエッチング法との工程を2回に分けて行う必要性が生じる。この場合、工程数の増加に伴うコスト増加の問題に加えて、2回のリソグラフィ工程間のマスク合わせマージンを組み込むための集積度の低下が問題になる。また、独立した、微細な隣接した2つのコンタクトホールを精度よく形成するための製造上の困難性が問題になる。これに対して、本実施形態では、平面視において、負荷SGTが形成される2つのSi柱6b、6e上のP+層32b、32e、W層33b、33eと、重なって帯状コンタクトホールC3が形成される。これにより、電源配線金属層Vddと、P+層32b、32eと、が帯状コンタクトホールC3を介して接続される。このように、本実施形態では、Si柱6b、6e上に独立したコンタクトホールが形成されない。これにより、1回のリソグラフィ法と、RIEエッチング法と、によりコンタクトホールが形成されることによるコスト低減と、マスク合わせマージン問題がないことによる集積度の低下と、を防ぐことができる。そして、帯状コンタクトホールC3は、従来の2つの独立のコンタクトホールを形成する方法と比べて、広く形成できるので、パターン精度がよくできる利点がある。これにより、本実施形態により低コストで、高集積度、高精度のSGTを用いたSRAMセルが形成される。
(特徴2)
帯状コンタクトホールC3に隣接して、コンタクトホールC4、C5が形成される。Si柱6b、6cとSi柱6d、6eが高密度に形成されると、帯状コンタクトホールC3と、コンタクトホールC4,C5の間隔が短くなり、電源配線金属層Vddと、グランド配線金属層Vss1,Vss2間の電気的短絡が発生し易くなる。これに対して、本実施形態では、自己整合で形成したSiO2層28b、28c、28d、28eを除去して形成した凹部30B,30E内に、P+層32b、32dと、このP+層32b、32dを覆って抵抗の低いW層33b、33dが形成されている。これにより、平面視において、帯状コンタクトホールC3は、W層33b、33dの一部に重なって形成されればよい。これにより、SRAMセルの集積度を落とすことなく、帯状コンタクトホールC3と、コンタクトホールC4,C5を形成することができる。
以下、図2A~図2Gを参照しながら、本発明の第2実施形態に係る、SGTを有するSRAMセル回路の製造方法について説明する。(a)は平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY-Y’線に沿う断面構造図を示す。
(特徴1)
第1実施形態では、P+層32b、32eは、選択エピタキシャル結晶成長法により、Si柱6b、6eの頂部外周部の凹部30B、30Eの中に形成された。Si柱6b、6eの頂部と接するP+層32b、32eは良い結晶性をもつことが求められる。この結晶性が良くないと、P+層32b、32eによるダイオードの抵抗が大きくなる、またはリーク電流が大きくなる、または接合耐圧が低下するなどの問題を生じる。この結晶性を良くするには、結晶成長させる凹部30B、30Eの平面視における面積を広くすることが求められる。しかし、SRAMセルの高密度化により、凹部30B、30Eの面積が小さくなるので、良い結晶性を有するP+層32b、32eを形成することが難しくなる。これに対して、本実施形態では、エピタキシャル結晶成長させる凹部43Aの面積が、第1実施形態の凹部30B、30Eより大きいため、結晶性の良いP+層46を形成することができる。これにより、ダイオード抵抗、リーク電流の低減と、高耐圧化が図れる。
(特徴2)
本実施形態では、P+層46b、N+層46a、46c、46d、46eが、Si柱6a~6fの頂部に対して、自己整合で同心円状に囲んだ不純物領域を含んでいる。これにより、隣接するSi柱6b、6cと、同じく隣接するSi柱6d、6eとの2つのSi柱間距離を短くできる。これによりSRAMセルの高密度化が図れる。同じく、P+層46b、N+層46a、46c、46d、46e上にあるW層50a~50eは、自己整合により形成された凹部43A~43E内に形成されている。これにより、W層50b上と電源配線金属層VDDを接続するためのコンタクトホールC10を、隣接するSi柱6a、6c、6d、6f上のW層50a、50c、50d、50eより離すことができる。これにより、SRAMセルの高密度化が図れる。
以下、図3A~図3Cを参照しながら、本発明の第3実施形態に係る、SGTを有するSRAMセル回路の製造方法について説明する。(a)は平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY-Y’線に沿う断面構造図を示す。
第1実施形態ではSi柱6bと、6eとが、X方向において、ずれて形成されている。これに対して、本実施形態では、Si柱6C、6Eの中心は、Y方向に延びた1つの線上にある。
本実施形態でのSi柱6A~6FのSRAMセル内での配置が、第1実施形態でのSi柱6a~6fとの配置と異なるが、本実施形態は第1実施形態と同じ特徴を有する。本実施形態では、平面視において、負荷SGTが形成される2つのSi柱6B、6E上のP+層47b、47eと、重なって帯状コンタクトホールCcが形成される。これにより、電源配線金属層Vddと、P+層47b、47eと、が帯状コンタクトホールCcを介して接続される。このように、本実施形態では、Si柱6B、6E上に独立したコンタクトホールが形成されない。これにより、1回のリソグラフィ法と、RIEエッチング法と、によりコンタクトホールが形成されることによるコスト低減と、マスク合わせマージン問題がないことによる集積度の低下と、を防ぐことができる。そして、帯状コンタクトホールCcは、従来の2つの独立のコンタクトホールを形成する方法と比べて、広く形成できるので、パターン精度がよくできる利点がある。これにより、本実施形態により底コストで、高集積度、高精度のSGTを用いたSRAMセルが形成される。
以下、図4を参照しながら、本発明の第4実施形態に係る、SGTを有するSRAMセル回路の製造方法について説明する。(a)は平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY-Y’線に沿う断面構造図を示す。
2、2a、2b、2A、2B N層
3、3aa、3ab、3ba、3bb、3Aa,3Ab、3Ba、3Bb、32a、32c、32d、32f、32A、32C、32D、32F、46a、46c、46d、46e、47a、47c、47d、47e N+層
4a、4b、4aa、4bb、4Aa、4Ba,32b、32e、32B、32E、40b、46、46b、47b、47e P+層
6 i層
7、10、7a、7b、7c、7d、7e、7f、49a、49b、49c、49d、49e マスク材料層
9a、9b、10a、10b、12aa、12ab、12bb、17a、17b 帯状マスク材料層
19a、19b、19c、19d、19e、19f、19g、19h 矩形状のマスク材料層
8 SiGe層
8a、8b 帯状SiGe層
13a、13b、13c、16、27、27a、29、35a、35b、41 SiN層
13aa、13ab、13ba、13bb 帯状SiN層
8a、8b 帯状SiGe層
6a、6b、6c、6d、6e、6f、6A,6B,6C,6D,6E,6F Si柱
15、22、22a、25、25a、28a、28b、28c、28d、28e、28f、31a、31b、31c、31d、31e、31f、37、38、39、40、49、50、51、52 SiO2層
20a、20b、20c、20d、20e、20f、20g、20h SiN柱
30a、30b、30c、30d、30e、30f、30A、30B、30C、30D,30E、30F、43、43A 凹部
23、23a HfO2層
24a、24b、24c、24d、24A、24B、24C、24D TiN層
33a、33b、33c、33d、33e、33f、34a、34b、50a、50b、50c、50d、50e W層
21a、21b、55a、55b Si柱台
42 レジスト層
45 Si層
C1、C2、C3、C4、C5、C6、C7、C8、C9、C10、Ca、Cb,Cc,Cd,Ce、Cf,Cg,Ch コンタクトホール
WL ワード配線金属層
BL ビット出力配線金属層
RBL 反転ビット出力配線金属層
Vss1,Vss2 グランド配線金属層
Vdd、VDD 電源配線金属層
XC1、XC2 接続配線金属層
Claims (8)
- 基板上に垂直方向に立った複数の半導体柱と、前記半導体柱を囲んだゲート絶縁層と、前記ゲート絶縁層を囲んだゲート導体層と、を有するSGT(Surrounding Gate Transistor)よりなるSRAM(Static Random Access Memory)セル回路の形成工程において、
前記SGTを形成する、その頂部に第1のマスク材料層を有する第1の半導体柱と、前記第1の半導体柱に隣接し、その頂部に第2のマスク材料層を有する第2の半導体柱と、を前記半導体柱として形成する工程と、
前記ゲート導体層上面より上にあって、前記第1の半導体柱と、前記第2の半導体柱と、の頂部外周部に、第1の層間絶縁層を形成する工程と、
前記第1の層間絶縁層上にあって、且つ前記第1の半導体柱の頂部と前記第1のマスク材料層と、の側面を囲んだ第1の材料層と、前記第2の半導体柱の頂部と、前記第2のマスク材料層と、の側面を囲んだ第2の材料層と、を形成する工程と、
前記第1の材料層と、前記第2の材料層と、の側面に接した外周部に、第2の層間絶縁層を形成する工程と、
前記第1のマスク材料層と、前記第2のマスク材料層と、前記第1の材料層と、前記第2の材料層と、を除去して、前記第1の半導体柱の頂部を囲んだ第1の凹部と、前記第2の半導体柱の頂部を囲んだ第2の凹部を形成する工程と、
前記第1の半導体柱の頂部を囲み、且つ前記第1の凹部内に、第1の不純物層を形成する工程と、前記第2の半導体柱の頂部を囲み、且つ前記第2の凹部内に第2の不純物層を形成する工程と、
前記第1の不純物層上にあり、且つ前記第1の凹部内に、第1の導体層を形成する工程と、前記第2の不純物層上にあり、且つ前記第2の凹部内に、第2の導体層を、形成する工程と、
前記第1の導体層と、前記第2の導体層と、前記第2の層間絶縁層と、の上に第3の層間絶縁層を形成する工程と、
前記第3の層間絶縁層に、前記第1の導体層と、前記第2の導体層と、の一部領域と重なって接した第1の帯状コンタクトホールを形成する工程と、
前記第1の帯状コンタクトホールを埋めて、前記第1の導体層と、前記第2の導体層と、に接続した第1の配線導体層を形成する工程と、を有し、
平面視において、前記第1の帯状コンタクトホールと重なる領域に、前記第1の半導体柱と、前記第2の半導体柱と、は別の前記半導体柱がなく、前記第1の不純物層と、前記第2の不純物層は、SRAMセル回路における負荷用SGTの不純物層である、
ことを特徴とした柱状半導体装置の製造方法。 - 前記第1の導体層と、前記第2の導体層とが、金属、合金、ドナーまたはアクセプタ不純物原子を多く含んだ半導体層の単層または複数層より形成される、
ことを特徴とした請求項1に記載の柱状半導体装置の製造方法。 - 前記第1の不純物層と、前記第2の不純物層と、をエピタキシャル結晶成長により形成する、
ことを特徴とした請求項1に記載の柱状半導体装置の製造方法。 - 前記第2の層間絶縁層を形成した後に、平面視において、前記第1のマスク材料層と、前記第1の材料層と、の一部領域と、前記第2のマスク材料層と、前記第2の材料層と、の一部領域と、に重なり、かつ繋がって開口した第3のマスク材料層を形成する工程と、
前記第3のマスク材料層をマスクにして、前記第1のマスク材料層と、前記第1の材料層と、前記第2のマスク材料層と、前記第2の材料層と、前記第2の層間絶縁層と、をエッチングする工程と、
残存した前記第1のマスク材料層と、前記第2のマスク材料層と、前記第1の材料層と、前記第2の材料層と、を除去して、第3の凹部を形成する工程と、
前記第3の凹部内にあって、且つ第1の半導体柱と、前記第2の半導体柱と、の頂部を覆って、前記第1の不純物層と、前記第2の不純物層と、を含み、且つ繋がった第3の不純物層を形成する工程と、
前記第3の不純物層と、の上にあって、且つ前記第3の凹部内に第3の導体層を形成する工程と、
前記第3の導体層上に前記第1の帯状コンタクトホールを形成する工程と、を有し、
平面視において、前記第3の導体層の内側に、前記第1の帯状コンタクトホールが形成されている、
ことを特徴とした請求項1に記載の柱状半導体装置の製造方法。 - 前記第3の凹部内の上面に単結晶半導体薄膜層を形成する工程と、
続けて、前記第3の凹部に前記第3の不純物層と、前記第3の導体層と、を形成する工程と、を有する、
ことを特徴とした請求項4に記載の柱状半導体装置の製造方法。 - 基板上に垂直方向に立った第1の半導体柱と、
前記第1の半導体柱に隣接して立った第2の半導体柱と、
その上面位置が前記第1の半導体柱と、前記第2の半導体柱と、の頂上面より下方にあり、且つ前記第1の半導体柱と、前記第2の半導体柱と、を囲んだゲート絶縁層と、前記ゲート絶縁層を囲んだゲート導体層、とを有するSGT(Surrounding Gate Transistor)よりなるSRAM(Static Random Access Memory)セル回路において、
前記ゲート導体層上にある第1の層間絶縁層と、
前記第1の半導体柱頂部を覆い、且つ、平面視においてその外周が前記第1の半導体柱の外周と等幅に離れている第1の不純物層と、前記第2の半導体柱頂部を覆い、且つ、平面視においてその外周が前記第2の半導体柱の外周と等幅に離れている第2の不純物層と、
前記第1の不純物層上にある第1の導体層と、前記第2の不純物層上にある第2の導体層と、
前記第1の不純物層と、前記第2の不純物層と、前記第1の導体層と、前記第2の導体層と、の外周部にある第2の層間絶縁層と、
前記第2の層間絶縁層に、前記第1の導体層と、前記第2の導体層と、の一部に接続し、且つ平面視において、前記第1の導体層と、前記第2の導体層と、の間で繋がった第1の帯状コンタクトホールと、
前記第1の帯状コンタクトホールを埋めて、前記第1の導体層と、前記第2の導体層と、接続した第1の配線導体層と、を有し、
平面視において、前記第1の帯状コンタクトホールと重なる領域に、前記第1の半導体柱と、前記第2の半導体柱と、は別の前記半導体柱がなく、前記第1の不純物層と、前記第2の不純物層は、前記SRAMセル回路における負荷用SGTの不純物層であり、
且つ、平面視において、前記第1の導体層と、前記第2の導体層と、の一部領域が前記第1の帯状コンタクトホールより外側に突き出している、
ことを特徴とした柱状半導体装置。 - 前記第1の不純物層と、前記第2の不純物層と、に繋がり、同一面上に伸延した領域を有して、且つ前記第1の不純物層と、前記第2の不純物層と、を含んだ、第3の不純物層と、
前記第3の不純物層の上にある第3の導体層と、を有し、
平面視において、前記第1の帯状コンタクトホールが、前記第3の不純物層の内側にある、
ことを特徴とした請求項6に記載の柱状半導体装置。 - 前記第1の導体層と、前記第2の導体層とが、金属、合金、ドナーまたはアクセプタ不純物原子を多く含んだ半導体層の単層または複数層よりなる、
ことを特徴とした請求項6に記載の柱状半導体装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2019/027541 WO2021005789A1 (ja) | 2019-07-11 | 2019-07-11 | 柱状半導体装置と、その製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JPWO2021005789A1 JPWO2021005789A1 (ja) | 2021-01-14 |
JPWO2021005789A5 JPWO2021005789A5 (ja) | 2022-05-10 |
JP7369471B2 true JP7369471B2 (ja) | 2023-10-26 |
Family
ID=74114461
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021530457A Active JP7369471B2 (ja) | 2019-07-11 | 2019-07-11 | 柱状半導体装置と、その製造方法 |
JP2021530488A Active JP7357387B2 (ja) | 2019-07-11 | 2020-03-19 | 柱状半導体装置と、その製造方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021530488A Active JP7357387B2 (ja) | 2019-07-11 | 2020-03-19 | 柱状半導体装置と、その製造方法 |
Country Status (6)
Country | Link |
---|---|
US (2) | US20220130842A1 (ja) |
JP (2) | JP7369471B2 (ja) |
KR (2) | KR20220034051A (ja) |
CN (2) | CN114127916A (ja) |
TW (2) | TWI742750B (ja) |
WO (2) | WO2021005789A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022234655A1 (ja) * | 2021-05-07 | 2022-11-10 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 柱状半導体の製造方法 |
KR20240049600A (ko) * | 2021-09-06 | 2024-04-16 | 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 | 반도체 소자를 사용한 메모리 장치 |
JP2023128046A (ja) * | 2022-03-02 | 2023-09-14 | キオクシア株式会社 | 半導体装置およびその製造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009096465A1 (ja) | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体記憶装置 |
JP2013069770A (ja) | 2011-09-21 | 2013-04-18 | Elpida Memory Inc | 半導体装置及びその製造方法 |
JP2016021590A (ja) | 1998-05-01 | 2016-02-04 | ソニー株式会社 | 半導体記憶装置 |
WO2017208486A1 (ja) | 2015-04-06 | 2017-12-07 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 柱状半導体装置の製造方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2703970B2 (ja) | 1989-01-17 | 1998-01-26 | 株式会社東芝 | Mos型半導体装置 |
US8378425B2 (en) | 2008-01-29 | 2013-02-19 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor storage device |
US8598650B2 (en) * | 2008-01-29 | 2013-12-03 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
US8530960B2 (en) | 2010-12-07 | 2013-09-10 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
JP5973665B2 (ja) * | 2013-06-13 | 2016-08-23 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | Sgtを有する半導体装置とその製造方法 |
JP2015061038A (ja) * | 2013-09-20 | 2015-03-30 | マイクロン テクノロジー, インク. | 半導体装置 |
KR20150139255A (ko) * | 2014-06-03 | 2015-12-11 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
JP6104477B2 (ja) * | 2015-04-06 | 2017-03-29 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 柱状半導体メモリ装置と、その製造方法 |
CN108475491B (zh) * | 2015-12-18 | 2021-04-20 | 株式会社半导体能源研究所 | 半导体装置以及包括该半导体装置的显示装置 |
US10312229B2 (en) * | 2016-10-28 | 2019-06-04 | Synopsys, Inc. | Memory cells including vertical nanowire transistors |
JP6850659B2 (ja) * | 2017-03-31 | 2021-03-31 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP2019009382A (ja) * | 2017-06-28 | 2019-01-17 | 東芝メモリ株式会社 | 半導体装置 |
-
2019
- 2019-07-11 KR KR1020217042116A patent/KR20220034051A/ko not_active Application Discontinuation
- 2019-07-11 WO PCT/JP2019/027541 patent/WO2021005789A1/ja active Application Filing
- 2019-07-11 CN CN201980098346.0A patent/CN114127916A/zh active Pending
- 2019-07-11 JP JP2021530457A patent/JP7369471B2/ja active Active
-
2020
- 2020-03-19 JP JP2021530488A patent/JP7357387B2/ja active Active
- 2020-03-19 WO PCT/JP2020/012471 patent/WO2021005842A1/ja active Application Filing
- 2020-03-19 CN CN202080050298.0A patent/CN114127917A/zh active Pending
- 2020-03-19 KR KR1020217042121A patent/KR20220012325A/ko not_active Application Discontinuation
- 2020-07-07 TW TW109122895A patent/TWI742750B/zh active
- 2020-07-10 TW TW109123404A patent/TWI750729B/zh active
-
2021
- 2021-12-30 US US17/565,738 patent/US20220130842A1/en active Pending
-
2022
- 2022-01-03 US US17/567,696 patent/US20220139928A1/en active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016021590A (ja) | 1998-05-01 | 2016-02-04 | ソニー株式会社 | 半導体記憶装置 |
WO2009096465A1 (ja) | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体記憶装置 |
JP2013069770A (ja) | 2011-09-21 | 2013-04-18 | Elpida Memory Inc | 半導体装置及びその製造方法 |
WO2017208486A1 (ja) | 2015-04-06 | 2017-12-07 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 柱状半導体装置の製造方法 |
WO2018123823A1 (ja) | 2015-04-06 | 2018-07-05 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 柱状半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
KR20220012325A (ko) | 2022-02-03 |
TWI742750B (zh) | 2021-10-11 |
CN114127917A (zh) | 2022-03-01 |
JPWO2021005842A1 (ja) | 2021-01-14 |
US20220130842A1 (en) | 2022-04-28 |
JP7357387B2 (ja) | 2023-10-06 |
KR20220034051A (ko) | 2022-03-17 |
WO2021005789A8 (ja) | 2021-06-10 |
CN114127916A (zh) | 2022-03-01 |
TW202121655A (zh) | 2021-06-01 |
US20220139928A1 (en) | 2022-05-05 |
TW202121654A (zh) | 2021-06-01 |
WO2021005789A1 (ja) | 2021-01-14 |
TWI750729B (zh) | 2021-12-21 |
JPWO2021005789A1 (ja) | 2021-01-14 |
WO2021005842A1 (ja) | 2021-01-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10651181B2 (en) | Method for producing pillar-shaped semiconductor device | |
TWI722916B (zh) | 柱狀半導體裝置的製造方法 | |
JP7138969B2 (ja) | 柱状半導体装置と、その製造方法 | |
JP7357387B2 (ja) | 柱状半導体装置と、その製造方法 | |
JPWO2021005842A5 (ja) | ||
JPWO2021005789A5 (ja) | ||
WO2022113187A1 (ja) | 柱状半導体装置の製造方法 | |
TWI815229B (zh) | 柱狀半導體記憶裝置及其製造方法 | |
US10410932B2 (en) | Method for producing pillar-shaped semiconductor device | |
WO2021176693A1 (ja) | 柱状半導体装置とその製造方法 | |
TWI818489B (zh) | 柱狀半導體的製造方法 | |
WO2023017618A1 (ja) | 柱状半導体の製造方法 | |
TWI781747B (zh) | 柱狀半導體裝置及其製造方法 | |
JPWO2021176693A5 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220401 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220401 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230406 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230531 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230907 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20231006 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7369471 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |