JP2023128046A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】パターンへの埋め込みをより適切に行うことができる半導体装置およびその製造方法を提供する。【解決手段】本実施形態による半導体装置は、複数の配線を含む配線層を備える。配線は、第１配線と、第２配線と、を有する。第１配線は、配線層に略平行な方向の第１幅を有する。第２配線は、第１配線間の間隔よりも広い間隔で配置される。第２配線は、第１幅よりも大きい第２幅を有する第１配線部材と、第１配線部材上に設けられ、第２幅よりも大きい第３幅を有する第２配線部材と、を含む。配線層に略垂直な方向の前記第２配線の側面は、第２幅と第３幅との差に応じた段差を有する。【選択図】図１

Description

本実施形態は、半導体装置およびその製造方法に関する。
ＣＭＰ（Chemical Mechanical Polishing）の平坦性確保のため、実際に形成する配線のアスペクト比よりも高いアスペクト比のパターンへの埋め込みが必要になる場合がある。しかし、アスペクト比が高いほど、埋め込みが難しくなり、適切な埋め込みが困難になる可能性がある。
特開２００２－３３３１３号公報
パターンへの埋め込みをより適切に行うことができる半導体装置およびその製造方法を提供する。
本実施形態による半導体装置は、複数の配線を含む配線層を備える。配線は、第１配線と、第２配線と、を有する。第１配線は、配線層に略平行な方向の第１幅を有する。第２配線は、第１配線間の間隔よりも広い間隔で配置される。第２配線は、第１幅よりも大きい第２幅を有する第１配線部材と、第１配線部材上に設けられ、第２幅よりも大きい第３幅を有する第２配線部材と、を含む。配線層に略垂直な方向の前記第２配線の側面は、第２幅と第３幅との差に応じた段差を有する。
第１実施形態による半導体装置の構成の一例を示す断面図。 第１実施形態による半導体装置の製造方法の一例を示す断面図。 図２Ａに続く、半導体装置の製造方法の一例を示す断面図。 図２Ｂに続く、半導体装置の製造方法の一例を示す断面図。 図２Ｃに続く、半導体装置の製造方法の一例を示す断面図。 第１実施形態による研削位置の一例を示す斜視図。 第１実施形態による半導体装置の製造方法の一例を示す断面図。 図４Ａに続く、半導体装置の製造方法の一例を示す断面図。 図４Ｂに続く、半導体装置の製造方法の一例を示す断面図。 図４Ｃに続く、半導体装置の製造方法の一例を示す断面図。 図４Ｄに続く、半導体装置の製造方法の一例を示す断面図。 比較例による半導体装置の構成の一例を示す断面図。 比較例による半導体装置の製造方法の一例を示す断面図。 図６Ａに続く、半導体装置の製造方法の一例を示す断面図。 図６Ｂに続く、半導体装置の製造方法の一例を示す断面図。 図６Ｃに続く、半導体装置の製造方法の一例を示す断面図。 比較例による半導体装置の製造方法の一例を示す断面図。 図７Ａに続く、半導体装置の製造方法の一例を示す断面図。 図７Ｂに続く、半導体装置の製造方法の一例を示す断面図。 図７Ｃに続く、半導体装置の製造方法の一例を示す断面図。 第１実施形態による半導体装置の製造方法の一例を示す断面図。 図８Ａに続く、半導体装置の製造方法の一例を示す断面図。 図８Ｂに続く、半導体装置の製造方法の一例を示す断面図。 図８Ｃに続く、半導体装置の製造方法の一例を示す断面図。 図８Ｄに続く、半導体装置の製造方法の一例を示す断面図。 第３実施形態による半導体装置の構成の一例を示す断面図。 第３実施形態による研削位置の一例を示す斜視図。 第４実施形態による研削位置の一例を示す斜視図。 第５実施形態による研削位置の一例を示す斜視図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態による半導体装置の構成の一例を示す断面図である。図１は、半導体装置に用いられる配線層１０を示す。
半導体装置は、配線層１０と、絶縁層２０と、バリアメタル膜３０と、柱状電極（ビアプラグ）４０と、を備える。
配線層１０は、同層内に複数の配線を含む。半導体装置がメモリ（記憶素子）である場合、配線層１０は、例えば、メモリセルアレイ用の配線、および、電気回路等の周辺回路用の配線等を含む。以下では、半導体装置がメモリである場合について説明するが、これに限られず、半導体装置はロジック回路（論理素子）等であってもよい。
配線層１０内の複数の配線は、配線１１と、配線１２と、を有する。
配線１１は、領域Ｒ１において、密ピッチに配置される。配線１１は、例えば、ラインアンドスペースパターンで配置される。配線１１は、図１の紙面に垂直な方向に延伸する。配線１１は、例えば、メモリのビット線に用いられる。
配線１１は、配線層１０に略平行な方向の幅Ｗ１を有する。より詳細には、幅Ｗ１は、配線層１０に略平行、かつ、配線１１が延伸する方向に略垂直な方向の幅である。
配線１２は、領域Ｒ１とは異なる領域Ｒ２において、疎ピッチに配置される。すなわち、配線１２は、配線１１間の間隔よりも広い間隔で配置される。配線１２は、ラインアンドスペースパターンで配置されていてもよい。配線１２の高さは、配線１１の高さよりも低い。尚、配線の高さは、配線層１０に略垂直な方向、すなわち、図１の紙面上下方向の高さである。
配線１２は、配線部材１２１、１２２を含む。
配線部材１２１は、幅Ｗ１よりも大きい幅Ｗ２を有する。幅Ｗ１は、例えば、約２０ｎｍであるが、これに限られない。幅Ｗ２は、例えば、約１μｍであるが、これに限られない。
配線部材１２２は、配線部材１２１上に設けられる。配線部材１２２は、配線部材１２１と一体に設けられる。尚、以下では、上方向は、図１の紙面上方向である。配線部材１２２は、幅Ｗ２よりも大きい幅Ｗ３を有する。
配線層１０に略垂直な方向の配線１２の側面１２ｓは、配線部材１２１と配線部材１２２との境界に、幅Ｗ２と幅Ｗ３との差に応じた段差１２３を有する。すなわち、配線１２の幅は、配線１２の上端部から下端部にかけて、不連続に変化する。段差の１２３の幅は、例えば、約１０ｎｍであるが、これに限られない。配線１２の段差１２３は、図２Ａ～図２Ｗおよび図３を参照して後で説明するように、側壁に段差を有する凹部内に導電性材料５０を埋めることにより形成される。
配線層１０に略垂直な方向の配線１１の側面１１ｓは、段差を有しない。側面１１ｓは、例えば、配線１１の上端部から下端部にかけて細くなるテーパー形状を有する。すなわち、配線１１の幅は、配線１１の上端部から下端部にかけて、連続的に変化する。
配線層１０に略垂直な方向の配線１１の高さは、配線部材１２１（配線１２）の高さよりも小さい。これは、後で説明するように、密ピッチの配線１１と、疎ピッチの配線１２と、の違いによって、例えば、研削加工（例えば、ＣＭＰ（Chemical Mechanical Polishing））の深さが異なるためである。
配線１１、１２の材料には、例えば、Ｃｕ等の導電性材料が用いられる。
絶縁層２０は、配線間を絶縁する。絶縁層２０の材料には、例えば、ＳｉＯ２が用いられる。絶縁層２０は、例えば、ＴＥＯＳ（Tetraethoxysilane）等を用いて形成される。
バリアメタル膜３０は、配線１１、１２の材料に含まれるＣｕの拡散を抑制する。バリアメタル膜３０は、配線（配線１１、１２）と絶縁層２０との間に設けられる。バリアメタル膜３０は、配線（配線１１、１２）と柱状電極４０との間に設けられる。バリアメタル膜３０には、例えば、チタン（Ｔｉ）、Ｔａ（タンタル）、またはタンタル窒化膜（ＴａＮ）等が用いられる。
柱状電極４０は、配線１１または配線１２と、下層配線（図示せず）と、を電気的に接続する。柱状電極４０は、配線１１または配線１２の底部と電気的に接続される。柱状電極４０は、配線層１０に略垂直な方向に延伸する。また、柱状電極４０と接する配線１１または配線１２の底部は、柱状電極４０に向かって突出する。柱状電極４０の材料には、例えば、タングステン（Ｗ）等の導電性材料が用いられる。
次に、配線１１と配線１２との間の高さの違いについて説明する。
配線１１、１２を形成するための研削加工（例えば、ＣＭＰ）において、ディッシングが生じる場合がある。ディッシングの大きさは、例えば、配線の密度および幅等に応じて変わる。図１に示す例では、密ピッチの配線１１は、疎ピッチの配線１２よりも深く研削加工されている。従って、配線１１の上端面の高さは、配線１２の上端面の高さよりも低い。
尚、図３を参照して後で説明するように、配線１２では、配線１１と比較して浅く研削されるため、配線部材１２２を有する。すなわち、配線１１の側面１１ｓの段差部分は除去され、配線１２の側面１２ｓの段差１２３は残る。
通常、ＣＭＰの平坦性確保、すなわち、配線１１、１２の上端面の差を小さくするために、比較的深い凹部のパターンに導電性材料を埋め込み、ＣＭＰの研削量を大きくすることが行われる。しかし、高アスペクト比のパターンへの埋め込みが必要になり、過剰な埋め込み技術が要求される。
そこで、高アスペクト比のパターンへの埋め込みをより適切に行うことができるように、 絶縁層２０に、パターン上部の開口を広げるように凹部を形成する。
次に、埋め込みのフローについて説明する。
図２Ａ～図２Ｄは、第１実施形態による半導体装置の製造方法の一例を示す断面図である。尚、図２Ａ～図２Ｄは、領域Ｒ１に配置される密ピッチの配線１１の形成方法を示すが、領域Ｒ２に配置される疎ピッチの配線１２の形成方法も同様である。尚、図２Ａまでの製造方法の詳細については、図４Ａ～図４Ｅを参照して、後で説明する。
図２Ａに示すように、絶縁層２０は、絶縁層２１と、絶縁層２２と、を有する。絶縁層２２は、ホール４０Ｈおよび柱状電極４０が設けられる絶縁層である。また、絶縁層２１は、絶縁層２２上に設けられる絶縁層である。絶縁層２１、２２は、例えば、ＴＥＯＳ等を用いて形成される。
まず、図２Ａに示すように、絶縁層２１に、凹部２０１、２０２を形成する。尚、柱状電極４０は、ホール４０Ｈ内に設けられている。図４Ｅを参照して後で説明するように、柱状電極４０の一部が除去（リセス）されて、凹部２０２の底部にホール４０Ｈの上部が露出する。
凹部２０１は、絶縁層２１の上部に設けられる。凹部２０１は、絶縁層２１の上面から、絶縁層２１の途中の深さまで、窪むように設けられる。図２Ａに示す例では、凹部２０１は、絶縁層２１の半分の深さまで設けられる。
凹部２０２は、凹部２０１の底部に設けられる。凹部２０２は、凹部２０１の幅よりも小さい幅を有する。尚、凹部２０２は、凹部２０２の幅が配線１１の幅となるよう形成される。
まず、図２Ｂに示すように、絶縁層２０上、および、凹部２０１、２０２内にバリアメタル膜３０を形成する。
次に、図２Ｃに示すように、凹部２０１、２０２の内部に導電性材料５０のシード層を形成する。シード層は、例えば、スパッタにより形成される。尚、図２Ｃに示す例では、柱状電極４０の有無によらず、導電性材料５０の上面の高さが同じであるが、異なっていてもよい。導電性材料５０は、例えば、Ｃｕである。
スパッタ等のＰＶＤ（Physical Vapor Deposition）法では、導電性材料５０は、通常、均一（コンフォーマル）には体積されない。導電性材料５０のシード層は、凹部２０２の開口部に厚く形成されやすい。
距離Ｄ１は、凹部２０２の底部に形成されている導電性材料５０の上面から、凹部２０２の開口部までの距離（ボトムアップ距離）である。距離Ｄ２は、凹部２０２の開口部に形成されている導電性材料５０間の距離である。凹部２０２上に、凹部２０２よりも大きい幅を有する凹部２０１が設けられることにより、距離Ｄ１が小さくなる。これにより、凹部２０１、２０２の内部にスパッタ粒子が入りやすくなる。凹部２０１により、距離Ｄ２に対する距離Ｄ１を小さくすることができる。すなわち、パターンの深さに対する間口を広くすることができる。これにより、配線内にボイド等が形成されることが抑制され、より適切に埋め込みを行うことができる。
次に、図２Ｄに示すように、凹部２０１、２０２の内部に導電性材料５０を形成して、凹部２０１、２０２を導電性材料５０で埋め込む。導電性材料５０は、例えば、めっきにより形成される。凹部２０１内に配線部材１２１、および、凹部２０２内に配線部材１２２が形成される。その後、ＣＭＰ等により、絶縁層２１および導電性材料５０を研削することにより、配線１１を形成する。
図３は、第１実施形態による研削位置の一例を示す斜視図である。図３は、凹部２０１、２０２が形成された絶縁層２０を示す。尚、柱状電極４０の一部が除去されて露出するホール４０Ｈは省略されている。図３の左側は、領域Ｒ１における研削加工面Ｓ１を示す。図３の右側は、領域Ｒ２における研削加工面Ｓ２を示す。研削加工面Ｓ１、Ｓ２の位置（高さ）は、ディッシングにより、例えば、凹部２０１、２０２の幅に応じて異なっている。
図３に示すように、領域Ｒ１では、研削加工面Ｓ１は、凹部２０１よりも深い位置であり、凹部２０２を横切る。従って、領域Ｒ１では、凹部２０１内に形成される配線部材は全て研削により除去され、配線１１として、凹部２０２内に形成される配線部材が残る。一方、領域Ｒ２では、研削加工面Ｓ２は、凹部２０１を横切る。従って、領域Ｒ２では、配線１２として、図１に示すように、配線部材１２１、および、凹部２０１内に形成される配線部材１２２の一部が残る。
図２Ａに示す凹部２０１、２０２を形成する工程において、図３に示すように、絶縁層２１上の領域Ｒ１における凹部２０２の幅が領域Ｒ２における凹部２０２の幅よりも小さくなるように、凹部２０１、２０２を形成する。領域Ｒ２は、領域Ｒ１とは異なる領域である。
図２Ｄに示す工程の後の研削工程において、図３に示すように、領域Ｒ１における凹部２０１内の導電性材料５０が除去されるように、絶縁層２１および導電性材料５０を研削する。また、領域Ｒ２における凹部２０１内の導電性材料５０の少なくとも一部が残るように、絶縁層２１および導電性材料５０を研削する。
次に、凹部２０１、２０２を形成するまでの製造フローについて説明する。
図４Ａ～図４Ｅは、第１実施形態による半導体装置の製造方法の一例を示す断面図である。尚、図４Ａ～図４Ｅは、領域Ｒ１に配置される密ピッチの配線１１の形成方法を示すが、領域Ｒ２に配置される疎ピッチの配線１２の形成方法も同様である。
図２Ａに示すように、絶縁層２２には、柱状電極４０が設けられている。まず、絶縁層２２を形成し、絶縁層２２にホール４０Ｈを形成し、ホール４０Ｈ内に柱状電極４０を形成する。これにより、絶縁層２２に、絶縁層２１に略垂直な方向に延伸して絶縁層２２を貫通する柱状電極４０が形成される。柱状電極４０の材料には、例えば、タングステン等の導電性材料が用いられる。次に、絶縁層２２上に絶縁層２１を形成する。
まず、図４Ａに示すように、絶縁層２０上に、パターンＰ１のマスク材６０を形成する。例えば、絶縁層２１上にマスク材６０を形成し、マスク材６０上にパターンＰ１のマスク材７０を形成し、マスク材７０をマスクとしてマスク材６０を加工する。これにより、マスク材６０にパターンＰ１を形成することができる。パターンＰ１のマスク材６０の間隔は、凹部２０１の幅に対応している。マスク材６０、７０は、例えば、ＲＩＥ（Reactive Ion Etching）により加工される。
マスク材６０の材料には、例えば、タングステンが用いられる。マスク材７０の材料には、例えば、ＳｉＯ２が用いられる。
次に、図４Ｂに示すように、パターンＰ１のマスク材６０をマスクとして、絶縁層２１の上部を加工する。すなわち、絶縁層２１を途中まで加工する。絶縁層２１は、例えば、ＲＩＥにより加工される。
次に、図４Ｃに示すように、マスク材６０を選択的に再成長させる。すなわち、マスク材６０のパターンがパターンＰ１とは異なるパターンＰ２となるように、絶縁層２１に略平行な方向のマスク材６０の幅を変える。より詳細には、マスク材６０を選択的に成長させることにより、マスク材６０の幅を大きくする。パターンＰ２のマスク材６０の間隔は、凹部２０２の幅に対応している。
次に、図４Ｄに示すように、パターンＰ２のマスク材６０をマスクとして、絶縁層２１を加工することにより、絶縁層２１に、凹部２０１、２０２を形成する。より詳細には、柱状電極４０の上端部を露出させるように、凹部２０１、２０２を形成する。絶縁層２１は、例えば、ＲＩＥにより加工される。
次に、図４Ｅに示すように、マスク材６０を除去するとともに、柱状電極４０の一部を除去する。これにより、ホール４０Ｈの上部が開口するように、柱状電極４０の上端部が窪む（リセスされる）。マスク材６０の除去は、マスク材６０の材料がタングステンである場合、例えば、ＴＭＹ（トリメチル－２ヒドロキシエチルアンモニウムハイドロオキサイド）とＨ２Ｏ２（過酸化水素水）との混合液を用いたウェットエッチングにより行われる。柱状電極４０にはマスク材６０と同じ材料が用いられるため、柱状電極４０の一部が除去される。図４Ｅに示す工程は、図２Ａと対応している。その後、図２Ｂ～図２Ｄに示す工程が行われる。
以上のように、第１実施形態によれば、絶縁層２１の加工途中でマスク材６０の幅を変えて、絶縁層２１を加工する。これにより、凹部２０２の幅よりも大きい幅を有する凹部２０１を形成することができる。凹部２０１により、パターン上部の幅を大きくすることができ、埋め込みの難度を下げることができる。
また、マスク材６０の幅を大きくすることは、マスク材６０の再成長により行われる。これにより、リソグラフィ工程を増やすことなく、凹部２０１、２０２を形成することができる。
また、図４Ｃに示す工程において、領域Ｒ１におけるマスク材６０の幅が大きくなると同時に、領域Ｒ２におけるマスク材６０の幅も大きくなる。従って、領域Ｒ２においても、凹部２０２の幅よりも大きい幅を有する凹部２０１が形成される。尚、領域Ｒ２における凹部２０２は、領域Ｒ１における凹部２０２と比較して、幅が大きいため容易に埋め込みを行うことができる。
ディッシングにより、領域Ｒ１における密ピッチの配線１１と、領域Ｒ２における疎ピッチの配線１２と、の間で、研削加工の深さが異なっている。密ピッチの配線１１について、凹部２０１は、ＣＭＰにより研削される部分である。疎ピッチの配線１２について、凹部２０１は、ＣＭＰによって完全には研削されない。従って、配線１２は、互いに幅の異なる配線部材１２１および配線部材１２２を有する。また、配線１２の側面１２ｓには段差が存在する。
尚、領域Ｒ１では、配線１１間の間隔が比較的狭いため、大きい幅を有する凹部２０１内の配線部材は、リークまたはショート等につながる可能性がある。従って、領域Ｒ１における凹部２０１に形成される配線部材は、図１に示すように、全て除去されていることが好ましい。一方、領域Ｒ２では、配線１２間の間隔が比較的広いため、配線部材１２２は、リークまたはショート等にはつながりづらい。従って、配線１２の配線部材１２２が残っていることによる悪影響は小さい。
また、図１に示すように、柱状電極４０と接する配線１１または配線１２の底部は、柱状電極４０に向かって突出する。従って、配線１１または配線１２と、柱状電極４０と、の接続面の高さは、柱状電極４０と接しない配線１１または配線１２の底部の高さよりも低い。尚、高さは、配線層１０に略垂直な方向の高さである。すなわち、柱状電極４０の上端部の高さと、配線１１、１２の底部の面（絶縁層２１と絶縁層２２との境界面）の高さと、の間にずれが生じる。これにより、配線１１または配線１２と、柱状電極４０と、の接続面にストレスがかかりにくくなり、接続信頼性を向上させることができる。
尚、マスク材６０の材料は、選択的に再成長することができる材料であればよい。マスク材６０の材料は、タングステンに限られず、例えば、チタン（Ｔｉ）等であってもよい。
（比較例）
次に、比較例として、凹部２０１が形成されない場合について説明する。
図５は、比較例による半導体装置の構成の一例を示す断面図である。
図５に示す例では、配線１２の側面１２ｓに段差が設けられていない。また、図５に示す例では、柱状電極４０は、リセスされていない。
次に、埋め込みのフローについて説明する。
図６Ａ～図６Ｄは、比較例による半導体装置の製造方法の一例を示す断面図である。
まず、図６Ａに示すように、絶縁層２１に凹部２０３が形成を形成する。凹部２０３の幅は、配線１１の幅Ｗ１と略同じである。
次に、図６Ｂに示すように、絶縁層２１上、および、凹部２０３内にバリアメタル膜３０を形成する。
次に、図６Ｃに示すように、凹部２０３の内部に導電性材料５０のシード層を形成する。シード層は、例えば、スパッタにより形成される。
距離Ｄ１は、凹部２０３の底部に形成されている導電性材料５０の上面から、凹部２０３の開口部までの距離（ボトムアップ距離）である。距離Ｄ２は、凹部２０３の開口部に形成されている導電性材料５０間の距離である。図６Ｃに示す例では、図２Ｃと比較して、距離Ｄ２に対する距離Ｄ１が大きく、埋め込みの難度が高い。
次に、図６Ｄに示すように、凹部２０３の内部に導電性材料５０を形成して、凹部２０３を導電性材料５０で埋め込む。導電性材料５０は、例えば、めっきにより形成される。凹部２０３内に配線部材が形成される。その後、ＣＭＰ等により、絶縁層２１および導電性材料５０を研削することにより、配線１１を形成する。
図６Ｃに示す距離Ｄ１と距離Ｄ２との関係から、図６Ｄに示すように、ボイドＶが発生しやすい。
次に、凹部２０３を形成するまでの製造フローについて説明する。
図７Ａ～図７Ｄは、比較例による半導体装置の製造方法の一例を示す断面図である。
まず、図７Ａに示すように、絶縁層２１上にマスク材６０ａを形成し、パターンＰ３のマスク材７０を形成する。
マスク材６０ａの材料には、例えば、アモルファスシリコンが用いられる。
次に、図７Ｂに示すように、パターンＰ３のマスク材７０をマスクとして、マスク材６０ａを加工する。パターンＰ３のマスク材６０ａの間隔は、凹部２０３の幅に対応している。
次に、図７Ｃに示すように、パターンＰ３のマスク材６０ａをマスクとして、絶縁層２１を加工する。これにより、凹部２０３が形成される。
次に、図７Ｄに示すように、マスク材６０ａを除去する。これにより、図７Ｄに示す工程は、図６Ａに対応している。その後、図６Ｂ～図６Ｄに示す工程が行われる。
比較例では、絶縁層２１の加工途中でマスク材６０ａの幅を変えることなく、上端から下端まで、略同じ幅を有する凹部２０３を形成する。この場合、図６Ｃに示す距離Ｄ１と距離Ｄ２との関係から、密ピッチの配線１１の内部において、ボイドＶが発生しやすくなってしまう。
これに対して、第１実施形態では、絶縁層２１の加工途中でマスク材６０の幅を変えて、凹部２０２上に、凹部２０２よりも大きい幅を有する凹部２０１を形成することができる。これにより、図２Ｃに示す距離Ｄ２に対する距離Ｄ１を小さくすることができる。この結果、埋め込みをより容易にすることができ、例えば、ボイドＶを抑制することができる。従って、埋め込みをより適切に行うことができる。また、幅の異なる凹部２０１、２０２により、配線１２は幅の異なる配線部材１２１、１２２を有し、配線１２の側面１２ｓに段差１２３が設けられる。
（第２実施形態）
図８Ａ～図８Ｅは、第２実施形態による半導体装置の製造方法の一例を示す断面図である。第２実施形態は、絶縁層２０の加工途中でマスク材の幅を小さくする点で、第１実施形態とは異なっている。
まず、図８Ａに示すように、マスク材６０ａにパターンＰ１ａを形成する。マスク材６０ａは、例えば、ＲＩＥにより加工される。パターンＰ１ａのマスク材６０ａの間隔は、凹部２０２の幅に対応している。
マスク材６０ａの材料には、例えば、アモルファスシリコンが用いられる。
次に、図８Ｂに示すように、パターンＰ１ａのマスク材６０ａをマスクとして、絶縁層２１の上部を加工する。すなわち、絶縁層２１の途中まで加工する。絶縁層２１は、例えば、ＲＩＥにより加工される。
次に、図８Ｃに示すように、マスク材６０ａをスリミングする。より詳細には、マスク材６０ａを選択的にエッチングすることにより、マスク材６０ａの幅を小さくする。パターンＰ２ａのマスク材６０ａの間隔は、凹部２０１の幅に対応している。マスク材６０ａのスリミングは、例えば、絶縁層２０に対して選択的にウェットエッチングすることにより行われる。マスク材６０ａのスリミングは、マスク材６０ａの材料がアモルファスシリコンである場合、例えば、ＴＭＹを用いたウェットエッチングにより行われる。
次に、図８Ｄに示すように、パターンＰ２ａのマスク材６０ａをマスクとして、絶縁層２１を加工することにより、絶縁層２１に、凹部２０１、２０２を形成する。絶縁層２１は、例えば、ＲＩＥにより加工される。
次に、図８Ｅに示すように、マスク材６０ａを除去するとともに、柱状電極４０の一部を除去する。これにより、ホール４０Ｈの上部が開口するように、柱状電極４０の上端部が窪む（リセスされる）。マスク材６０ａの除去は、例えば、ＴＭＹを用いたウェットエッチングにより行われる。エッチング液にＴＭＹが含まれるため、柱状電極４０の一部が除去される。図８Ｅに示す工程は、図２Ａと対応している。その後、図２Ｂ～図２Ｄに示す工程が行われる。
マスク材６０ａの幅を小さくすることは、マスク材６０ａのスリミングにより行われる。これにより、第１実施形態と同様に、リソグラフィ工程を増やすことなく、凹部２０１、２０２を形成することができる。
第２実施形態のように、絶縁層２０の加工途中でマスク材６０ａの幅を小さくしてもよい。第２実施形態による半導体装置は、第１実施形態と同様の効果を得ることができる。
第２実施形態では、図８Ｂに示すパターンＰ１ａのマスク材６０ａの幅は、第１実施形態における図４Ａに示すパターンＰ１のマスク材６０の幅よりも大きい。従って、マスク材６０ａは、マスク材６０ａよりも倒れづらい。また、通常、細いパターンのマスク材を形成する場合、高価な露光装置が必要になる場合がある。第２実施形態では、第１実施形態と比較して、細いパターンの露光が難しい露光装置を用いることができる。
（第３実施形態）
図９は、第３実施形態による半導体装置の構成の一例を示す断面図である。第３実施形態は、配線１１、１２を柱状電極４０と一括で形成する点で、第１実施形態とは異なっている。すなわち、第１実施形態による配線１１、１２および柱状電極４０がシングルダマシン法により形成されるのに対して、第３実施形態による配線１１、１２および柱状電極４０は、デュアルダマシン法により形成される。
図９に示すように、配線１１、１２および柱状電極４０は、一体に設けられる。また、配線１１、１２と柱状電極４０との間には、バリアメタル膜３０が設けられない。
第３実施形態による半導体装置のその他の構成は、第１実施形態による半導体装置の対応する構成と同様であるため、その詳細な説明を省略する。
図１０は、第３実施形態による研削位置の一例を示す斜視図である。
図１０に示すように、ホール４０Ｈが凹部２０２と通じている。
第１実施形態における図３と同様に、領域Ｒ１では、研削加工面Ｓ１は、凹部２０１よりも深い位置であり、凹部２０２を横切る。従って、領域Ｒ１では、凹部２０１内に形成される配線部材は全て研削により除去され、配線１１として、凹部２０２内に形成される配線部材が残る。図３と同様に、領域Ｒ２では、研削加工面Ｓ２は、凹部２０１を横切る。従って、領域Ｒ２では、図９に示すように、配線１２として、配線部材１２１、および、凹部２０１内に形成される配線部材１２２の一部が残る。
第３実施形態のように、配線１１、１２を柱状電極４０と一括に形成してもよい。第３実施形態による半導体装置は、第１実施形態と同様の効果を得ることができる。
（第４実施形態）
図１１は、第４実施形態による研削位置の一例を示す斜視図である。図１１は、凹部２０１、２０２の形状を示す。尚、柱状電極４０の一部が除去されて露出するホール４０Ｈは省略されている。図１１の左側は、領域Ｒ１における研削加工面Ｓ１を示す。図１１の右側は、領域Ｒ２における研削加工面Ｓ２を示す。研削加工面Ｓ１、Ｓ２は、上記のように、研削加工面の位置（高さ）が配線１１、１２の幅、すなわち、凹部２０２の幅に応じて異なっている。
第４実施形態は、配線層１０に略平行な方向に延伸する配線１１、１２に代えて、パッド１１ａ、１２ａが設けられる点で、第１実施形態とは異なっている。
第１実施形態における図３と同様に、領域Ｒ１では、研削加工面Ｓ１は、凹部２０１よりも深い位置であり、凹部２０２を横切る。従って、領域Ｒ１では、凹部２０１内に形成されるパッド部材はすべて研削により除去され、配線１１に対応するパッド１１ａとして、凹部２０２内に形成されるパッド部材が残る。図３と同様に、領域Ｒ２では、研削加工面Ｓ２は、凹部２０１を横切る。従って、領域Ｒ２では、配線１２に対応するパッド１２ａとして、図１に示すように、配線部材１２１に対応するパッド部材１２１ａ、および、配線部材１２２に対応するパッド部材１２２ａが残る。
第４実施形態による半導体装置のその他の構成は、第１実施形態による半導体装置の対応する構成と同様であるため、その詳細な説明を省略する。
第４実施形態のように、配線１１、１２に代えてパッド１１ａ、１２ａが設けられてもよい。第４実施形態による半導体装置は、第１実施形態と同様の効果を得ることができる。
（第５実施形態）
図１２は、第５実施形態による研削位置の一例を示す斜視図である。第５実施形態は、パッド１１ａ、１２ａを柱状電極４０と一括で形成する点で、第４実施形態とは異なっている。すなわち、第４実施形態によるパッド１１ａ、１２ａおよび柱状電極４０がシングルダマシン法により形成されるのに対して、第５実施形態によるパッド１１ａ、１２ａおよび柱状電極４０は、デュアルダマシン法により形成される。従って、第５実施形態は、第３実施形態と第４実施形態との組み合わせである。
第５実施形態のように、パッド１１ａ、１２ａを柱状電極４０と一括に形成してもよい。第５実施形態による半導体装置は、第４実施形態と同様の効果を得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０ 配線層、１１ 配線、１１ｓ 側面、１２ 配線、１２１ 配線部材、１２２ 配線部材、１２３ 段差、１２ｓ 側面、２０ 絶縁層、２１ 絶縁層、２２ 絶縁層、２０１ 凹部、２０２ 凹部、２０３ 凹部、３０ バリアメタル膜、４０ 柱状電極、４０Ｈ ホール、５０ 導電性材料、６０ マスク材、６０ａ マスク材、７０ マスク材、Ｐ１ パターン、Ｐ１ａ、パターン、Ｐ２ パターン、Ｐ２ａ パターン、Ｒ１ 領域、Ｒ２ 領域、Ｗ１ 幅、Ｗ２ 幅、Ｗ３ 幅

Claims (12)

  1. 複数の配線を含む配線層を備え、
    前記配線は、
    前記配線層に略平行な方向の第１幅を有する第１配線と、
    前記第１配線間の間隔よりも広い間隔で配置される第２配線と、
    を有し、
    前記第２配線は、
    前記第１幅よりも大きい第２幅を有する第１配線部材と、
    前記第１配線部材上に設けられ、前記第２幅よりも大きい第３幅を有する第２配線部材と、
    を含む半導体装置。
  2. 前記配線層に略垂直な方向の前記第２配線の側面は、前記第１配線部材と前記第２配線部材との境界に、前記第２幅と前記第３幅との差に応じた段差を有する、請求項１に記載の半導体装置。
  3. 前記第１配線または前記第２配線の底部と電気的に接続され、前記配線層に略垂直な方向に延伸する柱状電極をさらに備え、
    前記柱状電極と接する前記第１配線または前記第２配線の底部は、前記柱状電極に向かって突出する、請求項１または請求項２に記載の半導体装置。
  4. 前記第１配線または前記第２配線と、前記柱状電極と、の接続面の前記配線層に略垂直な方向の高さは、前記柱状電極と接しない前記第１配線または前記第２配線の底部の高さよりも低い、請求項３に記載の半導体装置。
  5. 前記配線層に略垂直な方向の前記第１配線の高さは、前記第１配線部材の高さよりも低い、請求項１から請求項４のいずれか一項に記載の半導体装置。
  6. 前記配線層に略垂直な方向の前記第１配線の側面は、段差を有しない、請求項１から請求項５のいずれか一項に記載の半導体装置。
  7. 第１絶縁層上にマスク材を形成し、
    前記マスク材に、第１パターンを形成し、
    前記第１パターンの前記マスク材をマスクとして、前記第１絶縁層の上部を加工し、
    前記マスク材のパターンが前記第１パターンとは異なる第２パターンになるように、前記第１絶縁層に略平行な方向の前記マスク材の幅を変え、
    前記第２パターンの前記マスク材をマスクとして、前記第１絶縁層を加工することにより、前記第１絶縁層に、前記第１絶縁層の上部に設けられるの第１凹部、および、前記第１凹部の底部に設けられ、前記第１凹部の幅よりも小さい幅を有する第２凹部を形成し、
    前記第１凹部および前記第２凹部の内部に導電性材料を形成し、
    前記第１絶縁層および前記導電性材料を研削することにより、配線を形成する、
    ことを具備する、半導体装置の製造方法。
  8. 前記マスク材を選択的に成長させることにより、前記マスク材の幅を大きくする、ことをさらに具備する、請求項７に記載の半導体装置の製造方法。
  9. 前記マスク材を選択的にエッチングすることにより、前記マスク材の幅を小さくする、ことをさらに具備する、請求項７に記載の半導体装置の製造方法。
  10. 前記第１絶縁層上の第１領域における前記第２凹部の幅が前記第１領域とは異なる第２領域における前記第２凹部の幅よりも小さくなるように、前記第１凹部および前記第２凹部を形成し、
    前記第１領域における前記第１凹部内の前記導電性材料が除去されるように、前記第１絶縁層および前記導電性材料を研削する、
    ことをさらに具備する、請求項７から請求項９のいずれか一項に記載の半導体装置の製造方法。
  11. 前記第２領域における前記第１凹部内の前記導電性材料の少なくとも一部が残るように、前記第１絶縁層および前記導電性材料を研削する、
    ことをさらに具備する、請求項１０に記載の半導体装置の製造方法。
  12. 前記第１絶縁層を第２絶縁層上に形成する前に、前記第１絶縁層に略垂直な方向に延伸する柱状電極を前記第２絶縁層に形成し、
    前記柱状電極の上端部を露出させるように、前記第１凹部および前記第２凹部を形成した後、前記マスク材を除去するとともに、前記柱状電極の一部を除去する、
    ことをさらに具備する、請求項７から請求項１１のいずれか一項に記載の半導体装置の製造方法。
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