KR20120121796A - 관통 전극을 위한 금속 패턴 형성방법 - Google Patents

관통 전극을 위한 금속 패턴 형성방법 Download PDF

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Abstract

본 발명의 관통 전극을 위한 금속 패턴 형성방법은, 웨이퍼 내에 제1 비아 홀을 형성하는 단계; 제1 비아 홀을 서로 식각 선택비가 상이한 적어도 2층 이상의 절연 물질이 적층된 몰드층으로 매립하는 단계; 몰드층을 식각하여 상부에서 하부로 갈수록 폭이 넓어지는 제2 비아 홀을 형성하는 단계; 및 제2 비아 홀을 금속막으로 매립하여 금속 패턴을 형성하는 단계를 포함한다.

Description

관통 전극을 위한 금속 패턴 형성방법{Method for fabricating a metal pattern for through interconnections}
본 발명은 반도체 제조방법에 관한 것으로서, 보다 상세하게는 관통 전극을 위한 금속 패턴 형성방법에 관한 것이다.
최근 전자 제품의 소형화 및 고성능화됨에 따라 초소형 대용량의 반도체 메모리에 대한 요구도 증대되고 있다. 반도체 메모리 제조업체에서는 하나의 반도체 패키지에 여러 개의 반도체 칩을 실장하는 멀티 칩 패키지(Multi Chip Package)를 통하여 반도체 메모리 소자의 저장용량을 증대시키려고 노력하고 있다.
멀티 칩 패키지 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있으며 대량 생산 등의 이점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있어 관통 전극(TSV: Through Silicon Via)을 이용한 패키지 구조가 제안되었다. 관통 전극(TSV)을 채용한 패키지는, 웨이퍼 단계에서 각 칩 내에 관통 전극을 형성한 후 이 관통 전극에 의해 칩들간 물리적 및 전기적 연결이 이루어지도록 한 구조이다. 이러한 관통 전극(TSV)은 비아 홀(via hole)을 형성하고 비아 홀을 금속막으로 매립하는 과정으로 형성하고 있다. 비아 홀을 매립하는 금속 물질로 일반적으로 구리를 이용하고 있는데 구리의 열팽창 계수가 유전체막보다 10배 정도 큰 값을 가지며, 이에 따라 반도체 소자를 제조하기 위해 진행하는 열 공정에서 급격한 팽창이 이루어진다. 이러한 급격한 팽창에 의해 구리 금속막 내부에 압축 스트레스(compressive stress)가 쌓이게 되는데, 압축 스트레스가 커지면 비아 홀 표면으로부터 구리가 돌출하는 문제가 발생하고 있다.
도 1은 관통 전극을 위한 금속 패턴을 형성하는 과정에서 발생된 불량을 설명하기 위해 나타내보인 도면이다.
도 1을 참조하면, 실리콘 웨이퍼(100) 내에 형성된 비아 홀(105)을 구리 금속막(110)으로 채운다. 실리콘 웨이퍼(100)의 표면과 동일한 높이로 비아 홀(105)을 구리 금속막(110)으로 채우는 경우에도 이후 열 공정을 진행하는 과정에서 구리가 팽창함에 따라 실리콘 웨이퍼(100)의 표면으로부터 돌출되는 현상이 발생한다. 이와 같이 구리 금속막(110)이 실리콘 웨이퍼(100) 표면으로부터 돌출된 상태에서 구리 금속막(110) 표면을 덮는 캡핑막(115)을 형성하고 그 위에 금속 배선(120)을 형성하게 되면 실리콘 웨이퍼(100)의 표면으로부터 돌출된 형상을 따라 캡핑막(115) 및 금속 배선(120)이 형성되어 굴곡을 가진 형태로 형성되고 특히 실리콘 웨이퍼(100)와 인접하는 비아 홀(105)의 상부에서는 토끼 귀 형상으로 돌출된 형태로 형성된다. 이와 같이 비아 홀(105) 표면이 평평하지 않으면, 이후 전극들과 연결하기 위한 콘택을 형성하기위해 콘택홀을 형성하는 과정에서 식각이 완전하게 이루어지지 않아 콘택홀이 형성되지 않는 문제가 발생하여 소자 불량을 유발하게 된다.
본 발명이 이루고자 하는 기술적 과제는, 관통 전극(TSV)을 형성하는 과정에서 비아 홀 하부 측면부에 노치 현상이 발생되는 것을 방지할 수 있는 관통 전극을 위한 금속 패턴 형성방법을 제공하는데 있다.
본 발명의 실시예에 따른 관통 전극을 위한 금속 패턴 형성방법은, 웨이퍼 내에 제1 비아 홀을 형성하는 단계; 상기 제1 비아 홀을 서로 식각 선택비가 상이한 적어도 2층 이상의 절연 물질이 적층된 몰드층으로 매립하는 단계; 상기 몰드층을 식각하여 상부에서 하부로 갈수록 폭이 넓어지는 제2 비아 홀을 형성하는 단계; 및 상기 제2 비아 홀을 금속막으로 매립하여 금속 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 몰드층은 제1 절연막, 상기 제1 절연막보다 상대적으로 식각 속도가 느린 제2 절연막 및 상기 제2 절연막보다 상대적으로 식각 속도가 느린 제3 절연막이 적층된 구조로 형성하는 것이 바람직하다.
상기 몰드층을 형성하는 단계는, 상기 제1 비아홀 상에 상기 제1 절연막을 형성하여 매립하는 단계; 상기 제1 절연막을 리세스하여 상기 제1 비아 홀의 하부를 일부 매립하게 제1 절연막을 형성하는 단계; 상기 제1 절연막이 형성된 제1 비아 홀 상에 제2 절연막을 형성하여 매립하는 단계; 상기 제2 절연막을 리세스하여 상기 제1 절연막이 형성된 제1 비아 홀을 일부 매립하게 제2 절연막을 형성하는 단계; 및 상기 제1 비아 홀의 남은 공간을 상기 제3 절연막으로 매립하는 단계를 포함하는 하는 것이 바람직하다.
상기 제1 절연막은 폴리실라잔(polysilazane)을 포함하는 스핀 온 절연막으로 형성하고, 상기 제2 절연막은 피.에스.지(PSG)막을 포함하여 형성하며, 상기 제3 절연막은 테오스(TEOS)막 또는 고밀도 플라즈마(HDP) 방식으로 형성한 산화막으로 형성하는 것이 바람직하다.
상기 제2 비아 홀을 형성하는 단계는 상기 몰드층의 서로 식각 선택비가 상이한 적어도 2층 이상의 절연 물질들의 경계 부분에서 상대적으로 식각 선택비가 빠른 절연 물질의 측면방향으로 더 식각되어 부정형의 홀 형상으로 형성하는 것이 바람직하다.
상기 금속막은 금(Au), 구리(Cu) 또는 텅스텐(W)의 단일막 또는 하나 이상의 복합막으로 형성하는 것이 바람직하다.
본 발명에 따르면, 비아 홀에 서로 식각선택비가 상이한 적어도 2층 이상의 절연물질로 이루어진 몰드층을 도입하고, 비아 홀을 원통형 대신 부정형으로 형성함으로써 구리가 돌출되는 현상을 방지할 수 있다.
또한 서로 식각선택비가 상이한 적어도 2층 이상의 절연물질로 이루어진 몰드층을 도입함으로써 비아 홀을 형성하기 위한 식각 공정에서 비아 홀의 하부의 폭이 상부의 폭보다 넓게 형성되어 콘택과의 접촉 면적을 증가시켜 저항을 감소시킬 수 있다.
도 1은 비아 홀을 형성하는 과정에서 발생된 불량을 설명하기 위해 나타내보인 도면이다.
도 2 내지 도 12는 본 발명의 실시예에 따른 관통 전극을 위한 금속 패턴 형성방법을 설명하기 위해 나타내보인 도면들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 2 내지 도 12는 본 발명의 실시예에 따른 관통 전극을 위한 금속 패턴 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 2를 참조하면, 다수의 반도체 칩으로 이루어진 실리콘 웨이퍼(200) 상에 관통 전극(TSV: Through Silicon Via)을 형성될 영역의 실리콘 웨이퍼(200) 표면 일부를 노출시키는 제1 마스크 패턴(201)을 형성한다. 여기서 관통 전극(TSV)을 형성하는 방법 가운데 실리콘 웨이퍼의 후면으로부터 비아 홀(via hole)을 형성하는 방식을 적용하며, 이를 위해 제1 마스크 패턴(201)은 실리콘 웨이퍼(200)의 후면(back side)에 형성한다. 실리콘 웨이퍼(200)의 후면과 반대되는 배선 패턴이 형성된 전면(front side)에는 비록 도면에 도시하지는 않았지만 식각 정지막이 형성될 수 있다. 식각 정지막은 실리콘 웨이퍼(200)와 식각 선택비를 가지는 물질로 형성할 수 있다. 제1 마스크 패턴(201)은 실리콘 웨이퍼(200)는 중심부 및 가장자리부에서 관통 전극(TSV)이 형성될 영역의 실리콘 웨이퍼(200) 표면 일부를 노출시킨다. 이 제1 마스크 패턴(201)은 레지스트 물질로 형성할 수 있다.
도 3을 참조하면, 제1 마스크 패턴(201)을 식각마스크로 한 식각 공정으로 실리콘 웨이퍼(200) 후면의 노출된 표면을 식각하여 제1 비아 홀(205)을 형성한다. 제1 비아 홀(205)은 실리콘 웨이퍼(200)의 백 그라인딩이 이루어지지 않은 상태이므로 관통된 홀(hole)이 아닌 트렌치 구조로 형성된다. 여기서 제1 비아 홀(205)의 폭(202)은 일반적인 비아 홀의 폭(203)보다 적어도 8㎛보다 크게 형성하는 것이 바람직하다. 그리고 제1 마스크 패턴(201)은 스트립(strip) 공정을 진행하여 제거한다.
도 4를 참조하면, 실리콘 웨이퍼(200) 상에 제1 절연막(210)을 형성하여 트렌치 형상의 제1 비아 홀(205)을 채운다. 이를 위해 실리콘 웨이퍼(200)를 스핀 코팅기(spin coater)에 배치한다. 다음에 스핀 코팅기를 일 방향으로 회전시키면서 스핀 코팅기에 배치되어 있는 실리콘 웨이퍼(200) 상에 솔벤트(solvent) 및 용질(solute)이 혼합되어 있는 화합물을 포함하는 제1 절연막(210)을 도포하여 제1 비아 홀(205)을 매립한다. 여기서 제1 절연막(210)은 리플로우(reflow) 특성이 우수한 스핀 온 절연막(SOD; Spin On Dielectric)막으로 형성하며, 예를 들어 폴리실라잔(polysilazane)으로 형성할 수 있다. 폴리실라잔은 액상 상태로 유동성을 가지므로, 회전 도포에 의해 제1 비아 홀(205)을 채우며 도포된다. 도포된 폴리실라잔 용액의 용매(solvent)를 휘발시키고, 연후에 도포된 폴리실라잔을 큐어링(curing)하여 제1 절연막(210)을 형성한다. 이러한 폴리실라잔 SOD층의 큐어링 과정은 수소가스(H2) 및 산소 가스(O2)를 포함하는 반응 분위기를 수반하는 열처리(annealing) 과정으로 수행될 수 있다. 이러한 큐어링 과정에서 고분자 상태의 폴리실라잔은 수소 및 산소와 반응하여 실질적으로 실리콘 산화물층을 생성시키게 된다.
도 5를 참조하면, 제1 절연막(도 4의 210)을 리세스하여 제1 비아 홀(205)의 하부를 일부 매립하는 제1 절연막(210a)을 형성한다. 이를 위해 제1 비아 홀(205)을 모두 매립하는 제1 절연막(210)에 식각 공정을 수행하여 제1 절연막(210a)을 제1 깊이(d1)까지 리세스시켜 제1 비아 홀(205) 하부에 남긴다. 여기서 식각 공정은 실리콘 산화물층을 선택적으로 식각하는 식각용액을 공급하여 진행하는 습식 식각방식으로 수행할 수 있다. 경우에 따라서는 습식 식각을 수행하기 전에 제1 절연막(도 4의 210)에 대한 평탄화를 수행할 수 있다. 평탄화 공정은 습식 식각 공정에서 제1 절연막(210)을 균일하게 리세스 시키기 위해 진행한다.
도 6을 참조하면, 실리콘 웨이퍼(200) 상에 제2 절연막(215)을 형성하여 제1 절연막(210a)이 형성된 제1 비아 홀(205)을 채운다. 제2 절연막(215)은 제1 절연막(210a)과 상이한 식각선택비를 가지면서 제1 절연막(210a)보다 상대적으로 막질이 단단한 물질로 형성하는 것이 바람직하다. 제1 절연막(210a)을 폴리실라잔으로 형성하는 경우 제2 절연막(215)은 피.에스.지(PSG: Phosphorus Silicate Glass)막으로 형성하는 것이 바람직하다. 피.에스.지(PSG)막은 화학기상증착(CVD; Chemical vapor deposition) 방식으로 형성할 수 있다.
도 7을 참조하면, 제2 절연막(도 6의 215)을 리세스하여 제1 절연막(210a)이 형성된 제1 비아 홀(205)의 하부를 일부 매립하는 제2 절연막(215a)을 형성한다. 이를 위해 제1 비아 홀(205)을 매립하는 제2 절연막(215)에 식각 공정을 수행하여 제2 절연막(215a)을 제2 깊이(d2)까지 리세스시켜 제1 비아 홀(205) 하부의 제1 절연막(210a) 상에 남긴다. 여기서 식각 공정은 피.에스.지(PSG)막을 선택적으로 식각하는 식각용액을 공급하여 진행하는 습식 식각방식으로 수행할 수 있다. 경우에 따라서는 습식 식각을 수행하기 전에 제2 절연막(도 6의 215)에 대한 평탄화를 수행할 수 있다. 평탄화 공정은 습식 식각 공정에서 제2 절연막(215)을 균일하게 리세스 시키기 위해 진행한다.
도 8을 참조하면, 실리콘 웨이퍼(200) 상에 제3 절연막(220)을 형성하여 제1 절연막(210a) 및 제2 절연막(215a)이 적층된 제1 비아 홀(205)을 채운다. 제3 절연막(220)은 제1 절연막(210a) 및 제2 절연막(215a)과 상이한 식각선택비를 가지면서 제1 및 제2 절연막(210a, 215a)보다 상대적으로 막질이 단단한 물질로 형성하는 것이 바람직하다. 제2 절연막(210a)을 피.에스.지(PSG)막으로 형성하는 경우, 제3 절연막(220)은 테오스(TEOS: Tetra ethyl ortho silicate)막 또는 고밀도 플라즈마(HDP; High density plasma) 방식으로 형성한 산화막으로 형성하는 것이 바람직하다. 제3 절연막(220)을 테오스(TEOS)막으로 형성하는 경우, 테오스 소스(TEOS source)의 흐름량에 비해 10배 내지 20배 큰 흐름량(flow rate)으로 오존(O3) 가스를 제공하여, 오존 가스와 테오스 소스의 반응으로 산화물을 증착할 수 있다. 이때, 수증기(H2O)를 더 제공하여, 막질 내의 불순물의 잔류를 억제한다. 수증기는 테오스 소스의 유기 리간드(legand)와 반응하여 유기물이 막질 내에 잔류하는 것을 억제한다. 제3 절연막(220)을 고밀도 플라즈마 산화막으로 형성하는 경우에는, 실란(SiH4) 가스를 포함하는 HDP 증착 소스를 공급하면서 플라즈마를 형성하여 형성된 플라즈마 이온을 흡착시켜 형성할 수 있다.
도 9를 참조하면, 제3 절연막(도 8의 220)을 리세스하여 제1 및 제2 절연막(210a, 215a)이 형성된 제1 비아 홀(205)의 남은 공간을 매립하는 제3 절연막(220a)을 형성한다. 이를 위해 제1 비아 홀(205)을 매립하는 제3 절연막(220)에 식각 공정을 수행하여 제3 절연막(220a)을 실리콘 웨이퍼(200)의 표면과 일치하는 제1 위치(e)까지 리세스시켜 제1 비아 홀(205)의 남은 공간을 제3 절연막(220a)으로 매립한다. 여기서 식각 공정은 테오스(TEOS)막 또는 고밀도 플라즈마 산화막을 선택적으로 식각하는 식각용액을 공급하여 진행하는 습식 식각방식으로 수행할 수 있다. 경우에 따라서는 습식 식각을 수행하기 전에 제3 절연막(도 8의 220)에 대한 평탄화를 수행할 수 있다. 평탄화 공정은 습식 식각 공정에서 제3 절연막(220)을 균일하게 리세스 시키기 위해 진행한다. 이러한 제3 절연막(220a)이 형성되어 제1 비아 홀(205)의 나머지 공간을 매립함에 따라 제1 비아 홀(205)의 내부는 서로 식각 선택비가 상이한 물질로 이루어진 제1 절연막(210a), 제2 절연막(215a) 및 제3 절연막(220a)이 순차적으로 적층된 구조로 이루어진 몰드층(233)으로 매립된다. 몰드층(233)은 구리 물질이 돌출되는 것을 방지하기 위해 이후 형성될 제2 비아 홀의 형상을 구현하기 위한 틀(mold) 역할을 한다.
도 10을 참조하면, 제3 절연막(220a)의 표면 일부를 노출시키는 제2 마스크 패턴(225)을 형성한다. 제2 마스크 패턴(225)은 관통 전극(TSV)이 형성될 영역의 제3 절연막(220a)의 표면 일부를 노출시키는 개구부(230)을 포함한다. 이 제2 마스크 패턴(225)은 레지스트 물질로 형성할 수 있다.
도 11을 참조하면, 제2 마스크 패턴(225)을 식각배리어막으로 한 식각 공정을 진행하여 서로 식각선택비가 상이한 물질이 적어도 2층 이상 적층된 구조로 이루어진 몰드층(233) 내에 제2 비아 홀(235)을 형성한다. 제2 비아 홀(235)은 산화물을 선택적으로 식각하는 식각용액을 공급하여 진행하는 습식식각방식으로 진행할 수 있다. 다층 구조로 형성된 몰드층(233)에서 하부에 위치한 제1 절연막(210a)은 상부에 배치된 제2 절연막(215a) 및 제3 절연막(220a)보다 상대적으로 식각 속도가 빠르다. 이는 스핀 온 절연막의 막질이 피.에스.지막, 테오스(TEOS)막 또는 고밀도 플라즈마 산화막의 막질보다 상대적으로 무른(soft) 성질을 가지고 있어 식각 용액에 영향을 더 많이 받기 때문이다. 이러한 식각 속도의 차이에 의해 동일한 습식식각용액을 공급하는 경우에도 피.에스.지막, 테오스(TEOS)막 또는 고밀도 플라즈마 산화막보다 스핀 온 절연막에서 습식식각용액에 의한 손실이 더 발생하여 식각된다. 이에 따라 제2 비아 홀(235)은 제1 절연막(210a)이 배치된 하부에서 가장 넓은 제1 폭(240)으로 형성되며, 제3 절연막(215a)이 배치된 상부로 갈수록 좁은 제2 폭(250)으로 형성된다. 여기서 습식식각공정을 진행하는 동안 식각 선택비가 상이한 막들의 경계, 예를 들어 제1 절연막(210a)과 제2 절연막(215a)의 제1 경계(b) 및 제2 절연막(215a) 및 제3 절연막(220a)의 제2 경계(c)에서는 식각 선택비가 상대적으로 더 빠른 제1 절연막(210a)의 측면(lateral) 및 제2 절연막(215a)의 측면방향으로 식각된다. 이에 따라 제2 비아 홀(235)은 원통형 대신 부정형의 홀(hole) 형상으로 형성된다.
도 12를 참조하면 제2 비아 홀(도 11의 235)을 금속막으로 매립하여 관통 전극을 위한 금속 패턴(260)을 형성한다. 이를 위해 먼저, 제2 비아 홀(235)이 형성된 실리콘 웨이퍼(200) 전면에 씨드(seed) 금속막(미도시함)을 형성한 다음, 제2 비아 홀(234) 내에 전해도금 공정을 진행하여 전해 물질, 즉, 금속막으로 제2 비아 홀(235)을 매립한다. 다음에 금속막을 평탄화하여 실리콘 웨이퍼(200)의 표면을 노출시킨다. 이에 따라 제2 비아 홀을 매립하는 금속 패턴(260)이 형성된다. 여기서 씨드 금속막을 형성하기 이전에 금속 패턴(260)이 실리콘 웨이퍼(200)과 반응하는 것을 방지하는 역할을 하는 배리어 금속막을 더 포함하여 형성할 수 있다. 또한 제2 비아 홀(235)을 매립하는 금속막은 금(Au), 구리(Cu) 또는 텅스텐(W)의 단일막 또는 하나 이상의 복합막으로 형성할 수 있다. 이 경우 금속막은 화학적기계적연마(CMP; Chemical Mechanical Polishing) 방식으로 평탄화할 수 있다.
본 발명은 비아 홀을 매립하여 관통 전극을 위한 금속 패턴을 형성하는 과정에서 구리의 팽창에 의해 실리콘 웨이퍼의 표면 위로 돌출함에 따라 유발되는 문제점을 개선하기 위해, 비아 홀에 서로 식각선택비가 상이한 적어도 2층 이상의 절연물질로 이루어진 몰드층을 도입하고 비아 홀을 원통형 대신 부정형으로 형성함으로써 구리가 돌출되는 현상을 방지할 수 있다. 또한 서로 식각선택비가 상이한 적어도 2층 이상의 절연물질로 이루어진 몰드층을 도입함으로써 비아 홀을 형성하기 위한 식각 공정에서 비아 홀의 하부의 폭이 상부의 폭보다 넓게 형성됨에 따라 이후 형성될 콘택과의 접촉 면적을 증가시켜 저항을 감소시킬 수 있다.
200: 실리콘 웨이퍼 205 : 제1 비아 홀
210 : 제1 절연막 215 : 제2 절연막
220 : 제3 절연막 235 : 제2 비아 홀
260 : 금속 패턴

Claims (8)

  1. 웨이퍼 내에 제1 비아 홀을 형성하는 단계;
    상기 제1 비아 홀을 서로 식각 선택비가 상이한 적어도 2층 이상의 절연 물질이 적층된 몰드층으로 매립하는 단계;
    상기 몰드층을 식각하여 상부에서 하부로 갈수록 폭이 넓어지는 제2 비아 홀을 형성하는 단계; 및
    상기 제2 비아 홀을 금속막으로 매립하여 금속 패턴을 형성하는 단계를 포함하는 관통 전극을 위한 금속 패턴 형성방법.
  2. 제1항에 있어서,
    상기 몰드층은 제1 절연막, 상기 제1 절연막보다 상대적으로 식각 속도가 느린 제2 절연막 및 상기 제2 절연막보다 상대적으로 식각 속도가 느린 제3 절연막이 적층된 구조로 형성하는 관통 전극을 위한 금속 패턴 형성방법.
  3. 제2항에 있어서,
    상기 몰드층을 형성하는 단계는,
    상기 제1 비아홀 상에 상기 제1 절연막을 형성하여 매립하는 단계;
    상기 제1 절연막을 리세스하여 상기 제1 비아 홀의 하부를 일부 매립하게 제1 절연막을 형성하는 단계;
    상기 제1 절연막이 형성된 제1 비아 홀 상에 제2 절연막을 형성하여 매립하는 단계;
    상기 제2 절연막을 리세스하여 상기 제1 절연막이 형성된 제1 비아 홀을 일부 매립하게 제2 절연막을 형성하는 단계; 및
    상기 제1 비아 홀의 남은 공간을 상기 제3 절연막으로 매립하는 단계를 포함하는 관통 전극을 위한 금속 패턴 형성방법.
  4. 제2항에 있어서,
    상기 제1 절연막은 폴리실라잔(polysilazane)을 포함하는 스핀 온 절연막으로 형성하는 관통 전극을 위한 금속 패턴 형성방법.
  5. 제2항에 있어서,
    상기 제2 절연막은 피.에스.지(PSG)막을 포함하여 형성하는 관통 전극을 위한 금속 패턴 형성방법.
  6. 제2항에 있어서,
    상기 제3 절연막은 테오스(TEOS)막 또는 고밀도 플라즈마(HDP) 방식으로 형성한 산화막으로 형성하는 관통 전극을 위한 금속 패턴 형성방법.
  7. 제1항에 있어서,
    상기 제2 비아 홀을 형성하는 단계는 상기 몰드층의 서로 식각 선택비가 상이한 적어도 2층 이상의 절연 물질들의 경계 부분에서 상대적으로 식각 선택비가 빠른 절연 물질의 측면방향으로 더 식각되어 부정형의 홀 형상으로 형성하는 관통 전극을 위한 금속 패턴 형성방법.
  8. 제1항에 있어서,
    상기 금속막은 금(Au), 구리(Cu) 또는 텅스텐(W)의 단일막 또는 하나 이상의 복합막으로 형성하는 관통 전극을 위한 금속 패턴 형성방법.
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