CN113539946A - 半导体结构及其形成方法 - Google Patents

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Abstract

该发明涉及半导体技术领域，公开了一种半导体结构及其形成方法。该方法包括：提供半导体衬底，所述半导体衬底包含硅通孔；在所述半导体衬底表面形成介电层，所述介电层具有埋入式金属着陆垫；刻蚀所述介电层以形成连通所述硅通孔和所述金属着陆垫的连通孔。本发明通过改善现有技术工艺，有效避免铜阻挡层的扩散，提升其阻挡效果。同时降低连接着陆垫的对准要求，避免对准异常；减小着陆垫的尺寸，增加可设计面积。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体技术领域，具体涉及一种半导体结构及其形成方法。
背景技术
动态随机存储器是一种广泛应用多计算机系统的半导体存储器。随着半导体集成电路器件特征尺寸的不断缩小，动态随机存储器也不断的往高积集度发展，因此，给半导体制造技术提出了更加严峻的挑战。尤其是半导体结构的封装技术是提高芯片集成度的主要方法之一。
现有半导体技术领域中，由于硅通孔(TSV，又称硅通孔结构)刻蚀完成后需要在侧壁生成硅通孔绝缘层以杜绝硅通孔金属对基底产生漏电。然而当硅通孔着陆于金属着陆垫的情形下，在硅通孔形成钽或氮化钽层前填入硅通孔绝缘层反而会出现金属的扩散。同时，现有技术若采用硅通孔绝缘层沉积二次刻蚀然后才填充的方法，未考虑到此二次刻蚀可能会在材质转换上产生侧蚀，或是未顾及到此经两次刻蚀而更深的硅通孔底洞，反而更不利于金属阻障层的生成，也会成为未来芯片脱层的弱点。还有，如果二次刻蚀的轴线垂直到底，需为此搭配上较大的着陆垫，造成设计空间的浪费。
对于堆叠结构而言，如果要应用在硅片堆叠后的最终硅通孔结构时,这种对侧壁保护较弱的硅通孔刻蚀有可能在硅片之间键合处之弱接合面产生明显侧蚀,除了不利于金属阻障层的生成以外,也会成为未来芯片脱层的弱点。
因此，如何改善现有技术工艺，降低连接着陆垫的对准要求，避免对准异常；减小着陆垫的尺寸，增加可设计面积，同时有效避免金属阻障层的扩散，提升其阻挡效果，是目前亟待解决的技术问题。
发明内容
本发明的目的在于提供一种半导体结构及其形成方法，通过选择强化侧壁保护的工艺来提升金属阻障层效果，接合面以降低侧蚀刻来保护侧壁材质转换介面或硅片之间键合处之弱，从而有效避免金属阻障层的扩散，提升其阻挡效果。同时降低连接着陆垫的对准要求，避免对准异常；减小着陆垫的尺寸，增加可设计面积。
为解决上述技术问题，本发明中提供了一种半导体结构形成方法，所述形成方法包括如下步骤：
提供半导体衬底，所述半导体衬底包含硅通孔；
在所述半导体衬底表面形成介电层，所述介电层具有埋入式金属着陆垫；
刻蚀所述介电层以形成连通所述硅通孔和所述金属着陆垫的连通孔。
可选的，所述半导体衬底具有硅通孔结构的步骤进一步包括：所述连通孔底部、内壁和所述硅通孔内壁形成钝化层；填充金属至所述连通孔及所述硅通孔。
可选的，所述埋入式金属着陆垫靠近连通孔的一端表面设有钝化层，其远离所述连通孔的一端表面与所述介电层中的阻挡层相接。
可选的，所述连通孔与所述金属着陆垫的接触面为第一接触面，所述第一接触面与所述连通孔侧壁形成的夹角为α，45°≤α<90°。
可选的，所述连通孔与所述硅通孔的接触面为第二接触面，所述第一接触面的面积小于所述第二接触面的面积；所述第一接触面的尺寸比所述第二接触面的尺寸小0.2-2微米。
本发明还提供一种半导体结构，所述半导体结构包括：
半导体衬底，包含硅通孔；
介电层，沉积于所述半导体衬底表面，所述介电层具有埋入式金属着陆垫；
连通孔，设置于所述介电层中，所述金属着陆垫与所述硅通孔通过连通孔相连通。
可选的，所述连通孔与所述金属着陆垫的接触面为第一接触面，所述第一接触面与所述连通孔侧壁形成的夹角为α，45°≤α<90°。
可选的，所述连通孔与所述硅通孔的接触面为第二接触面，所述第一接触面的面积小于所述第二接触面的面积；所述第一接触面的尺寸比所述第二接触面的尺寸小0.2-2微米。
可选的，所述所述连通孔底部、内壁和所述硅通孔内壁设置有钝化层，所述硅通孔与所述连通孔于钝化层内填充有金属。
本发明还提供一种半导体结构形成方法，所述形成方法包括如下步骤：
提供多个半导体衬底，所述半导体衬底包含硅通孔；
在所述半导体衬底表面形成介电层，所述介电层具有埋入式金属着陆垫；
在所述介电层表面堆叠半导体衬底，在半导体衬底表面继续形成介电层，以形成介电层与半导体衬底层层堆叠；
刻蚀所述介电层以形成连通所述硅通孔结构和所述金属着陆垫的连通孔。
可选的，所述连通孔底部、内壁和所述硅通孔内壁形成钝化层；填充金属至所述连通孔及所述硅通孔。
可选的，所述埋入式金属着陆垫远离连通孔的一端表面设置有钝化层，其靠近连通孔的一端表面与介电层中的阻挡层相接。
可选的，所述连通孔与所述金属着陆垫的接触面为第一接触面，所述第一接触面与所述连通孔侧壁形成的夹角为α，45°≤α<90°。
可选的，所述连通孔与所述硅通孔结构的接触面为第二接触面，所述第一接触面的面积小于所述第二接触面的面积；所述第一接触面的尺寸比所述第二接触面的尺寸小0.2-2微米。
可选的，同一层介电层中设置有第一阻挡层及第二阻挡层，第一阻挡层下表面设置有埋入式金属着陆垫，其通过连通孔与上层半导体衬底的硅通孔相连；第二阻挡层下表面通过导线与下层半导体衬底的硅通孔相连。
本发明还提供一种半导体结构，所述半导体结构包括：
多个半导体衬底，包含硅通孔；
介电层，沉积于所述半导体衬底表面，所述介电层具有埋入式金属着陆垫；用于与半导体衬底层层堆叠；
连通孔，设置于介电层中，所述金属着陆垫与所述硅通孔通过连通孔相连通。
可选的，所述连通孔与金属着陆垫的接触面为第一接触面，所述第一接触面与所述连通孔侧壁形成的夹角为α，45°≤α<90°。
可选的，所述连通孔与所述硅通孔结构的接触面为第二接触面，所述第一接触面的面积小于所述第二接触面的面积；所述第一接触面的尺寸比所述第二接触面的尺寸小0.2-2微米。
可选的，所述连通孔底部、内壁和硅通孔内壁设置有钝化层，硅通孔与所述连通孔于钝化层内填充有金属。
本发明的优点在于，相较于现有的半导体技术中硅通孔封装技术，本发明主要针对硅通孔与金属着陆垫的设计进行改进，新的结构设计由于设置有连通孔，可以避免金属着陆垫与硅通孔必要接触，同时降低连接着陆垫的对准要求，避免对准异常；减小着陆垫的尺寸，增加可设计面积。另外，通过选择强化侧壁保护的工艺来提升金属阻障层效果，接合面以降低侧蚀刻来保护侧壁材质转换介面或硅片之间键合处之弱，从而有效避免金属阻障层的扩散，提升其阻挡效果。
附图说明
图1至图5为本发明的一实施方式的半导体结构形成方法依次实施各步骤所得到结构示意图；
图6至图9为本发明的另一实施方式的半导体结构形成方法依次实施各步骤所得到结构示意图。
附图标记：
100：半导体衬底；200：金属着陆垫；210：着陆垫钝化层；
130：硅通孔；111：连通孔；110：介电层；101：绝缘层；
102：钝化层；120：阻挡层；300：填充金属。
具体实施方式
以下结合附图和具体实施方式对本发明提出的一种半导体结构及其形成方法作进一步详细说明。
步骤一：请参阅图1，提供半导体衬底100，所述半导体衬底100包含硅通孔130。其中，所述硅通孔130的形成具体步骤为：刻蚀所述半导体衬底100以形成开孔；沉积绝缘层101于所述开孔表面。
所述半导体衬底100可以包括但不限于单晶硅衬底、多晶硅衬底、氮化镓衬底或蓝宝石衬底，另外，半导体衬底100为单晶衬底或多晶衬底时，还可以是本征硅衬底或者是掺杂硅衬底，进一步，可以为N型多晶硅衬底或P型多晶硅衬底。
具体地说，在本实施方式中，通过干法刻蚀垂直于所述半导体衬底100表面，以形成衬底的开孔(即硅通孔130)。
在半导体制造中有两种基本的刻蚀工艺：干法刻蚀和湿法腐蚀。干法刻蚀是利用气态中产生的等离子体，通过光刻而开出的掩蔽层窗口，与暴露于等离子体中的硅片进行物理和化学反应，刻蚀掉硅片上暴露的表面材料的一种工艺技术方法。该干法刻蚀相对于湿法刻蚀，在刻蚀特性上既表现出化学的等方性(指纵横两个方向上均存在刻蚀)，又表现出物理的异方性(指单一纵向的刻蚀)。干法刻蚀是用等离子体进行薄膜刻蚀的技术。当气体以等离子体形式存在时，它具备两个特点：一方面等离子体中的这些气体化学活性比常态下时要强很多，根据被刻蚀材料的不同，选择合适的气体，就可以更快地与材料进行反应，实现刻蚀去除的目的；另一方面，还可以利用电场对等离子体进行引导和加速，使其具备一定能量，当其轰击被刻蚀物的表面时，会将被刻蚀物材料的原子击出，从而达到利用物理上的能量转移来实现刻蚀的目的。因此，干法刻蚀是晶圆片表面物理和化学两种过程平衡的结果。因此，在本实施方式中，采用干法刻蚀能够达到理想的效果，在所述半导体衬底100表面精准的刻蚀出所述矩形开孔的形状。
进一步的，沉积绝缘层101于所述硅通孔130的侧壁上。后续所述绝缘层101用于隔离硅通孔130内部的金属材料与半导体衬底。
进一步的，在所述半导体衬底100表面形成介电层110，所述介电层110具有埋入式金属着陆垫200，以及着陆垫钝化层210。具体地说，所述着陆垫钝化层210位于所述埋入式金属着陆垫200靠近连通孔111的一端表面；所述埋入式金属着陆垫200远离连通孔111的一端表面与介电层110中的阻挡层120相接。
具体地说，通过沉积工艺在所述半导体衬底100表面沉积介电层110。在薄膜沉积工艺中，主要的沉积方式有两种：化学气相沉积，将一种或数种物质的气体，以某种方式激活后，在衬底表面发生化学反应，并沉积出所需固体薄膜的生长技术；物理气相沉积，利用某种物理过程实现物质的转移，即将原子或分子转移到硅衬底表面，并沉积成薄膜的技术。沉积薄膜的技术还有旋涂法、电镀法等。比如：本实施方式中，介电层110的具体沉积方式可以是多样的。例如，采用化学气相沉积的方式，在半导体衬底100的表面，沉积预设厚度分布的介电层110。进一步的，可以单独运用控制导入气流的流速、控制导入气流的流量、控制沉积时长或控制沉积温度的控制手段，通过提高对气流和温度的控制精度，可以确保所有原子沉积时排列整齐，形成单晶层，最终在半导体衬底100的表面得到一层厚度均匀的介电层110。
常用的沉积材料有单晶硅、多晶硅、二氧化硅、氮化硅、隔离互连层的绝缘材料等。因此，介电层的材料可以包括但不限于二氧化硅、氮化硅、氮氧化硅、多晶硅、单晶硅、碳等。比如，在本实施方式中，介电层110的材料可以为碳化硅、氮化硅。
在本实施方式中，硅通孔130的开孔端与金属着陆垫200之间相隔介电层110、阻挡层120，两者在硅通孔封装技术开始之前互不连通。同时，所述本实施方式不仅适用于单片晶圆从B/S做硅通孔130，还适用于堆叠晶圆。进一步的，在另一实施例中，所述硅通孔130与所述金属着陆垫200可以不完全对准。即使由于二次刻蚀工艺误差，硅通孔130顶端没有与金属着陆垫的底端完全对应，只要有一部分连接，都可以实现导通功能。
因此，本实施方式可以杜绝制程过程中金属对衬底产生漏电；可以避免后续二次刻蚀可能会在材质转换上产生侧蚀。
步骤二：请参阅图2和图3，沿着硅通孔130二次刻蚀所述介电层110，以形成显露出所述金属着陆垫200的连通孔111。图2及图3为所述介电层110与所述半导体衬底100不同的位置关系的示意图，其中，图2为所述介电层110位于所述半导体衬底100上表面的示意图，图3为所述介电层110位于所述半导体衬底100下表面的示意图。请参考图2，若所述介电层110位于所述半导体衬底100上表面，则在该步骤二中，自所述半导体衬底100的下表面沿着硅通孔130继续刻蚀介电层110和阻挡层120，以形成显露出所述金属着陆垫200的连通孔111。请参考图3，若所述介电层110位于所述半导体衬底100下表面，则自所述半导体衬底100的上表面沿着硅通孔130继续刻蚀介电层110和阻挡层120，以形成显露出所述金属着陆垫200的连通孔111。
具体地说，在本具体实施方式中，所述介电层110位于所述半导体衬底100上表面，则自所述半导体衬底100的下表面沿着硅通孔130继续刻蚀介电层110和阻挡层120，以形成显露出所述金属着陆垫200的连通孔111。如图2所示，硅通孔130的开孔的截面为矩形，连通孔111的截面为梯形状。进一步的，采用相应的刻蚀工艺，沿着所述硅通孔130的开孔继续刻蚀所述介电层110和着陆垫钝化层210，以形成显露出所述金属着陆垫200的连通孔111。
在本实施方式中，采用等离子体进行薄膜刻蚀的技术，沿着所述半导体衬底100垂直的方向向下刻蚀，通过调整刻蚀参数，可以刻蚀出连通孔111，且使得连通孔111与金属着陆垫200的接触面积小于连通孔111与硅通孔130的接触面积，具体而言，例如刻蚀出如图所示的梯形状剖面的连通孔111。
具体地说，定义所述连通孔111与所述金属着陆垫200的接触面为第一接触面，所述第一接触面与所述连通孔111侧壁形成的夹角为α，45°≤α<90°。通过减小垂直角度，进而减小开口底端尺寸。同时，在后续工艺中，非垂直的坡度如梯形斜边还可以增加侧壁粘附力，防止脱层。
进一步的，定义所述连通孔111与所述硅通孔130的接触面为第二接触面，所述第一接触面的面积小于所述第二接触面的面积。由于连通孔111与金属着陆垫200的接触面积小于连通孔111与硅通孔130的接触面积，因此可以设计金属着陆垫200的尺寸小于硅通孔130的开孔尺寸。金属着陆垫200的尺寸比所述硅通孔130的开孔尺寸小0.2至2微米。同时，所述金属着陆垫200可以与预测相连接的开孔对准，也可以与预测相连接的开孔不完全对准。
因此，相较于现有的半导体技术中硅通孔封装技术，本发明主要针对硅通孔与金属着陆垫的设计进行改进，新的结构设计引入了连通孔，可以避免金属着陆垫与硅通孔必要接触，同时只需使得连通孔的一端与金属着陆垫接触，另一端与硅通孔相连接，而后填充金属后即可实现连通，如此设计降低连接着陆垫的对准要求，避免对准异常；且可以有效减小着陆垫的尺寸，增加可设计面积。另外，有效避免金属阻挡层的扩散，提升其阻挡效果。
步骤三：请参阅图4，在硅通孔130及连通孔111内壁形成钝化层102。
具体地说，沉积钝化层102于所述硅通孔130及连通孔111内壁表面。在本实施方式中，可以采用电镀法进行沉积。所述钝化层102的材料包括：钽、氮化钽、铜种子。
所述钝化层102用于阻止填充的导电材料向衬底迁移，并且也可改善导电材料与绝缘层间的附着，增强附着力。比如：所述钝化层102的材料为铜种子。为了更便于后续工艺中填充金属层，可以提前准备在本步骤中形成铜种子层。
由于对侧壁保护较弱的硅通孔刻蚀有可能在硅片之间键合处之弱接合面产生明显侧蚀，除了不利于金属阻障层的生成以外,也会成为未来芯片脱层的弱点。因此，需要在所述硅通孔及连通孔表面形成钝化层，有效避免金属阻障层的扩散，提升其阻挡效果。
因此，相较于现有的半导体技术中硅通孔封装技术，本实施方式设计硅通孔底层额外的梯度接触窗结构，选择强化侧壁保护的手法制作出明显斜角(非垂直)的轴线以便于底部形成钽或氮化钽层的均匀性，提升金属阻障效果。并保护侧壁材质转换介面或硅片之间键合处之弱接合面以降低侧蚀刻。通过选择强化侧壁保护的工艺来提升金属阻障层效果，接合面以降低侧蚀刻来保护侧壁材质转换介面或硅片之间键合处之弱，从而有效避免金属阻障层的扩散，提升其阻挡效果。低连接着陆垫的对准要求，避免对准异常；减小着陆垫的尺寸，增加可设计面积。
步骤四：请参阅图5，填充金属300至所述硅通孔130及连通孔111内，覆盖于所述钝化层102和所述金属着陆垫200。所述填充金属300可以为铜。
因此，本发明主要针对硅通孔与金属着陆垫的设计进行改进，新的结构设计可以避免金属着陆垫与硅通孔必要接触，同时降低连接着陆垫的对准要求，避免对准异常；减小着陆垫的尺寸，增加可设计面积。另外，通过选择强化侧壁保护的工艺来提升金属阻障层效果，接合面以降低侧蚀刻来保护侧壁材质转换介面或硅片之间键合处之弱，从而有效避免金属阻障层的扩散，提升其阻挡效果。
本发明还提供一种半导体结构。
请参考图2，所述半导体结构包括：半导体衬底100、金属着陆垫200、着陆垫钝化层210、绝缘层101、介电层110。
所述半导体衬底100具有硅通孔130。所述半导体衬底100可以包括但不限于单晶硅衬底、多晶硅衬底、氮化镓衬底或蓝宝石衬底，另外，半导体衬底100为单晶衬底或多晶衬底时，还可以是本征硅衬底或者是掺杂硅衬底，进一步，可以为N型多晶硅衬底或P型多晶硅衬底。在本实施方式中，通过干法刻蚀垂直于所述半导体衬底100表面，以形成衬底的开孔。所述绝缘层101用于隔离连通孔111内部的金属材料与半导体衬底100。
所述介电层110沉积于所述半导体衬底100表面，所述介电层100具有埋入式金属着陆垫200，以及着陆垫钝化层210。具体地说，所述着陆垫钝化层210位于所述埋入式金属着陆垫200靠近连通孔111的一端表面；所述埋入式金属着陆垫200远离连通孔111的一端表面与介电层110中的阻挡层102相接。所述介电层110的材料包括：二氧化硅、氮化硅、氮氧化硅中的至少一种。
在本实施方式中，硅通孔130的开孔与金属着陆垫200之间相隔介电层110、阻挡层102，两者在硅通孔封装技术开始之前互不连通。进一步的，在另一实施例中，所述硅通孔130的开孔与所述金属着陆垫200可以不完全对准。即使由于二次刻蚀工艺误差，硅通孔130顶端没有与金属着陆垫200的底端完全对应，只要有一部分连接，都可以实现导通功能。
所述连通孔111，基于上述半导体结构形成方法的具体实施方式形成。其中，沿着所述硅通孔130向下刻蚀所述介电层110和阻挡层120，以形成显露出所述金属着陆垫200的连通孔111。进一步的，采用相应的刻蚀工艺，沿着所述硅通孔130继续刻蚀所述介电层110和着陆垫钝化层210，以形成显露出所述金属着陆垫200的连通孔111。所述连通孔111的截面为梯形状。具体地说，定义所述连通孔111与所述金属着陆垫200的接触面为第一接触面，所述第一接触面与所述连通孔111侧壁形成的夹角为α，45°≤α<90°。通过减小垂直角度，进而减小开口底端尺寸。同时，在后续工艺中，非垂直的坡度如梯形斜边还可以增加侧壁粘附力，防止脱层。进一步的，定义所述连通孔111与所述硅通孔130的接触面为第二接触面，所述第一接触面的面积小于所述第二接触面的面积。由于连通孔111与金属着陆垫的接触面积小于连通孔111与硅通孔130的接触面积，因此可以设计金属着陆垫200的尺寸小于硅通孔130的开孔尺寸。金属着陆垫200的尺寸比所述硅通孔130的开孔尺寸小0.2至2微米。同时，所述金属着陆垫200可以与预测相连接的开孔对准，也可以与预测相连接的开孔不完全对准。
所述连通孔111底部、内壁和硅通孔130内壁设置有钝化层102，硅通孔130与所述连通孔111于钝化层内填充有金属300。所述填充金属300，填充至所述梯形状开口，覆盖于所述钝化层102和所述金属着陆垫200表面。
相较于现有的半导体技术中硅通孔封装技术，本发明主要针对硅通孔与金属着陆垫的设计进行改进，新的结构设计可以避免金属着陆垫与硅通孔必要接触，同时降低连接着陆垫的对准要求，避免对准异常；减小着陆垫的尺寸，增加可设计面积。另外，通过选择强化侧壁保护的工艺来提升金属阻障层效果，接合面以降低侧蚀刻来保护侧壁材质转换介面或硅片之间键合处之弱，从而有效避免金属阻障层的扩散，提升其阻挡效果。
本发明还提供半导体结构形成方法的另一实施方式。
步骤一：请参阅图6，提供多个半导体衬底100，所述半导体衬底100包含硅通孔130。其中，所述硅通孔130的形成具体步骤为：刻蚀所述半导体衬底100以形成开孔；沉积绝缘层101于所述开孔表面。
所述半导体衬底100可以包括但不限于单晶硅衬底、多晶硅衬底、氮化镓衬底或蓝宝石衬底，另外，半导体衬底100为单晶衬底或多晶衬底时，还可以是本征硅衬底或者是掺杂硅衬底，进一步，可以为N型多晶硅衬底或P型多晶硅衬底。
具体地说，在本实施方式中，通过干法刻蚀垂直于所述半导体衬底100表面，以形成衬底的开孔。进一步的，沉积绝缘层101于所述开孔的侧壁上。所述绝缘层101用于隔离连通孔111内部的金属材料与半导体衬底。
进一步的，在一个所述半导体衬底100表面形成介电层110，再在所述介电层110上形成一半导体衬底100。所述介电层110具有两个埋入式金属着陆垫200以及着陆垫钝化层210，该两个所述埋入式金属着陆垫200以及着陆垫钝化层210分别对应一个半导体衬底100的硅通孔130。其中，所述着陆垫钝化层210位于所述埋入式金属着陆垫200朝向硅通孔130的一端表面；所述埋入式金属着陆垫200远离硅通孔130的一端表面与介电层110中的阻挡层102相接。
请参阅图6为所述堆叠晶圆结构，其中上一层晶圆的硅通孔130和下一层晶圆金属着陆垫200的相接触。进一步的，所述硅通孔130的开孔与所述金属着陆垫200可以不完全对准。即使由于二次刻蚀工艺误差，硅通孔顶端没有与金属着陆垫的底端完全对应，只要有一部分连接，都可以实现导通功能。
因此，可在所述介电层110表面堆叠半导体衬底100，在半导体衬底100表面继续形成介电层110，以形成介电层110与半导体衬底100层层堆叠。
步骤二：请参阅图7，沿所述硅通孔130刻蚀所述介电层110，以形成显露出所述金属着陆垫200的连通孔111。。因此，各层衬底和其表面的介电层的连通孔111位置可以在垂直方向位于相同位置，也可以位置相错。
具体地说，沿着硅通孔130的开孔继续刻蚀介电层110和阻挡层120，以形成显露出所述金属着陆垫200的连通孔111，如图7所示为半导体结构的剖视图，硅通孔130的开孔的截面为矩形，连通孔111的截面为梯形状。进一步的，采用相应的刻蚀工艺，沿着所述硅通孔130的开孔继续刻蚀所述介电层110和着陆垫钝化层210，以形成显露出所述金属着陆垫200的连通孔111。
具体地说，定义所述连通孔111与所述金属着陆垫200的接触面为第一接触面，所述第一接触面与所述连通孔111侧壁形成的夹角为α，45°≤α<90°。通过减小垂直角度，进而减小开口底端尺寸。同时，在后续工艺中，非垂直的坡度如梯形斜边还可以增加侧壁粘附力，防止脱层。
进一步的，定义所述连通孔111与所述硅通孔130的接触面为第二接触面，所述第一接触面的面积小于所述第二接触面的面积。由于连通孔111与金属着陆垫200的接触面积小于连通孔111与硅通孔130的接触面积，因此可以设计金属着陆垫200的尺寸小于硅通孔130的开孔尺寸。金属着陆垫200的尺寸比所述硅通孔130的开孔尺寸小0.2至2微米。同时，所述金属着陆垫200可以与预测相连接的开孔对准，也可以与预测相连接的开孔不完全对准。
步骤三：请参阅图8，在硅通孔130及连通孔111内壁、底部形成钝化层102。
具体地说，沉积钝化层102于所述硅通孔130及连通孔111内壁表面。在本实施方式中，可以采用电镀法进行沉积。所述钝化层102的材料包括：钽、氮化钽、铜种子。
所述钝化层102用于阻止填充的导电材料向衬底迁移，并且也可改善导电材料与绝缘层间的附着，增强附着力。比如：所述钝化层102的材料为铜种子。为了更便于后续工艺中填充金属层，可以提前准备在本步骤中形成铜种子层。
如果要应用在硅片堆叠后的最终硅通孔(即先完成半导体制程，后进行硅通孔工艺)结构时,这种对侧壁保护较弱的硅通孔刻蚀有可能在硅片之间键合处之弱接合面产生明显侧蚀，除了不利于金属阻障层的生成以外,也会成为未来芯片脱层的弱点。因此，需要在所述硅通孔及连通孔111表面形成钝化层102，有效避免金属阻障层的扩散，提升其阻挡效果。
步骤四：请参阅图9，填充金属300至所述硅通孔130及连通孔111内，覆盖于所述钝化层102和所述金属着陆垫200。所述填充金属300可以为铜。
因此，本发明主要针对硅通孔与金属着陆垫的设计进行改进，新的结构设计可以避免金属着陆垫与硅通孔必要接触，同时降低连接着陆垫的对准要求，避免对准异常；减小着陆垫的尺寸，增加可设计面积。另外，通过选择强化侧壁保护的工艺来提升金属阻障层效果，接合面以降低侧蚀刻来保护侧壁材质转换介面或硅片之间键合处之弱，从而有效避免金属阻障层的扩散，提升其阻挡效果。
本发明还提供一种半导体结构。
请参考图7，所述半导体结构包括：半导体衬底100、金属着陆垫200、着陆垫钝化层210、绝缘层101、介电层110。
所述半导体衬底100具有硅通孔130。所述半导体衬底100可以包括但不限于单晶硅衬底、多晶硅衬底、氮化镓衬底或蓝宝石衬底，另外，半导体衬底100为单晶衬底或多晶衬底时，还可以是本征硅衬底或者是掺杂硅衬底，进一步，可以为N型多晶硅衬底或P型多晶硅衬底。在本实施方式中，通过干法刻蚀垂直于所述半导体衬底100表面，以形成衬底开孔。所述绝缘层101用于隔离连通孔111内部的金属材料与半导体衬底。
所述介电层110沉积于所述半导体衬底100表面，所述介电层100具有埋入式金属着陆垫200，以及着陆垫钝化层210。具体地说，所述着陆垫钝化层210位于所述埋入式金属着陆垫200靠近连通孔111的一端表面；所述埋入式金属着陆垫200远离连通孔111的一端表面与介电层110中的阻挡层102相接。所述介电层的材料包括：二氧化硅、氮化硅、氮氧化硅中的至少一种。
在本实施方式中，硅通孔130的开孔与金属着陆垫200之间相隔介电层110、阻挡层102，两者在硅通孔封装技术开始之前互不连通。进一步的，本实施方式不仅适用于单片晶圆从B/S做硅通孔，还适用于堆叠晶圆。请参阅图6为所述堆叠晶圆结构，其中上一层晶圆的硅通孔和下一层晶圆金属着陆垫的相接触。进一步的，所述硅通孔130的开孔与所述金属着陆垫200可以不完全对准。即使由于二次刻蚀工艺误差，硅通孔顶端没有与金属着陆垫的底端完全对应，只要有一部分连接，都可以实现导通功能。因此，本实施方式还可以存在相应的结构：所述半导体衬底堆叠于所述介电层表面。
所述连通孔111，基于上述半导体结构形成方法的具体实施方式形成。其中，沿着所述硅通孔130的矩形开孔向下刻蚀所述介电层110和阻挡层120，以形成显露出所述金属着陆垫200的连通孔111。进一步的，采用相应的刻蚀工艺，沿着所述硅通孔130的开孔继续刻蚀所述介电层110和着陆垫钝化层210，以形成显露出所述金属着陆垫200的连通孔111。所述连通孔111的截面为梯形状。具体地说，定义所述连通孔111与所述金属着陆垫200的接触面为第一接触面，所述第一接触面与所述连通孔111侧壁形成的夹角为α，45°≤α<90°。通过减小垂直角度，进而减小开口底端尺寸。同时，在后续工艺中，非垂直的坡度如梯形斜边还可以增加侧壁粘附力，防止脱层。进一步的，定义所述连通孔111与所述硅通孔130的接触面为第二接触面，所述第一接触面的面积小于所述第二接触面的面积。由于连通孔111与金属着陆垫的接触面积小于连通孔111与硅通孔130的接触面积，因此可以设计金属着陆垫200的尺寸小于硅通孔130的开孔尺寸。金属着陆垫200的尺寸比所述硅通孔130的开孔尺寸小0.2至2微米。同时，所述金属着陆垫200可以与预测相连接的开孔对准，也可以与预测相连接的开孔不完全对准。
所述连通孔111底部、内壁和硅通孔130内壁设置有钝化层102，硅通孔130与所述连通孔111于钝化层内填充有金属300。所述填充金属300，填充至所述梯形状开口，覆盖于所述钝化层102和所述金属着陆垫200表面。
相较于现有的半导体技术中硅通孔封装技术，本发明主要针对硅通孔与金属着陆垫的设计进行改进，新的结构设计可以避免金属着陆垫与硅通孔必要接触，同时降低连接着陆垫的对准要求，避免对准异常；减小着陆垫的尺寸，增加可设计面积。另外，通过选择强化侧壁保护的工艺来提升金属阻障层效果，接合面以降低侧蚀刻来保护侧壁材质转换介面或硅片之间键合处之弱，从而有效避免金属阻障层的扩散，提升其阻挡效果。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (17)

1.一种半导体结构形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包含硅通孔；
在所述半导体衬底表面形成介电层，所述介电层具有埋入式金属着陆垫；
刻蚀所述介电层以形成连通所述硅通孔和所述金属着陆垫的连通孔。
2.根据权利要求1所述的半导体结构形成方法，其特征在于，还包括以下步骤：
所述连通孔底部、内壁和所述硅通孔内壁形成钝化层；
填充金属至所述连通孔及所述硅通孔。
3.根据权利要求1所述的半导体结构形成方法，其特征在于，所述埋入式金属着陆垫靠近所述连通孔的一端表面设有钝化层，其远离所述连通孔的一端表面与所述介电层中的阻挡层相接。
4.根据权利要求1所述的半导体结构形成方法，其特征在于，所述连通孔与所述金属着陆垫的接触面为第一接触面，所述第一接触面与所述连通孔侧壁形成的夹角为α，45°≤α<90°。
5.根据权利要求4所述的半导体结构形成方法，其特征在于，所述连通孔与所述硅通孔的接触面为第二接触面，所述第一接触面的面积小于所述第二接触面的面积。
6.一种半导体结构，其特征在于，包括：
半导体衬底，包含硅通孔；
介电层，沉积于所述半导体衬底表面，所述介电层具有埋入式金属着陆垫；
连通孔，设置于所述介电层中，所述金属着陆垫与所述硅通孔通过连通孔相连通。
7.根据权利要求6所述的半导体结构，其特征在于，所述连通孔与所述金属着陆垫的接触面为第一接触面，所述第一接触面与所述连通孔侧壁形成的夹角为α，45°≤α<90°。
8.根据权利要求7所述的半导体结构，其特征在于，所述连通孔与所述硅通孔的接触面为第二接触面，所述第一接触面的面积小于所述第二接触面的面积。
9.根据权利要求6所述的半导体结构，其特征在于，所述连通孔底部、内壁和所述硅通孔内壁设置有钝化层，所述硅通孔与所述连通孔于钝化层内填充有金属。
10.一种半导体结构形成方法，其特征在于，包括：
提供多个半导体衬底，所述半导体衬底包含硅通孔；
在所述半导体衬底表面形成介电层，所述介电层具有埋入式金属着陆垫；
在所述介电层表面堆叠半导体衬底，在半导体衬底表面继续形成介电层，以形成介电层与半导体衬底层层堆叠；
刻蚀所述介电层以形成连通所述硅通孔和所述金属着陆垫的连通孔。
11.根据权利要求10所述的半导体结构形成方法，其特征在于，还包括以下步骤：
所述连通孔底部、内壁和所述硅通孔内壁形成钝化层；
填充金属至所述连通孔及所述硅通孔。
12.根据权利要求10所述的半导体结构形成方法，其特征在于，所述连通孔与所述金属着陆垫的接触面为第一接触面，所述第一接触面与所述连通孔侧壁形成的夹角为α，45°≤α<90°。
13.根据权利要求12所述的半导体结构形成方法，其特征在于，所述连通孔与所述硅通孔的接触面为第二接触面，所述第一接触面的面积小于所述第二接触面的面积。
14.一种半导体结构，其特征在于，包括：
多个半导体衬底，包含硅通孔；
介电层，沉积于所述半导体衬底表面，所述介电层具有埋入式金属着陆垫；
用于与半导体衬底层层堆叠；
连通孔，设置于介电层中，所述金属着陆垫与所述硅通孔通过连通孔相连通。
15.根据权利要求14所述的半导体结构，其特征在于，所述连通孔与金属着陆垫的接触面为第一接触面，所述第一接触面与所述连通孔侧壁形成的夹角为α，45°≤α<90°。
16.根据权利要求15所述的半导体结构，其特征在于，所述连通孔与所述硅通孔的接触面为第二接触面，所述第一接触面的面积小于所述第二接触面的面积。
17.根据权利要求14所述的半导体结构，其特征在于，所述连通孔底部、内壁和所述硅通孔内壁设置有钝化层，所述硅通孔与所述连通孔于钝化层内填充有金属。
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