CN113707641A - 半导体器件及其制作方法 - Google Patents
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Abstract
本申请提供一种半导体器件及其制作方法，涉及半导体技术领域，解决半导体器件的电学性能差的技术问题，该半导体器件包括衬底和位于衬底上的介质层；介质层中设有刻蚀停止层和位于刻蚀停止层上的第一金属层，第一金属层至少包裹刻蚀停止层的侧壁；衬底背离介质层的一侧设有通孔，通孔中填充有导电体，导电体贯穿通孔的底部与第一金属层电导通。本申请提供的半导体器件的电学性能好。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体器件及其制作方法。
背景技术
随着集成电路设计和制造水平的不断发展，在封装技术领域，普通的2D-IC封装结构会带来线路过长的问题，致使电路的运算速度降低且功耗增加，3D-IC封装结构应运而生。3D-IC封装结构可以有效的减小线路长度，提高运算速度，降低功耗，能够实现更低成本、更快速及更高密度的芯片集成。
3D-IC封装结构中，晶圆堆叠结合之后，需要在键合晶圆中形成通孔，并在通孔中填充导电体以实现不同晶圆之间的互连，通孔穿透衬底(例如硅)和介质层作为多片晶圆连接的通道，通孔由穿透衬底的硅通孔(Trough-Silicon Via，简称TSV)和穿透介质层的介质通孔(Trough Dielectric Via，简称TDV)纵向连接而成，TSV技术是通过在芯片与芯片之间，晶圆与晶圆之间制造垂直导通，实现芯片之间互连的新技术，其能在三维方向使得堆叠密度更大。
然而，相关技术中，通孔的深度及开孔较大，通孔在制作时，易出现刻蚀不够或者过刻蚀现象的发生，半导体器件的电学性能差。
发明内容
鉴于上述问题，本申请实施例提供一种半导体器件及其制作方法，该半导体器件的电学性能好。
为了实现上述目的，本申请实施例提供如下技术方案：
本申请实施例提供一种半导体器件，其包括：衬底和位于衬底上的介质层；所述介质层中设有刻蚀停止层和位于所述刻蚀停止层上的第一金属层，所述第一金属层至少包裹所述刻蚀停止层的侧壁；所述衬底背离所述介质层的一侧设有通孔，所述通孔中填充有导电体，所述导电体贯穿所述通孔的底部与所述第一金属层电导通。
如上所述的半导体器件，所述第一金属层具有包裹所述刻蚀停止层的周向侧壁的第一延伸部。
如上所述的半导体器件，所述第一金属层还包括第二延伸部，所述第二延伸部位于所述刻蚀停止层的背离所述通孔的一侧，所述第一延伸部连接于所述第二延伸部的侧方边缘。
如上所述的半导体器件，所述第二延伸部覆盖所述刻蚀停止层。
如上所述的半导体器件，所述通孔包括开孔和阻挡层，所述阻挡层至少覆盖所述开孔的周向侧壁，且所述阻挡层设置在所述导电体和所述开孔的周向侧壁之间。
如上所述的半导体器件，所述介质层中沿竖直方向还嵌设有至少一层第二金属层，所述第二金属层与所述第一金属层之间电导通。
与相关技术相比，本申请实施例提供的半导体器件至少具有如下优点：
本申请实施例提供的半导体器件中，通过在介质层中设置第一金属层和刻蚀停止层，其中，刻蚀停止层设置在第一金属层靠近衬底的一侧，这样，在衬底背离介质层的一侧制作通孔的过程中，通过刻蚀停止层的位置来控制通孔的深度，能够避免刻蚀不够或者过刻蚀的现象，提高了通孔深度的精确度，从而提高了半导体器件的电学性能；另外，通过使第一金属层至少包裹刻蚀停止层的侧壁，能够降低刻蚀停止层在制作过程中存在的应力，从而改善应力对半导体器件的影响。
第二方面，本申请实施例提供一种半导体器件的制作方法，其包括：提供前端器件，所述前端器件包括衬底和位于所述衬底上的介质层，所述介质层中嵌设有刻蚀停止层和位于所述刻蚀停止层上的第一金属层，所述第一金属层至少包裹所述刻蚀停止层的侧壁；在所述衬底背离所述介质层的一侧形成通孔；在所述通孔中形成导电体，所述导电体贯穿所述通孔的底部并与所述第一金属层电导通。
如上所述的半导体器件的制作方法，提供前端器件，所述前端器件包括衬底和位于所述衬底上的介质层，所述介质层中嵌设有刻蚀停止层和位于所述刻蚀停止层上的第一金属层，所述第一金属层至少包裹所述刻蚀停止层的侧壁，具体步骤包括：提供衬底；在所述衬底上形成介质层；在所述介质层上形成凹槽；在所述介质层以及所述凹槽中形成初始刻蚀停止层，所述初始刻蚀停止层的厚度小于或等于所述凹槽的深度；在所述凹槽对应的部分所述初始刻蚀停止层上形成第一掩膜层；以所述第一掩膜层为掩膜，去除所述介质层上以及所述凹槽内的部分所述初始刻蚀停止层，保留所述第一掩膜层所覆盖的所述初始刻蚀停止层，形成刻蚀停止层；在所述凹槽和所述刻蚀停止层上形成所述第一金属层。
如上所述的半导体器件的制作方法，在所述衬底背离所述介质层的一侧形成通孔；具体包括：在所述衬底背离所述介质层的一侧形成第二掩膜层；以第二掩膜层为掩膜，去除所述衬底和部分所述介质层，形成开孔以暴露所述刻蚀停止层；形成至少覆盖所述开孔的侧壁的阻挡层，所述开孔以及覆盖在所述开孔上的所述阻挡层形成所述通孔。
如上所述的半导体器件的制作方法，在所述通孔中形成导电体，所述导电体贯穿所述通孔的底部并与所述第一金属层电导通，具体包括：去除所述开孔所对应的所述刻蚀停止层，以形成暴露所述第一金属层的通孔；在暴露所述第一金属层的所述通孔中形成导电体，以使所述导电体与所述第一金属层连接。
如上所述的半导体器件的制作方法，所述刻蚀停止层为非导电材料形成。
如上所述的半导体器件的制作方法，所述刻蚀停止层为氮化硅层。
如上所述的半导体器件的制作方法，在所述通孔中形成导电体，所述导电体贯穿所述通孔的底部并与所述第一金属层电导通，具体包括：在所述通孔中形成导电体，所述导电体贯穿所述通孔的底部，以使所述导电体与所述刻蚀停止层连接，以使所述导电体通过所述刻蚀停止层与所述第一金属层电连接。
如上所述的半导体器件的制作方法，所述刻蚀停止层为导电材料形成。
如上所述的半导体器件的制作方法，所述刻蚀停止层的刻蚀速率小于所述介质层的刻蚀速率。
如上所述的半导体器件的制作方法，所述刻蚀停止层的刻蚀速率与所述介质层的刻蚀速率的比值为1:50。
如上所述的半导体器件的制作方法，所述刻蚀停止层为金属钨层。
如上所述的半导体器件的制作方法，所述刻蚀停止层的厚度为20nm～200nm。
本申请实施例提供的半导体器件的制作方法的有益效果与第一方面提供的半导体器件的有益效果相同，在此不再赘述。
除了上面所描述的本申请实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本申请实施例提供的半导体器件及其制作方法所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中半导体器件的剖面结构示意图；
图2为本申请实施例提供的半导体器件的一种剖面结构示意图；
图3为本申请实施例提供的半导体器件的另一种剖面结构示意图；
图4为本申请实施例提供的半导体器件的制作方法的流程示意图；
图5至图9为本申请实施例提供的半导体器件的制作方法各步骤对应的剖面结构示意图。
附图标记：
100-衬底； 200-介质层；
201-凹槽； 300-初始刻蚀停止层；
301-刻蚀停止层； 400-第一金属层；
401-第一延伸部； 402-第二延伸部；
500-通孔； 501-阻挡层；
600-导电体； 700-第二金属层；
800-第一掩膜层； 900-第二掩膜层。
具体实施方式
在相关技术中，如图1所示，半导体器件包括衬底100和设置在衬底100上的介质层200，介质层200中具有第一金属层400，衬底100背离介质层200的一侧制作通孔，其中，通孔中填充有贯穿通孔底部的导电体600，通孔贯通衬底100和部分介质层，以使通孔延伸至第一金属层，填充在通孔中的导电体600与第一金属层400电性连接。然而，由于通孔的深度较大，在制作通孔时，通孔在刻蚀时其深度难以控制，易出现刻蚀不够或者过刻蚀的现象，从而导致导电体600无法与第一金属层400电性连接；或者第一金属层400被刻蚀而导致导电体600与第一金属层400之间的电性连接可靠性低的问题，因此，相关技术中，半导体器件存在电学性能差的技术问题。
有鉴于此，本申请实施例提供一种半导体器件及其制作方法，该半导体器件中，通过在介质层中设置第一金属层和刻蚀停止层，其中，刻蚀停止层设置在第一金属层靠近衬底的一侧，这样，在衬底背离介质层的一侧制作通孔的过程中，通过刻蚀停止层的位置来控制通孔的深度，能够避免刻蚀不够或者过刻蚀的现象，提高了通孔在深度方向的精确度，从而提高了半导体器件的电学性能；另外，通过使第一金属层至少包裹刻蚀停止层的侧壁，能够降低刻蚀停止层在制作过程中存在的应力，从而改善应力对半导体器件的影响。
为了使本申请实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本申请保护的范围。
半导体器件可以包括单一晶圆或者单一芯片；也可以包括晶圆与晶圆的堆叠结构、晶圆与芯片的堆叠结构；或者，还可以包括芯片与芯片的堆叠结构。
本申请实施例中，以半导体器件包括单一芯片为例进行介绍。
图2为本申请实施例提供的半导体器件的一种剖面结构示意图；图3为本申请实施例提供的半导体器件的另一种剖面结构示意图。
如图2和图3所示，本申请实施例提供的半导体器件，其包括：衬底100，衬底100具有正面和与正面相对设置的背面；衬底100的正面上设置有介质层200，介质层200中设有刻蚀停止层301和位于刻蚀停止层301上的第一金属层400，第一金属层400至少包裹刻蚀停止层301的侧壁；衬底100背离介质层200的一侧(即衬底100的背面)设有通孔500，通孔500中填充有导电体600，导电体600贯穿通孔500的底部与第一金属层400电导通。
其中，衬底100可以为晶体半导体材料制成，例如，硅(Si)衬底，衬底100还可以为锗化硅(SiGe)衬底、碳化硅(SiC)等，对此，本申请实施例不做具体限制。
另外，可以理解的是，衬底100的背面制作的通孔500指的是贯通衬底100以及部分介质层200的通孔500，以使填充在通孔500中的导电体600贯穿通孔500的底部与第一金属层400电导通。
刻蚀停止层301的材料可以包括氮化硅或者金属钨中的一者，通孔500在制作过程中，当通孔500的深度刻蚀至刻蚀停止层301时，刻蚀通孔500的干法刻蚀工艺气体对刻蚀停止层301的刻蚀速率接近于零，也就是说，当刻蚀停止层301暴露在刻蚀衬底100和介质层200的刻蚀环境中时，刻蚀停止层301不会被刻蚀，这样，可通过在介质层200中设置刻蚀停止层301来控制衬底100背面上制作的通孔500的深度，以避免通孔的深度不够或者深度过大的问题，从而提高通孔500的深度的精确度。
作为一种可选的实施方式，如图2所示，刻蚀停止层301的材料包括氮化硅(SiN)等非导电材料，当通孔500的底部刻蚀延伸至刻蚀停止层301时，停止刻蚀，之后，再通过能够蚀刻刻蚀停止层301的刻蚀气体对刻蚀停止层301进行刻蚀，从而打开刻蚀停止层301，即通孔500延伸至第一金属层400，这样，填充在通孔500中的导电体600能够直接与第一金属层400连接，进而实现导电体600与第一金属层400电性连接的目的。
作为另一种可选的实施方式，如图3所示，刻蚀停止层301的材料包括金属钨(W)等导电材料，当通孔500的底部刻蚀延伸至刻蚀停止层301，停止刻蚀，并在通孔500中填充导电体600，以使通孔500中的导电体600与刻蚀停止层301电性连接，而刻蚀停止层301与第一金属层400电性连接，这样，导电体600可通过刻蚀停止层301实现与第一金属层400之间的电性连接，不用打开刻蚀停止层301。
另外，刻蚀停止层301在形成过程中容易形成应力，其应力的大小与刻蚀停止层301的面积、厚度以及沉积形成的方式有关。
为了避免刻蚀停止层301的应力对半导体器件的影响，在本申请实施例中，第一金属层400至少包裹刻蚀停止层301的侧壁，这样，通过第一金属层400可以将刻蚀停止层301与介质层200中的其他位置的刻蚀停止层301分离，避免介质层200中的各刻蚀停止层301形成一个整体，减小了刻蚀停止层301的面积，从而改善甚至消除刻蚀停止层301产生的应力，进而改善应力对半导体器件的影响。
综上可知，本申请实施例提供的半导体器件，通过在介质层200中设置刻蚀停止层301和位于刻蚀停止层301上的第一金属层400，这样，在衬底100的背面制作通孔500的过程中，通过刻蚀停止层301的位置来控制通孔500的深度，能够避免刻蚀不够或者过刻蚀的现象，提高了通孔500的制作精度，从而提高了半导体器件的电学性能。另外，通过使第一金属层400至少包裹刻蚀停止层301的侧壁，能够降低刻蚀停止层301在制作过程中存在的应力，从而改善应力对半导体器件的影响。
第一金属层400具有包裹刻蚀停止层301的周向侧壁的第一延伸部401(如图7所示)。
可以理解的是，第一延伸部401沿刻蚀停止层301的周向侧壁绕设一周，以通过第一延伸部401包裹刻蚀停止层301的周向侧壁，使刻蚀停止层301与介质层200中的其它刻蚀停止层301之间进行分离，从而改善或者消除刻蚀停止层301产生的应力，以降低应力对半导体器件的影响。
继续参见图7所示，第一金属层400还包括第二延伸部402，第二延伸部402位于刻蚀停止层301的背离通孔500的一侧，第一延伸部401于第二延伸部402的侧方边缘。
可以理解的是，第二延伸部402层叠设置在刻蚀停止层301上，这样，可以增大第一金属层400在水平面的面积，以提高导电体600与第一金属层400的电性连接的可靠性；或者，提高第一金属层400与介质层200中其他金属层之间的连接可靠性。
示例性的，第二延伸部402水平设置在刻蚀停止层301上，第二延伸部402竖直设置在刻蚀停止层301的周向侧壁上，第一延伸部401在第二延伸部402的侧方边缘绕设一周，这样，第二延伸部402的和第一延伸部401围设形成与刻蚀停止层301的轮廓形状相匹配的凹陷，刻蚀停止层301位于凹陷内。
第二延伸部402覆盖刻蚀停止层301，即刻蚀停止层301在衬底100上的投影位于第二延伸部402的在衬底100上的投影内，需要说明的是，刻蚀停止层301在衬底100上的投影具体指刻蚀停止层301在衬底上的正投影。
在一些实施例中，通孔500包括在衬底100以及部分介质层200上通过刻蚀等工艺形成的开孔，其中，开孔沿水平方向的截面可以是圆形、矩形、椭圆形等任意形状，对此，本实施例不做具体限制。
通孔500还包括阻挡层501，阻挡层501至少覆盖开孔的周向侧壁，之后，在通孔500中形成导电体600，其中，阻挡层501设置在导电体600和开孔的周向侧壁之间。
可以理解的是，阻挡层501形成在开孔的孔壁上，以对开孔的孔壁进行保护，防止后续刻蚀时损伤开孔的孔壁；另外，阻挡层501起到过渡和阻挡的作用，避免通孔500中填充的导电体600与衬底100的材料发生反应，防止导电体600发生扩散，示例性的，阻挡层501可以为氮化钛(TiN)层。
在上述实施例的基础上，介质层200中沿竖直方向还嵌设有至少一层第二金属层700，第二金属层700与第一金属层400之间电导通。
可以理解的是，当第二金属层700为一层时，第二金属层700与第一金属层400在介质层200中沿竖直方向间隔设置，且介质层200中设有连通第二金属层700与第一金属层400的连接孔，连接孔中形成有导电件，导电件的一端与第一金属层400电性连接，导电件的另一端与第二金属层700电性连接，以使第一金属层400和第二金属层700之间电导通。
当第二金属层700为多层时，多层第二金属层700沿竖直方向在介质层200中间隔设置，且相邻第二金属层700之间设有连接孔，连接孔之间设有导电件，以使相邻两个第二金属层700之间通过导电件电导通，而在介质层200中位于最底部(即最靠近第一金属层400)的第二金属层700通过导电件与第一金属层400电导通，从而实现半导体器件中各金属层之间电性互连。
其中，第一金属层400的材料可以包括铜、铝、金等导电材质中的一种；第二金属层700的材料也可以包括铜、铝、金等导电材质中的一种。
图4为本申请实施例提供的半导体器件的制作方法的流程示意图；图5至图9为本申请实施例提供的半导体器件的制作方法各步骤对应的剖面结构示意图。
如图4所示，本申请实施例提供的半导体器件的制作方法，其步骤包括：
步骤S101：提供前端器件，前端器件包括衬底和位于衬底上的介质层，介质层中嵌设有刻蚀停止层和位于刻蚀停止层上的第一金属层，第一金属层至少包裹刻蚀停止层的侧壁。
如图5至图8所示，具体步骤包括：提供衬底100；在衬底100上通过沉积的方式形成介质层200；在介质层200上通过光刻等方式形成凹槽201；在介质层200以及凹槽201中形成初始刻蚀停止层300，其中，初始刻蚀停止层300的厚度小于或等于凹槽201的深度；在凹槽201对应的部分初始刻蚀停止层300上形成第一掩膜层800；并通过曝光显影的方式图案化第一掩膜层800；以图案化的第一掩膜层800为掩膜，去除介质层200上以及凹槽201内的部分初始刻蚀停止层300，保留第一掩膜层800所覆盖的初始刻蚀停止层300，形成刻蚀停止层301；在凹槽201和刻蚀停止层301上形成第一金属层400，以使第一金属层400至少部分包裹刻蚀停止层301侧壁。
其中，衬底100可以是硅衬底，介质层200的材料可以包括氧化硅等绝缘材料，第一金属层400的材料可以包括铜等导电材料。
如图7和图8所示，通过在介质层200中设置刻蚀停止层301和位于刻蚀停止层301上的第一金属层400，通过使第一金属层400至少包裹刻蚀停止层301的侧壁，能够降低刻蚀停止层301在制作过程中存在的应力，从而改善应力对半导体器件的影响。
步骤S102：在衬底背离介质层的一侧形成通孔。
如图9所示，其具体步骤包括：首先，减薄衬底100的背面厚度，之后在衬底100背离介质层200的一侧形成第二掩膜层900，其中，该第二掩膜层900可以是光刻胶或光阻等光敏性物质，通过曝光显影的方式图案化第二掩膜层900，以图案化的第二掩膜层900为掩膜，去除衬底100和部分介质层200，形成暴露刻蚀停止层301的开孔，在开孔的孔壁上形成阻挡层501，覆盖在开孔上的阻挡层501围设形成通孔500。
可以理解的是，通孔500包括在衬底100以及部分介质层200上通过刻蚀等工艺形成的开孔，以及阻挡层501，阻挡层501至少覆盖开孔的周向侧壁，其中，阻挡层501的材料可以包括氮化钛。
具体的，可采用干法刻蚀工艺在衬底100的背面上沿竖直方向刻蚀形成开孔，当刻蚀到刻蚀停止层301时，刻蚀停止，形成开孔，当刻蚀停止层301为非导电材质时，采用能够蚀刻刻蚀停止层301的刻蚀气体对刻蚀停止层301于通孔500相对的区域进行刻蚀，以使开孔延伸至第一金属层400；若当刻蚀停止层301为导电材质时，对刻蚀停止层301不进行刻蚀；在开孔的孔壁和孔底沉积形成阻挡层501，位于开孔内的阻挡层501围设成通孔500。
示例性的，阻挡层501可通过原子沉积(Atomic Layer Deposition，简称ALD)工艺形成，以获得致密性较好的阻挡层501。当然，阻挡层501也可以通过物理气相沉积(Physical Vapor Deposition，简称PVD))工艺或者化学气相沉积(Chemical VaporDeposition，简称CVD)工艺等形成。
在开孔孔壁和孔底形成阻挡层501之后，去除通孔500孔底的阻挡层501。
步骤S103：在通孔中形成导电体，导电体贯穿通孔的底部并与第一金属层电导通。
可以理解的是，如图2和图3所示，在通孔500中沉积形成导电体600，通过导电体600与第一金属层400电导通。其中，导电体600的材料可以包括铜等导电材料。
在一种可选的实施例中，在通孔500中形成导电体600，导电体600贯穿通孔500的底部并与第一金属层400电导通，其具体步骤包括：去除开孔所对应的刻蚀停止层301，以形成暴露第一金属层400的通孔500；在暴露第一金属层400的通孔500中形成导电体600，以使导电体600与第一金属层400连接。
如图2所示，在本实施例中，刻蚀停止层301为非导电材质，在通孔500中形成导电体600之前，需要先将去除通孔500的底部所对应的刻蚀停止层301，以暴露第一金属层400，之后，在通孔500中形成导电体600，以使导电体600与第一金属层400直接连接，以实现导电体600与第一金属层400电性连接。
示例性的，刻蚀停止层301可以为氮化硅层，当然，刻蚀停止层301也可以是其他非导电材质制成的刻蚀停止层301，对此，本实施例不做具体限制。
在另一种可选的实施例中，在通孔500中形成导电体600，导电体600贯穿通孔500的底部并与第一金属层400电导通，其具体步骤包括：在通孔500中形成导电体600，导电体600贯穿通孔500的底部，以使导电体600与刻蚀停止层301连接，导电体600通过刻蚀停止层301与第一金属层400电连接。
如图3所示，在本实施例中，刻蚀停止层301为导电材料形成，例如，刻蚀停止层301为金属钨(W)层，刻蚀停止层301具有导电性，因此，通孔500只需要暴露刻蚀停止层301，则填充在通孔500中的导电体600可通过刻蚀停止层301与第一金属层400电性连接，即导电体600与刻蚀停止层301电性连接，刻蚀停止层301与第一金属层400电性连接。
可以理解的是，刻蚀停止层301的刻蚀速率小于介质层200的刻蚀速率，即介质层200相对刻蚀停止层301具有高刻蚀选择比。
需要说明的是，刻蚀选择比指的是在同一刻蚀条件下，一种材料与另一种材料相对刻蚀速率快多少，即被刻蚀材料的刻蚀速率与另一种材料的刻蚀速率的比值。高刻蚀选择比则意味着只刻蚀想要刻蚀的那一层材料，而不刻蚀另一层材料，这样，能够刻蚀到恰当的深度时停止，以保证刻蚀深度的精确度。
例如，在本申请实施例中，在衬底100和介质层200上刻蚀开孔时，深度较难把握，因此，通过使衬底100和介质层200的刻蚀速率远大于刻蚀停止层301的刻蚀速率，这样，在刻蚀衬底100和介质层200时，可以不对刻蚀停止层301进行刻蚀，这样，当刻蚀到刻蚀停止层301的深度时，停止刻蚀，从而控制开孔的深度，避免开孔的深度刻蚀不够或者过刻蚀的问题；之后，在开孔的孔壁上形成阻挡层501，开孔孔壁上形成的阻挡层501围设形成通孔500，且通孔500的深度的精确度高，进而提高半导体器件的电学性能。
示例性的，刻蚀停止层301的厚度为20nm～200nm，例如，刻蚀停止层301的厚度可以为20nm、45nm、80nm、100nm、150nm以及200nm等，刻蚀停止层301的具体厚度基于第一金属层400的厚度而定，对此，本实施例不做具体限制。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。
Claims (18)
1.一种半导体器件，其特征在于，包括：衬底和位于所述衬底上的介质层；
所述介质层中设有刻蚀停止层和位于所述刻蚀停止层上的第一金属层，所述第一金属层至少包裹所述刻蚀停止层的侧壁；
所述衬底背离所述介质层的一侧设有通孔，所述通孔中填充有导电体，所述导电体贯穿所述通孔的底部与所述第一金属层电导通。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一金属层具有包裹所述刻蚀停止层的周向侧壁的第一延伸部。
3.根据权利要求2所述的半导体器件，其特征在于，所述第一金属层还包括第二延伸部，所述第二延伸部位于所述刻蚀停止层的背离所述通孔的一侧，所述第一延伸部连接于所述第二延伸部的侧方边缘。
4.根据权利要求3所述的半导体器件，其特征在于，所述第二延伸部覆盖所述刻蚀停止层。
5.根据权利要求1-4中任一项所述的半导体器件，其特征在于，所述通孔包括开孔和阻挡层，所述阻挡层至少覆盖所述开孔的周向侧壁，且所述阻挡层设置在所述导电体和所述开孔的周向侧壁之间。
6.根据权利要求1-4中任一项所述的半导体器件，其特征在于，所述介质层中沿竖直方向还嵌设有至少一层第二金属层，所述第二金属层与所述第一金属层之间电导通。
7.一种半导体器件的制作方法，其特征在于，包括：
提供前端器件，所述前端器件包括衬底和位于所述衬底上的介质层，所述介质层中嵌设有刻蚀停止层和位于所述刻蚀停止层上的第一金属层，所述第一金属层至少包裹所述刻蚀停止层的侧壁；
在所述衬底背离所述介质层的一侧形成通孔；
在所述通孔中形成导电体，所述导电体贯穿所述通孔的底部并与所述第一金属层电导通。
8.根据权利要求7所述的半导体器件的制作方法，其特征在于，提供前端器件，所述前端器件包括衬底和位于所述衬底上的介质层，所述介质层中嵌设有刻蚀停止层和位于所述刻蚀停止层上的第一金属层，所述第一金属层至少包裹所述刻蚀停止层的侧壁，具体步骤包括：
提供衬底；
在衬底上形成介质层；
在所述介质层上形成凹槽；
在所述介质层以及所述凹槽中形成初始刻蚀停止层，所述初始刻蚀停止层的厚度小于或等于所述凹槽的深度；
在所述凹槽对应的部分所述初始刻蚀停止层上形成第一掩膜层；
以所述第一掩膜层为掩膜，去除所述介质层上以及所述凹槽内的部分所述初始刻蚀停止层，保留所述第一掩膜层所覆盖的所述初始刻蚀停止层，形成刻蚀停止层；
在所述凹槽和所述刻蚀停止层上形成所述第一金属层。
9.根据权利要求7所述的半导体器件的制作方法，其特征在于，在所述衬底背离所述介质层的一侧形成通孔；具体包括：
在所述衬底背离所述介质层的一侧形成第二掩膜层；
以第二掩膜层为掩膜，去除所述衬底和部分所述介质层，形成开孔以暴露所述刻蚀停止层；
形成至少覆盖所述开孔的侧壁的阻挡层，所述开孔以及覆盖在所述开孔上的所述阻挡层形成所述通孔。
10.根据权利要求9所述的半导体器件的制作方法，其特征在于，在所述通孔中形成导电体，所述导电体贯穿所述通孔的底部并与所述第一金属层电导通，具体包括：
去除所述开孔所对应的所述刻蚀停止层，以形成暴露所述第一金属层的通孔；
在暴露所述第一金属层的所述通孔中形成导电体，以使所述导电体与所述第一金属层连接。
11.根据权利要求10所述的半导体器件的制作方法，其特征在于，所述刻蚀停止层为非导电材料形成。
12.根据权利要求11所述的半导体器件的制作方法，其特征在于，所述刻蚀停止层为氮化硅层。
13.根据权利要求9所述的半导体器件的制作方法，其特征在于，在所述通孔中形成导电体，所述导电体贯穿所述通孔的底部并与所述第一金属层电导通，具体包括：
在所述通孔中形成导电体，所述导电体贯穿所述通孔的底部，以使所述导电体与所述刻蚀停止层连接，所述导电体通过所述刻蚀停止层与所述第一金属层电连接。
14.根据权利要求13所述的半导体器件的制作方法，其特征在于，所述刻蚀停止层为导电材料形成。
15.根据权利要求14所述的半导体器件的制作方法，其特征在于，所述刻蚀停止层的刻蚀速率小于所述介质层的刻蚀速率。
16.根据权利要求15所述的半导体器件的制作方法，其特征在于，所述刻蚀停止层的刻蚀速率与所述介质层的刻蚀速率的比值为1:50。
17.根据权利要求16所述的半导体器件的制作方法，其特征在于，所述刻蚀停止层为金属钨层。
18.根据权利要求7所述的半导体器件的制作方法，其特征在于，所述刻蚀停止层的厚度为20nm～200nm。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114597167A (zh) * | 2022-05-10 | 2022-06-07 | 合肥晶合集成电路股份有限公司 | 一种金属互连结构及其制作方法 |
| CN116666308A (zh) * | 2022-12-07 | 2023-08-29 | 荣耀终端有限公司 | 密封环、半导体器件以及终端装置 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1783476A (zh) * | 2004-12-03 | 2006-06-07 | 台湾积体电路制造股份有限公司 | 集成电路的内连线结构 |
| CN102403301A (zh) * | 2010-09-17 | 2012-04-04 | 中芯国际集成电路制造(上海)有限公司 | 双镶嵌结构及其制造方法 |
| US20150380478A1 (en) * | 2014-06-25 | 2015-12-31 | International Business Machines Corporation | Semiconductor device with metal extrusion formation |
| CN106356332A (zh) * | 2015-07-17 | 2017-01-25 | 台湾积体电路制造股份有限公司 | 用于清洗半导体器件结构的互连结构的通孔的方法 |
| CN110739269A (zh) * | 2019-10-25 | 2020-01-31 | 武汉新芯集成电路制造有限公司 | 半导体器件及其形成方法 |
| EP3618104A1 (en) * | 2018-09-03 | 2020-03-04 | Samsung Electronics Co., Ltd. | Semiconductor chips and methods of manufacturing the same |
| US20210183695A1 (en) * | 2019-12-12 | 2021-06-17 | United Microelectronics Corp. | Method for fabricating a semiconductor device |
-
2021
- 2021-08-25 CN CN202110984595.9A patent/CN113707641B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1783476A (zh) * | 2004-12-03 | 2006-06-07 | 台湾积体电路制造股份有限公司 | 集成电路的内连线结构 |
| CN102403301A (zh) * | 2010-09-17 | 2012-04-04 | 中芯国际集成电路制造(上海)有限公司 | 双镶嵌结构及其制造方法 |
| US20150380478A1 (en) * | 2014-06-25 | 2015-12-31 | International Business Machines Corporation | Semiconductor device with metal extrusion formation |
| CN106356332A (zh) * | 2015-07-17 | 2017-01-25 | 台湾积体电路制造股份有限公司 | 用于清洗半导体器件结构的互连结构的通孔的方法 |
| EP3618104A1 (en) * | 2018-09-03 | 2020-03-04 | Samsung Electronics Co., Ltd. | Semiconductor chips and methods of manufacturing the same |
| CN110739269A (zh) * | 2019-10-25 | 2020-01-31 | 武汉新芯集成电路制造有限公司 | 半导体器件及其形成方法 |
| US20210183695A1 (en) * | 2019-12-12 | 2021-06-17 | United Microelectronics Corp. | Method for fabricating a semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114597167A (zh) * | 2022-05-10 | 2022-06-07 | 合肥晶合集成电路股份有限公司 | 一种金属互连结构及其制作方法 |
| CN116666308A (zh) * | 2022-12-07 | 2023-08-29 | 荣耀终端有限公司 | 密封环、半导体器件以及终端装置 |
| CN116666308B (zh) * | 2022-12-07 | 2024-04-23 | 荣耀终端有限公司 | 密封环、半导体器件以及终端装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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