JP2011530812A - シリコン貫通ビアおよびこれを製作する方法 - Google Patents
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- H01L2924/1304—Transistor
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Abstract
【解決手段】 この方法は、(a)シリコン基板(100)内にトレンチ(140)を形成するステップであって、トレンチ(140)が基板(100)の上面(105)に対して開いているステップと、(b)トレンチ(140)の側壁上に二酸化シリコン層(145)を形成するステップであって、二酸化シリコン層がトレンチ(140)を充填しないステップと、(c)トレンチ内の残りの空間をポリシリコン(160)で充填するステップと、(d)(c)の後に、基板(100)内にCMOSデバイス(200)の少なくとも一部分を製作するステップと、(e)トレンチ(140)からポリシリコン(160)を除去するステップであって、誘電体層(145)がトレンチの側壁上に残存するステップと、(f)トレンチ(140)を導電性コア(255)で再充填するステップと、(g)(f)の後に、基板(100)の上面(105)の上に1つまたは複数の配線層(260)を形成するステップであって、基板(100)に隠されている1つまたは複数の配線レベルのうちの1つの配線レベル(255)の1つの電線(260)が導電性コア(255)の上面に接触するステップとを含む。
【選択図】 図19
Description
Claims (35)
- (a)シリコン基板内にトレンチを形成するステップであって、前記トレンチが前記基板の上面に対して開いているステップと、
(b)前記トレンチの側壁上に二酸化シリコン層を形成するステップであって、前記二酸化シリコン層が前記トレンチを充填しないステップと、
(c)前記トレンチ内の残りの空間をポリシリコンで充填するステップと、
(d)(c)の後に、前記基板内にCMOSデバイスの少なくとも一部分を製作するステップと、
(e)前記トレンチから前記ポリシリコンを除去するステップであって、前記誘電体層が前記トレンチの前記側壁上に残存するステップと、
(f)前記トレンチを導電性コアで再充填するステップと、
(g)(f)の後に、前記基板の前記上面の上に1つまたは複数の配線層を形成するステップであって、前記基板に対し隠されている前記1つまたは複数の配線レベルのうちの1つの配線レベルの1つの電線が前記導電性コアの上面に接触するステップと、
を含む、方法。 - (h)前記基板を底面から薄型化して薄型化基板を形成するステップであって、前記薄型化の後、前記コアの底面が前記薄型化基板の底面と同一平面上にあるステップ
をさらに含む、請求項1記載の方法。 - 前記コアの前記底面に対する相互接続構造を形成するステップ
をさらに含む、請求項2記載の方法。 - 前記相互接続構造を形成する前記ステップが、
前記薄型化基板の前記底面上に誘電体層を形成するステップと、
前記誘電体層内に開口部を形成するステップであって、前記コアが前記開口部の底面内で露出されるステップと、
前記誘電体層上に金属パッドを形成するステップであって、前記パッドの外周が前記開口部の外周に重なり、前記パッドが前記コアの前記底面に接触するステップと、
前記金属パッド上に半田バンプを形成するステップと、
を含む、請求項3記載の方法。 - 前記二酸化シリコン層が、前記トレンチの前記側壁上に露出された前記基板の熱酸化によって形成される、請求項1記載の方法。
- 前記二酸化シリコン層が少なくとも0.5ミクロンの厚さである、請求項1記載の方法。
- 前記二酸化シリコン層が、前記トレンチの前記側壁上の前記二酸化シリコン層の最薄領域と最厚領域との間で10%未満の厚みの変動を有する、請求項6記載の方法。
- (a)が、
前記基板の前記上面上に酸化バリアを形成するステップと、
前記酸化バリア内に開口部を形成するステップであって、前記基板の前記上面の一領域が前記開口部内で露出されるステップと、
前記開口部内で露出された前記基板にプラズマ・エッチングするステップと、
を含む、請求項1記載の方法。 - (a)が、
前記基板の上面上に酸化バリア層を形成するステップと、
前記バリア層の上面上にパターン形成されたフォトレジスト層を形成するステップと、
前記バリア層にエッチングして、前記バリア層が前記パターン形成されたフォトレジスト層によって保護されない前記基板の前記上面を露出するステップと、
前記バリア層にエッチングした後、前記基板にエッチングして、前記トレンチを形成するステップと、
前記トレンチにエッチングした後であって(b)の前に、前記フォトレジスト層を除去するステップと、
を含む、請求項1記載の方法。 - (b)と(c)との間に、前記基板の前記上面および前記二酸化シリコン層の露出面上にパッド誘電体層を形成するステップ
をさらに含む、請求項1記載の方法。 - (c)と(d)との間に、前記トレンチ内の前記ポリシリコンの上部領域を除去し、前記トレンチ内の残りのポリシリコン上に誘電体キャップを形成するステップ
をさらに含む、請求項10記載の方法。 - 前記CMOSデバイスが電界効果トランジスタであり、(d)が、
前記電界効果トランジスタを形成した後、前記基板の前記上面の上にパッシベーション層を形成するステップと、
前記パッシベーション層を貫通して前記電界効果トランジスタのソース、ドレイン、およびゲート電極に対する金属接点を形成するステップと、
前記トレンチの上の前記パッシベーション層内に開口部を形成するステップと、
を含む、請求項1記載の方法。 - (f)を実行した後、前記コアの上部領域が前記パッシベーション層内の前記開口部を充填する、請求項12記載の方法。
- 前記トレンチが、前記ウェハの前記上面に対して垂直なまっすぐな側壁と、実質的に均一な幅を有する、請求項1記載の方法。
- 前記トレンチの前記上面における前記トレンチの第1の幅が前記トレンチの底面における前記トレンチの第2の幅より大きくなるように、前記トレンチが互いに向かってテーパ状になっているまっすぐな側壁を有する、請求項1記載の方法。
- 前記トレンチの前記上面における前記トレンチの第1の幅が前記トレンチの底面における前記トレンチの第2の幅より小さくなるように、前記トレンチが互いに離れるようにテーパ状になっているまっすぐな側壁を有する、請求項1記載の方法。
- (a)シリコン基板の上面上に酸化バリア層を形成し、前記バリア層内に開口部を形成するステップであって、前記基板の前記上面の一領域が前記開口部の底面内で露出されるステップと、
(b)前記基板が前記バリア層によって保護されないトレンチを前記シリコン基板内に形成するステップであって、前記トレンチが前記基板の上面に対して開いているステップと、
(c)前記トレンチの側壁上に二酸化シリコン層を形成するステップであって、前記二酸化シリコン層がトレンチを充填しないステップと、
(d)前記酸化バリア層を除去するステップと、
(e)前記基板の前記上面および前記二酸化シリコン層のすべての露出面上にハードマスク層を形成するステップと、
(f)前記トレンチ内の残りの空間をポリシリコンで充填するステップであって、その後、前記ポリシリコンの上面が前記ハードマスク層の上面と同一平面上にあるステップと、
(g)(f)の後に、前記基板内の電界効果トランジスタのソース、ドレイン、およびチャネル領域、前記チャネル領域上のゲート誘電体、ならびに前記ゲート誘電体上のゲート電極を形成するステップと、
(h)前記ハードマスク層および前記電界効果トランジスタの上にパッシベーション層を形成するステップと、
(i)前記パッシベーション層を貫通して前記電界効果トランジスタの前記ソース、前記ドレイン、および前記ゲート電極それぞれに対する金属接点を形成するステップであって、前記金属接点の上面が前記パッシベーション層の上面と同一平面上にあるステップと、
(j)前記トレンチの上の前記パッシベーション層内に開口部を形成し、前記トレンチから前記ポリシリコンを除去するステップであって、前記誘電体層および前記ハードマスク層が前記トレンチの前記側壁上に残存するステップと、
(k)前記トレンチを導電性コアで再充填するステップであって、前記誘電体層および前記ハードマスク層が前記トレンチの前記側壁上に残存し、前記コアの上面が前記パッシベーション層の前記上面と同一平面上にあるステップと、
(l)(k)の後に、前記パッシベーション層の上に1つまたは複数の配線層を形成するステップであって、前記基板に対し隠されている前記1つまたは複数の配線レベルのうちの1つの配線レベルの1つの電線が前記導電性コアの前記上面に接触するステップと、
を含む、方法。 - (m)前記基板を底面から薄型化して薄型化基板を形成するステップであって、前記薄型化の後、前記コアの底面が前記薄型化基板の底面と同一平面上にあるステップ
をさらに含む、請求項17記載の方法。 - 前記薄型化基板の前記底面上に誘電体層を形成するステップと、
前記底面パッシベーション層内に開口部を形成するステップであって、前記コアが前記開口部の底面内で露出されるステップと、
前記誘電体層上に金属パッドを形成するステップであって、前記パッドの外周が前記開口部の外周に重なり、前記パッドが前記コアの前記底面に接触するステップと、
前記底面金属パッド上に半田バンプを形成するステップと、
をさらに含む、請求項18記載の方法。 - 前記二酸化シリコン層が、前記トレンチの前記側壁上に露出された前記基板の熱酸化によって形成される、請求項17記載の方法。
- 前記二酸化シリコン層が少なくとも0.5ミクロンの厚さである、請求項17記載の方法。
- 前記二酸化シリコン層が、前記トレンチの前記側壁上の前記二酸化シリコン層の最薄領域と最厚領域との間で10%未満の厚みの変動を有する、請求項21記載の方法。
- (a)が、前記バリア層の上面上にパターン形成されたフォトレジスト層を形成するステップと、前記バリア層にエッチングして、前記バリア層が前記パターン形成されたフォトレジスト層によって保護されない前記開口部を前記バリア層内に形成するステップとを含み、
(b)が、前記開口部内で露出された前記基板にプラズマ・エッチングすることにより、前記トレンチを形成するステップと、前記トレンチにエッチングした後であって(c)の前に、前記フォトレジスト層を除去するステップとを含む、請求項17記載の方法。 - (f)と(g)との間に、前記トレンチ内の前記ポリシリコンの上部領域を除去し、前記トレンチ内の残りのポリシリコン上に誘電体キャップを形成するステップをさらに含み、(j)が、前記誘電体キャップを除去するステップを含む、請求項17記載の方法。
- 前記トレンチが、前記ウェハの前記上面に対して垂直なまっすぐな側壁と、実質的に均一な幅を有する、請求項17記載の方法。
- 前記トレンチの前記上面における前記トレンチの第1の幅が前記トレンチの底面における前記トレンチの第2の幅より大きくなるように、前記トレンチが互いに向かってテーパ状になっているまっすぐな側壁を有する、請求項17記載の方法。
- 前記トレンチの前記上面における前記トレンチの第1の幅が前記トレンチの底面における前記トレンチの第2の幅より小さくなるように、前記トレンチが互いに離れるようにテーパ状になっているまっすぐな側壁を有する、請求項17記載の方法。
- シリコン基板内のトレンチと、
前記トレンチの側壁上の二酸化シリコン層であって、前記二酸化シリコン層が前記トレンチを充填せず、前記二酸化シリコン層が前記トレンチの前記側壁上の前記二酸化シリコン層の最薄領域と最厚領域との間で10%未満の厚みの変動を有する、二酸化シリコン層と、
前記トレンチ内の残りの空間を充填する導電性コアと、
前記基板内のCMOSデバイスの少なくとも一部分と、
前記基板の前記上面の上の1つまたは複数の配線層であって、前記基板に対し隠されている前記1つまたは複数の配線レベルのうちの1つの配線レベルの1つの電線が前記導電性コアの上面に接触する、1つまたは複数の配線層と、
を含む、構造体。 - 前記導電性コアが耐火金属を含む、請求項28記載の構造体。
- 前記基板の前記底面上の誘電体層と、
前記底面誘電体層内の開口部であって、前記コアが前記開口部の底面内で露出される、開口部と、
前記誘電体層上の金属パッドであって、前記パッドの外周が前記開口部の外周に重なり、前記パッドが前記コアの前記底面に接触する、金属パッドと、
前記金属パッド上の半田バンプと、
をさらに含む、請求項28記載の構造体。 - (i)前記トレンチが、前記ウェハの前記上面に対して垂直なまっすぐな側壁と、実質的に均一な幅を有するか、(ii)前記トレンチの前記上面における前記トレンチの第1の幅が前記トレンチの底面における前記トレンチの第2の幅より大きくなるように、前記トレンチが互いに向かってテーパ状になっているまっすぐな側壁を有するか、または(iii)前記トレンチの前記上面における前記トレンチの前記第1の幅が前記トレンチの前記底面における前記トレンチの前記第2の幅より小さくなるように、前記トレンチが互いに離れるようにテーパ状になっているまっすぐな側壁を有するかのいずれかである、請求項28記載の構造体。
- シリコン基板内のトレンチと、
前記トレンチの側壁上の二酸化シリコン層であって、前記二酸化シリコン層が前記トレンチを充填しない、二酸化シリコン層と、
前記基板の前記上面上および前記二酸化シリコン層上の誘電体層であって、前記誘電体層が前記トレンチを充填しない、誘電体層と、
前記トレンチ内の残りの空間を充填する導電性コアと、
前記基板内の電界効果トランジスタのソース、ドレイン、およびチャネル領域、前記チャネル領域上のゲート誘電体、ならびに前記ゲート誘電体上のゲート電極と、
誘電体層および前記電界効果トランジスタの上のパッシベーション層であって、前記コアが前記パッシベーション層を貫通して延び、前記コアの上面が前記パッシベーション層の前記上面と同一平面上にある、パッシベーション層と、
前記パッシベーション層を貫通して前記電界効果トランジスタの前記ソース、前記ドレイン、および前記ゲート電極それぞれに対する金属接点であって、前記金属接点の上面が前記パッシベーション層の上面と同一平面上にある、金属接点と、
前記パッシベーション層の上の1つまたは複数の配線層であって、前記基板に対し隠されている前記1つまたは複数の配線レベルのうちの1つの配線レベルの1つの電線が前記導電性コアの前記上面に接触する、1つまたは複数の配線層と、
を含む、構造体。 - 前記基板の底面上の誘電体層と、
前記底面誘電体層内の開口部であって、前記コアが前記開口部の底面内で露出される、開口部と、
前記誘電体層上の金属パッドであって、前記パッドの外周が前記開口部の外周に重なり、前記パッドが前記コアの前記底面に接触する、金属パッドと、
前記金属パッド上の半田バンプと、
をさらに含む、請求項32記載の構造体。 - 前記コアが耐火金属を含む、請求項32記載の構造体。
- (i)前記トレンチが、前記ウェハの前記上面に対して垂直なまっすぐな側壁と、実質的に均一な幅を有するか、(ii)前記トレンチの前記上面における前記トレンチの第1の幅が前記トレンチの底面における前記トレンチの第2の幅より大きくなるように、前記トレンチが互いに向かってテーパ状になっているまっすぐな側壁を有するか、または(iii)前記トレンチの前記上面における前記トレンチの前記第1の幅が前記トレンチの前記底面における前記トレンチの前記第2の幅より小さくなるように、前記トレンチが互いに離れるようにテーパ状になっているまっすぐな側壁を有するかのいずれかである、請求項32記載の構造体。
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