JP2011009595A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】本願発明は、相互に不純物濃度の異なる第1及び第2の半導体層の境界面を貫通するシリコン系プラグを有する半導体装置であって、このプラグの少なくとも内部は多結晶領域であり、この多結晶領域表面の内、先の境界面の両側近傍は、固相エピタキシャル領域で覆われている。
【選択図】図21
Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
(a)第1の主面および第2の主面を有する第1導電型のシリコン系単結晶からなる半導体基板;
(b)前記半導体基板内の前記第2の主面側に設けられた第1の不純物濃度を有する第1の半導体層;
(c)前記半導体基板内の前記第1の主面側に、前記第1の半導体層と接するように設けられ、第2の不純物濃度を有する第2の半導体層;
(d)前記第1の主面側から前記第2の半導体層を貫通して前記第1の半導体層の内部に達するシリコン系プラグ、
ここで、前記プラグは、以下を含む:
(d1)中央部の多結晶領域;
(d2)前記第1と第2の半導体層の境界領域を含み、前記第1および第2の主面側の方向における前記境界の近傍に、前記多結晶領域の周囲を覆うように形成された固相エピタキシャル領域。
(a)第1の不純物濃度の第1の半導体層および、これと境界を接し、第2の不純物濃度の第2の半導体層を有する第1導電型のシリコン系単結晶半導体ウエハを準備する工程;
(b)前記ウエハの前記第2の半導体層側の第1の主面側から前記第1の半導体層側の第2の主面側に向けて、前記前記第2の半導体層を貫通し、前記第1の半導体層の内部に達するプラグ埋め込み用ホールを形成する工程;
(c)前記ホールの内面のシリコン系酸化膜を除去する工程;
(d)前記工程(c)の後、前記ホールの前記内面に実質的にシリコン系酸化膜がない状態で、前記ホール内をポリ・シリコン部材により埋め込む工程;
(e)前記工程(d)の後、前記ウエハに対して、摂氏800度以上の熱処理を実行する工程。
(c1)前記ホールの内面を摂氏70度以上90度未満の希弗酸により10分以上、洗浄する工程。
(c2)前記ホールの内面に対して、水素を主要な成分の一つとする還元性ガス雰囲気によって、プラズマ処理を施す工程。
(c3)前記ホールの内面を、常温の硝酸を主要な成分の一つとし、弗酸が添加された洗浄液により洗浄する工程;
(c4)前記工程(c3)の後、前記ホールの内面を、常温の希弗酸により1分以上、洗浄する工程。
1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
図19は本願の一実施の形態の半導体装置におけるLDMOSFET部のポリ・シリコン・プラグ及びその周辺部の断面構造図(例1)である。図20は本願の一実施の形態の半導体装置におけるLDMOSFET部のポリ・シリコン・プラグ及びその周辺部の断面構造図(例2)である。図21は本願の一実施の形態の半導体装置におけるLDMOSFET部のポリ・シリコン・プラグ及びその周辺部の断面構造図(例3)である。図22は図21のZ−Z’断面図である。なお、図22の断面構造は、円以外の形状でも構わない。図23は本願の一実施の形態の半導体装置の製造方法におけるポリ・シリコン・プラグ埋め込み前洗浄工程及びその前後のプロセス・ブロック・フロー図である。図24は本願の一実施形態の半導体装置の製造方法におけるポリ・シリコン・プラグ埋め込み前洗浄条件と残存酸化シリコン膜(SiO2,BSixOy等を含む)の関係を示すXPS(X−Ray Photoelectron Spectroscopy)のデータプロット図である。図25は図1のY−Y’断面に対応するデバイス(本願の一実施の形態の半導体装置)のTEM(Transmission Electron Microscope)写真である。図26は図1のY−Y’断面に対応するデバイス(比較例)のTEM(Transmission Electron Microscope)写真である。これらに基づいて、本願の一実施の形態の半導体装置およびその製造方法の要部アウトライン等の説明を行う。
これに関して、図24は、各種の洗浄仕様とボロンがドープされたシリコン表面の残存自然酸化膜の関係を示すXPSデータである。なお、この試料の洗浄方法としては、液温摂氏50度のアンモニア過酸化水素混合水溶液(体積比でアンモニア:過酸化水素:水=0.2:1:10)による洗浄5分(第1ステップ)に続き、各試料について以下の仕様で処理(第2ステップ)した。すなわち、以下のごとくである。
(1)試料a:第2ステップなし(参照試料)、
(2)試料b:液温摂氏80度の希弗酸(DHF)、体積比組成弗酸:水=1:99、洗浄時間2分、
(3)試料c:液温摂氏80度の希弗酸(DHF)、体積比組成弗酸:水=1:99、洗浄時間8分、
(4)試料d:HF:H2O2:H2O=1:2:100、洗浄時間2分(液温は常温)、
(5)試料e:HF:HNO3:CH3COOH=1:50:50、洗浄時間2分(液温は常温)+希弗酸(DHF)、体積比組成弗酸:水=1:100、洗浄時間2分(液温は常温)。
(1)図23のポリ・シリコン・プラグ埋め込み前洗浄工程61としては、アンモニア&過酸化水素水溶液処理62等のパーティクルや有機汚染の除去を主目的とする第1ステップおよび、酸化剤を含まない弗酸系洗浄液(たとえば希弗酸、すなわちDHF)による自然酸化膜を除去するための第2ステップを比較的長時間、たとえば、組成体積比HF:H2O=1:500(液温摂氏80度)であれば、10分以上、望ましくは、12分以上、たとえば15分程度、洗浄処理を施す。ここで、希弗酸の液温を上げているのは、常温の希弗酸と比較して、摂氏70度以上の希弗酸は、自然酸化膜を完全に除去するのに、より有効とされているからである。
(2)第2ステップにおける希弗酸洗浄の代替方法としては、弗酸&硝酸系の洗浄液を用いたものでもよい(第2ステップが更に二つのステップに分かれる)。
(2−1)HF:HNO3:H2O=1:500:250(体積比)で10秒程度処理(液温常温)した後、組成体積比HF:H2O=1:500の希弗酸(液温摂氏25度、すなわち常温)で2分程度処理する(図23の弗酸&硝酸水溶液処理62f)。
(2−2)HF:HNO3:CH3COOH:H2O=1:70:75:30(体積比)で2分程度処理(液温常温)した後、組成体積比HF:H2O=1:100の希弗酸(液温摂氏25度、すなわち常温)で2分程度処理する(図23の弗酸&硝酸&酢酸水溶液処理62a)。
(3)また、(1)および(2)において、最終の希弗酸処理の前に、水素プラズマ処理73(水素を主要な成分の一つとする還元性ガス中でのプラズマ処理)を挿入してもよい(なお、この処理は必須ではない)。これによって、最終の希弗酸処理時間を短縮することが可能となる。また、水素プラズマ処理74は、最終の希弗酸処理の後でもよい。水素プラズマ処理73,74は、少なくとも1回行えば、前記の効果がある。水素プラズマ処理73,74(水素プラズマ処理71もほぼ同じ)の条件としては、たとえば、ウエハ・ステージ温度摂氏400度程度(350度から450度)、処理時間60秒程度(40秒から90秒)、水素流量300sccm程度、アルゴン流量200sccm程度、高周波パワー750ワット程度(印加高周波周波数350kHz)を例示することができる。
図2から図18は本願の一実施の形態の半導体装置の製造方法に関するデバイス・プロセス断面フロー図(エピタキシャル・ウエハ受け入れ時点からウエハ工程完了時点まで)である。図1は図17に対応する本願の一実施の形態の半導体装置におけるLDMOSFET部の模式上面図(ゲート電極構造完成時点)である。これらに基づいて、本願の一実施の形態の半導体装置の要部構造および半導体装置の製造方法におけるデバイス要部断面プロセス・フロー等の説明を行う。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本願発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
1a ウエハの第1の主面(デバイス面)
1b ウエハの第2の主面(裏面)
1e P型ウエハのエピタキシャル層
1s P+型単結晶シリコン基板層
2 プラグ埋め込み孔形成用ハード・マスク膜
3 プラグ埋め込み孔形成用レジスト膜
4 プラグ埋め込み孔形成用開口
5 プラグ埋め込み孔(ビア・ホール)
6 エピタキシャル層とシリコン基板部の境界
7 プラグ用ポリシリコン層
7b 埋め込みプラグ
8 パッド酸化シリコン膜
9 窒化シリコン膜
11 STI用溝
12 STIライナ酸化シリコン膜
13 STI形成用レジスト膜
14 STI埋め込み絶縁膜
15 P型ウエル
16 P+型コンタクト領域
17 N+型ソース領域
18 N+型ドレイン領域
19 N−型オフセット・ドレイン領域
21 N型オフセット・ドレイン領域
22 N−型オフセット・ソース領域
23 ゲート絶縁膜
24 ゲート電極
25 サイド・ウォール・スペーサ絶縁膜
26 LDMOSFET
27 裏面メタル電極膜
28 プリ・メタル絶縁膜
29 タングステン・プラグ
31 第1層層間絶縁膜
32 第1層アルミ配線膜
33 タングステン・プラグ
34 第2層アルミ配線膜
35 ファイナル・パッシベーション膜
36 固相エピタキシャル領域
37 多結晶領域
51 プラグ埋め込み孔形成後洗浄工程
52 アンモニア&過酸化水素水溶液処理
53 希弗酸処理
61 ポリシリコン・プラグ埋め込み前洗浄工程
62 アンモニア&過酸化水素水溶液処理
62a 弗酸&硝酸&酢酸水溶液処理
62f 弗酸&硝酸水溶液処理
63 希弗酸処理
71,73,74 気相水素プラズマ処理
81 ポリシリコン・プラグ埋め込み工程
Le 境界の上方への固相エピタキシャル層延在長
Ls 境界の下方への固相エピタキシャル層延在長
Claims (21)
- 以下を含む半導体装置:
(a)第1の主面および第2の主面を有する第1導電型のシリコン系単結晶からなる半導体基板;
(b)前記半導体基板内の前記第2の主面側に設けられた第1の不純物濃度を有する第1の半導体層;
(c)前記半導体基板内の前記第1の主面側に、前記第1の半導体層と接するように設けられ、第2の不純物濃度を有する第2の半導体層;
(d)前記第1の主面側から前記第2の半導体層を貫通して前記第1の半導体層の内部に達するシリコン系プラグ、
ここで、前記プラグは、以下を含む:
(d1)中央部の多結晶領域;
(d2)前記第1と第2の半導体層の境界領域を含み、前記第1および第2の主面側の方向における前記境界の近傍に、前記多結晶領域の周囲を覆うように形成された固相エピタキシャル領域。 - 前記1項の半導体装置において、前記第1導電型はP型である。
- 前記1項の半導体装置において、前記プラグには、ボロンがドープされている。
- 前記1項の半導体装置において、前記第2の半導体層は、エピタキシャル層である。
- 前記1項の半導体装置において、前記第1の不純物濃度は、前記第2の不純物濃度よりも高い。
- 前記5項の半導体装置において、前記プラグのボロン濃度は、前記第1の不純物濃度よりも高い。
- 前記1項の半導体装置において、前記境界から前記第1の主面側への固相エピタキシャル層の延在長および前記第2の主面側への固相エピタキシャル層の延在長は、それぞれ200nm以上である。
- 前記1項の半導体装置において、前記多結晶領域は、前記第1の主面側の上面を除き、前記固相エピタキシャル領域によって被覆されている。
- 前記1項の半導体装置において、前記第1の不純物濃度は、前記第2の不純物濃度よりも、1000倍以上高い。
- 前記1項の半導体装置において、前記プラグの上端は、LDMOSFETのP+型コンタクト領域に連結している。
- 以下の工程を含む半導体装置の製造方法:
(a)第1の不純物濃度の第1の半導体層および、これと境界を接し、第2の不純物濃度の第2の半導体層を有する第1導電型のシリコン系単結晶の半導体ウエハを準備する工程;
(b)前記ウエハの前記第2の半導体層側の第1の主面側から前記第1の半導体層側の第2の主面側に向けて、前記前記第2の半導体層を貫通し、前記第1の半導体層の内部に達するプラグ埋め込み用ホールを形成する工程;
(c)前記ホールの内面のシリコン系酸化膜を除去する工程;
(d)前記工程(c)の後、前記ホールの前記内面に実質的にシリコン系酸化膜がない状態で、前記ホール内をポリ・シリコン部材により埋め込む工程;
(e)前記工程(d)の後、前記ウエハに対して、摂氏800度以上の熱処理を実行する工程。 - 前記11項の半導体装置の製造方法において、前記第1導電型はP型である。
- 前記11項の半導体装置の製造方法において、前記ポリ・シリコン部材には、ボロンがドープされている。
- 前記11項の半導体装置の製造方法において、前記第2の半導体層は、エピタキシャル層である。
- 前記11項の半導体装置の製造方法において、前記第1の不純物濃度は、前記第2の不純物濃度よりも高い。
- 前記11項の半導体装置の製造方法において、前記ポリ・シリコン部材のボロン濃度は、前記第1の不純物濃度よりも高い。
- 前記11項の半導体装置の製造方法において、前記第1の不純物濃度は、前記第2の不純物濃度よりも、1000倍以上高い。
- 前記11項の半導体装置の製造方法において、前記プラグの上端は、LDMOSFETのP+型コンタクト領域に連結する。
- 前記11項の半導体装置の製造方法において、前記工程(c)は、以下の下位工程を含む:
(c1)前記ホールの内面を摂氏70度以上90度未満の希弗酸により10分以上、洗浄する工程。 - 前記11項の半導体装置の製造方法において、前記工程(c)は、以下の下位工程を含む:
(c2)前記ホールの内面に対して、水素を主要な成分の一つとする還元性ガス雰囲気によって、プラズマ処理を施す工程。 - 前記11項の半導体装置の製造方法において、前記工程(e)の後、前記ホール内の前記ポリ・シリコン部材が固相エピタキシャルの状態に結晶成長する。
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