CN109671773B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明实施例提供一种半导体器件及其制造方法，涉及半导体技术领域。该半导体器件包括有源区和位于所述有源区之外的无源区，该半导体器件包括衬底、半导体层、源极、漏极和栅极，所述半导体层包括位于所述无源区的预留半导体层。在位于所述源极下方，开设有贯穿所述衬底和所述源极下方的半导体层的通孔，所述通孔的一部分位于所述无源区的所述预留半导体层中，且贯穿所述预留半导体层的至少一部分。使得在制作小尺寸器件时，即使由于器件尺寸减小，使通孔之间距离减小，也可以满足器件的尺寸要求，可以在不增加工艺难度的前提下，减小器件尺寸，同时不影响器件散热，也不会导致接地电感增加，同时可提高器件性能。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体制造方法领域，具体而言，涉及一种半导体器件及其制造方法。
背景技术
氮化镓半导体材料具有禁带宽度大、电子饱和漂移速率高、击穿场强高、耐高温等显著优点，与第一代半导体硅和第二代半导体砷化镓相比，更适合于制作高温、高压、高频和大功率的电子器件，具有广阔的应用前景，已成为目前半导体行业研究的热点。
氮化镓高电子迁移率晶体管(HEMT)是利用AlGaN/GaN异质结处的二维电子气形成的一种氮化镓器件，可以应用于高频、高压和大功率的领域。在进行氮化镓器件的封装工艺时，为了提高器件增益，减小接地电阻，通常采用通孔结构。
目前氮化镓器件的通孔的位置分布主要有两种形式，一种形式是将该通孔开设在源极金属PAD区域，位于有源区的同侧。另一种形式是将该通孔开设在有源区的源极下方，使每个有源区内的源极通过通孔直接接地，这样的结构减小了有源区内的源极到地的距离，从而减小了接地电阻。
随着机器智能化的发展，对芯片的尺寸要求更为突出，芯片尺寸更小化已经是现代半导体行业的一直在关注的难题。在目前氮化镓半导体领域通常需要制作小栅宽的器件时，就会拉近通孔之间的距离，这就会导致器件的散热性能大大降低，甚至还有可能产生互感，影响器件性能。
发明内容
鉴于以上内容，本发明实施例的目的在于提供一种半导体器件及其制造方法，以改善上述问题。
本发明提供的技术方案如下。
一种半导体器件，该半导体器件包括有源区和位于所述有源区之外的无源区；该半导体器件包括：
衬底；
制作于所述衬底一侧的半导体层，所述半导体层包括位于所述无源区内的无源区预留半导体层和/或位于所述有源区内的有源区预留半导体层；
制作于所述有源区内位于所述半导体层远离所述衬底一侧的源极、漏极和栅极，所述源极靠近所述无源区的两端预留一定面积的半导体层形成所述无源区内的预留半导体层
贯穿所述衬底和至少一部分所述半导体层的通孔，所述通孔贯穿所述无源区内的预留半导体层的至少一部分。
进一步的，所述通孔在所述衬底所在平面上的投影与所述源极在所述衬底所在平面上的投影部分重合。
进一步的，所述半导体层包括所述有源区内的有源区预留半导体层，该有源区预留半导体层为设置在所述有源区中，位于所述源极的至少一端，且该有源区预留半导体层横截面积大于等于所述通孔在有源区内的横截面积。
进一步的，所述源极的至少一端设置为内凹结构，所述通孔在所述衬底所在平面上的投影与所述源极在所述衬底所在平面上的投影没有重合或者部分重合。
进一步的，所述源极、所述无源区预留半导体层和/或所述有源区预留半导体层远离所述衬底一侧设有互连金属层。
进一步的，所述通孔对应位置的无源区预留半导体层和/或所述有源区预留半导体层远离所述衬底一侧设置阻挡层。
进一步的，在远离所述衬底的一侧，所述源极、所述无源区预留半导体层和所述阻挡层表面设有互连金属层。
进一步的，所述源极制作于所述半导体层远离所述衬底一侧的表面上，或者所述半导体层远离所述衬底的一侧设置有用于容纳所述源极的凹槽，所述源极位于所述凹槽中。
进一步的，所述源极制作于所述凹槽中，所述通孔位于所述无源区预留半导体层内的底面与所述半导体层远离所述衬底的表面之间的高度差小于或等于250nm。
进一步的，所述源极两端分别开设一个所述通孔，该源极两端边缘开设的两个所述通孔之间的距离大于或等于所述栅极的宽度的四分之一。
进一步的，所述通孔体积的六分之一至六分之五位于所述预留半导体层中。
进一步的，所述无源区内的预留半导体层的边缘为弧形。
本发明还提供了一种半导体器件的制造方法，包括：
提供一衬底；
在所述衬底一侧制作所述半导体层，形成有源区和无源区，并在源极靠近所述无源区的至少一端预留一定面积的半导体层形成预留半导体层；
在所述有源区中，所述半导体层远离所述衬底的一侧，制作源极、栅极和漏极；
在所述源极远离所述半导体层的一侧和所述无源区内的预留半导体层远离所述衬底的一侧制作互联金属；
从所述衬底远离所述半导体层的一侧形成贯穿所述衬底和至少一部分所述半导体层的通孔，所述通孔贯穿所述无源区内的预留半导体层的至少一部分。
进一步的，该方法还包括：
在制作互联金属前，在所述半导体层远离所述衬底的一侧制作刻蚀阻挡层，所述刻蚀阻挡层位于所述通孔上方。
本发明实施例中将通孔开设在源极下方，并有一部分位于无源区内，使得在制作小尺寸的器件时，由于通孔有一部分位于无源区，即使由于器件尺寸减小，使通孔之间的距离减小，也可以满足器件的尺寸要求，可以在不增加工艺难度的前提下，减小器件的尺寸，同时不会影响器件的散热，也不会导致接地电感的增加，同时可以提高器件的性能。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1是本发明实施例提供的一种半导体器件的示意图。
图2是本发明实施例提供的一种半导体器件中部分源极、漏极和栅极的示意图。
图3是图2中AA’方向的剖面示意图。
图4是图2中BB’方向的剖面示意图。
图5是本发明实施例提供的一种半导体器件的部分源极、漏极和栅极的另一示意图
图6是图5中CC’方向的剖面示意图。
图7是本发明实施例提供的一种半导体器件中源极为刻蚀半导体层内部的剖面示意图。
图8是本发明实施例提供的一种半导体器件制造方法的流程示意图。
图标：100-半导体器件；10-有源区；20-无源区；110-衬底；120-半导体层；121-无源区预留半导体层；122-有源区预留半导体层；130-源极；131-通孔；132-刻蚀阻挡层；133-互连金属层；140-漏极；150-栅极；160-漏极焊盘；161-漏极互连金属；162-漏极互连线；170-栅极焊盘；171-栅极互连金属；172-栅极互连线。
具体实施方式
下面将结合本发明实施例中附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
发明人发现，将通孔开设在金属PAD区域的结构，虽然降低了通孔对器件散热的影响，却会导致有源区电流整体流向相同、不分散，从而使有源区金属插指之间产生了互感。另外，这样的结构增大了有源区内的源极到地的距离，即增大了源极的接地电阻，从而影响了器件的增益等性能。而如果为了减小器件的尺寸而减小通孔的直径，就会直接导致器件接地电感的增加，且大大增加了工艺难度，不利用生产应用。
有鉴于此，本申请实施例提供了一种半导体器件100，如图1至图3所示，该半导体器件100包括衬底110、半导体层120、源极130、漏极140和栅极150。
参考图1，所述半导体器件100包括有源区10和无源区20，半导体层120包括位于无源区20中的无源区预留半导体层121，无源区预留半导体层121为位于源极至少一端靠近所述无源区20的预先保留的一定面积的半导体层。半导体层120还可以包括位于有源区的有源区预留半导体层122。所述有源区10下方存在二维电子气、电子或空穴，是半导体器件100的工作区域。所述无源区20下方通过台面刻蚀工艺(MESAetch)、离子注入工艺或氧化隔离工艺后消除或隔离掉了位于其下的二维电子气、电子或空穴，不是半导体器件100的内部工作区域。
参考图3，所述衬底110可由硅、蓝宝石、碳化硅、砷化镓中的其中一种材料形成，半导体层120可由氮化镓、铝镓氮或铟镓氮中的一种或者一种以上形成。在制作半导体层120的过程中，在源极130靠近无源区20的两端预留一定的面积作为无源区，即无源区预留半导体层121，用于制作通孔131。
所述源极130、漏极140和栅极150制作于所述半导体层120远离所述衬底110的一侧，源极130、漏极140可以是一种金属材料，也可以是多种金属材料的复合材料。栅极150可以是单层金属栅极1，也可以是双层金属的叠层或多层栅极结构。所述源极130和漏极140可以为欧姆接触电极，栅极150可以为肖特基接触电极，源极130和漏极140可以交替设置，栅极150在所述源极130和漏极140间呈插指状分布。
再如图1至4所示，所述半导体器件100还包括与源极对应，贯穿所述衬底110和至少一部分所述半导体层的通孔。在一种具体实施方式中，源极130可以制作于所述半导体层120远离所述衬底110一侧表面上，所述通孔131在所述衬底110所在平面上的投影与所述源极130在所述衬底所在平面上的投影部分重合。源极130可以为条形，所述通孔131贯穿源极130下方的半导体层120，同时，通孔131可以将无源区预留半导体层121贯穿。
半导体器件100的有源区10内可以设置多个源极130、多个漏极140和多个栅极150，相应的，每个源极130可以都对应开设有所述通孔131，通孔131的数量可以根据实际需要确定。本申请实施例中的通孔131有一部分位于无源区预留半导体层121内，即通孔131的一部分位于无源区20内的无源区预留半导体层121。本实施例中的源极130两端可以分别开设一通孔131，两个通孔131都有一部分位于无源区20的无源区预留半导体层121，这样，即使为了减小器件尺寸使两个通孔131更接近，通过将通孔131的一部分设置在无源区20以及对两个通孔131之间的间距控制，使得两个通孔131之间不会产生互感。
可以理解的是，在制作欧姆金属形成源极130的过程中，所述欧姆金属可以只覆盖有源区10内的源极区域，还可以覆盖无源区20的无源区预留半导体层121的区域。所述源极130的俯视图形状可以为四边规则的条形形状(例如图2中130结构所示)。当欧姆金属只覆盖有源区10内的源极面积时，源极130的形状还可以为靠近无源区20的两端具有与通孔131在有源区内的至少一端形状匹配的内凹结构，即在有源区10内靠近源极的至少一端预留形状相同且横截面积大于等于所述通孔130在有源区10内横截面积的有源区预留半导体层122(例如图5所示)。所述通孔131在所述衬底所在平面上的投影与所述源极130在所述衬底所在平面上的投影没有重合或者部分重合。
在完成欧姆金属制作后，可以在半导体层120远离衬底110的一侧，与通孔131对应的位置制作阻挡层132，该阻挡层132形状与通孔131的横截面形状相匹配且面积大于或等于所述通孔130在该处的接触面的面积。阻挡层132的材料可以采用一种金属或多种金属的复合材料；例如，可以采用金、钨、鉑、钛、镍金属中的一种或者几种的组合形成阻挡层。当然此步骤也可以省略直接制作互连金属层133，可以在半导体层120远离衬底110的一侧的有源区10内，源极130上方以及无源区20的无源区预留半导体层121上方覆盖互连金属层133。若是在有源区10内有预留的半导体层，则互联金属层133同时覆盖有源区预留半导体层122。
所述通孔131内可以填充至少一种导电材料，例如金、金锡合金等，导电材料可以与源电极接触形成电性连接，可选的，所述源极130可以通过填充导电材料实现接地设置；可选的，还可以在源极130远离半导体层120的一侧和无源区预留半导体层121远离所述衬底110的一侧制作一层互联金属，使得源极130和通孔131形成电性连接，实现接地设置。所述通孔131的横截面的形状可以是圆形、椭圆形、方形、腰型等任意形状。通孔131的纵截面的形状可以是梯形、方形或者其他工艺容易实现的任意形状。
再如图2和图4所示，每个源极130的两端下方都开设有所述通孔131，根据半导体器件100尺寸的不同，栅宽L也可以相应的改变。可选的，两个所述通孔131最近边界间的距离大于或等于四分之一栅宽L。为了提高散热性能，降低互感，两个所述通孔131最近边界间的距离大于或等于四分之一栅宽L，且小于或等于四分之三栅宽L。可选的，在同一个源极130的两个通孔131间的最近边界间的距离可以小于四分之一的栅宽L时，位于所述无源区20的无源区预留半导体层121在栅宽方向上的宽度的范围可以是六分之一至六分之五的通孔长度，这里所说的通孔长度为通孔131在最靠近源极130的平面在栅宽方向上的最远两个点之间的距离。为了在减小器件尺寸的同时，保证器件散热等性能优越，所述无源区预留半导体层121在栅宽方向上的宽度可以是三分之一至三分之二的通孔长度。
可选的，所述通孔131的六分之一至六分之五的体积位于所述有源区10内，所述通孔131的其余部分位于无源区20内，即通孔131位于无源区20的所述无源区预留半导体层121内。所述无源区预留半导体层121与无源区20接触的边缘可以制作成弧形角或倒角，弧形角或倒角的结构可以有效缓解尖端放电，提高器件性能。
在一种具体实施方式中，如图5和图6所示，图6为图5中CC’方向的剖面示意图。在无源区20和有源区10内同时预留部分半导体层用于制作通孔130。所述源极制作于所述半导体层远离所述衬底一侧的表面上，所述半导体层包括所述有源区预留半导体层122，该有源区预留半导体层122为设置在所述有源区10中，位于所述源极130的至少一端，与所述通孔131对应的区域，欧姆金属可以只覆盖有源区10内的源极图形面积，该源极130靠近无源区20的两端具有与通孔131在有源区内的一端形状匹配的内凹结构，即有源区预留半导体层122与所述通孔130在有源区10内的形状相同且面积略大。可选的，通孔131的横截面可以是椭圆形、腰型，源极130具有与通孔131位于有源区10内的一端相匹配的弧形，使源极130的两端形成具有弧形的内凹结构。可以理解的是，内凹结构的弧度可以与通孔131的弧度相匹配。如图6所示，所述通孔131位于无源区预留半导体层121中的部分可以贯穿所述无源区预留半导体层121。为了避免在刻蚀通孔131时影响源极130金属的稳定性，或者出现损坏的情况，可以在制作好源极130之后，在所述通孔131对应的位置预先设置一层和通孔131横截面图形状相同的刻蚀阻挡层132。刻蚀阻挡层材料可以为一种金属或多种金属的复合材料，使源极130通过刻蚀阻挡层132与通孔131内的导电材料连接。或者，还可以在源极130远离所述半导体层120的一侧和无源区预留半导体层121远离所述衬底110的一侧制作一层互联金属层133，使源极130通过互联金属层133与通孔131内的导电材料连接，实现源极130的接地。
在另一种具体实施方式中，如图7所示，所述半导体层120开设有用于容纳所述源极的凹槽，所述源极位于所述凹槽中。所述源极130至少一端开设有所述通孔131，该通孔131与所述源极130部分重合。在前述实施方式中，源极130可以直接制作于所述半导体层120远离所述衬底110一侧的表面上。在源极130制作于凹槽内时，所述通孔131与该源极130部分重合，且该通孔131位于无源区预留半导体层121内的底面可以与所述半导体层120远离所述衬底110的表面之间具有一高度差，该高度差小于或等于250nm。
再如图1所示，本申请实施例中的半导体器件100还可以包括栅极焊盘170和漏极焊盘160，栅极焊盘170可以位于所述无源区20，通过栅极互连金属171和栅极互连线172与所述栅极150连接。漏极焊盘160可以通过漏极互连金属161和漏极互连线162与所述漏极140连接。栅极互连线172和漏极互连线162可以采用金属或其他材料，本发明实施例不做限制。半导体器件100可以包括多个栅极焊盘170、多个漏极焊盘160、多个栅极互连金属171、多个漏极互连金属161、多个栅极互连线172和多个漏极互连线162。
本申请实施例还提供了一种半导体器件100的制造方法，如图8所示，包括以下步骤。
步骤S101，提供一衬底。
步骤S102，在所述衬底一侧制作所述半导体层，形成有源区和无源区，并在所述源极靠近所述无源区的两端预留一定面积的半导体层形成无源区预留半导体层。
对于无源区的半导体层通过台面刻蚀工艺(MESA etch)、离子注入工艺或氧化隔离工艺后消除或隔离掉位于其下的二维电子气。
步骤S103，在所述有源区中，所述半导体层远离所述衬底的一侧，制作源极、栅极和漏极。
可以通过光刻、沉积或刻蚀等工艺形成源极130、漏极140和栅极150，也可以在形成源极130和漏极140之后，通过离子注入工艺或氧化隔离工艺消除掉无源区对应的二维电子气之后，再形成栅极150。
步骤S104，在所述源极远离所述半导体层的一侧和所述无源区预留半导体层远离所述衬底的一侧制作互联金属，使所述源极通过所述互联金属与所述通孔连接。
在制作互联金属前，还可以在所述半导体层远离所述衬底的一侧制作刻蚀阻挡层材料，所述刻蚀阻挡层材料位于所述通孔上方，且与所述源极形成电连接。通过设置刻蚀阻挡层材料，可以防止刻蚀通孔131时对其他结构造成损坏。
步骤S105，从所述衬底远离所述半导体层的一侧形成与所述源极对应，贯穿所述衬底和至少一部分所述半导体层的通孔，所述通孔贯穿所述无源区内的预留半导体层的至少一部分。
通孔的结构可以如前述实施方式所述，这里不再赘述。在形成通孔之前，可以对衬底110进行减薄、研磨及抛光等工艺。此外，还可以在衬底110远离所述半导体层120的一侧制作背面金属层，使源极130可以通过通孔131内填充的导电材料与背面金属连接，实现源极130的接地。
综上所述，本发明实施例中通孔有一部分位于无源区内，使得在制作小尺寸的器件时，由于通孔有一部分位于无源区，即使由于器件尺寸减小，使通孔之间的距离减小，也可以满足器件的尺寸要求，可以在不增加工艺难度的前提下，减小器件的尺寸，同时不会影响器件的散热，也不会导致接地电感的增加，同时可以提高器件的性能。
还需要说明的是，在本发明的描述中，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种半导体器件，其特征在于，该半导体器件包括有源区和位于所述有源区之外的无源区；该半导体器件包括：
衬底；
制作于所述衬底一侧的半导体层，所述半导体层包括位于所述无源区内的无源区预留半导体层或所述半导体层包括位于所述有源区内的有源区预留半导体层及位于所述无源区内的无源区预留半导体层；
制作于所述有源区内位于所述半导体层远离所述衬底一侧的源极、漏极和栅极，所述源极靠近所述无源区的至少一端预留一定面积的半导体层形成所述无源区内的预留半导体层；
沿着所述衬底远离所述半导体层的一侧朝向半导体层的方向贯穿所述衬底和至少一部分所述半导体层的通孔，所述通孔贯穿所述无源区内的无源区预留半导体层的至少一部分，以使所述通孔的一部分位于所述无源区内，且另一部分位于所述有源区内，且所述源极与所述通孔电性连接。
2.根据权利要求1所述的半导体器件，其特征在于，所述通孔在所述衬底所在平面上的投影与所述源极在所述衬底所在平面上的投影部分重合。
3.根据权利要求1所述的半导体器件，其特征在于，所述半导体层包括所述有源区内的有源区预留半导体层，该有源区预留半导体层为设置在所述有源区中，位于所述源极的至少一端，且该有源区预留半导体层横截面积大于等于所述通孔在有源区内的横截面积。
4.根据权利要求3所述的半导体器件，其特征在于，所述源极的至少一端设置为内凹结构，所述通孔在所述衬底所在平面上的投影与所述源极在所述衬底所在平面上的投影没有重合或者部分重合。
5.根据权利要求1所述的半导体器件，其特征在于，所述源极、所述无源区预留半导体层和/或所述有源区预留半导体层远离所述衬底一侧设有互连金属层。
6.根据权利要求1项所述的半导体器件，其特征在于，所述通孔对应位置的无源区预留半导体层和/或所述有源区预留半导体层远离所述衬底一侧设置阻挡层。
7.根据权利要求6项所述的半导体器件，其特征在于，在远离所述衬底的一侧，所述源极、所述无源区预留半导体层和所述阻挡层表面设有互连金属层。
8.根据权利要求1至7任意一项所述的半导体器件，其特征在于，所述源极制作于所述半导体层远离所述衬底一侧的表面上，或者所述半导体层远离所述衬底的一侧设置有用于容纳所述源极的凹槽，所述源极位于所述凹槽中。
9.根据权利要求8所述的半导体器件，其特征在于，所述源极制作于所述凹槽中，所述通孔位于所述无源区预留半导体层内的底面与所述半导体层远离所述衬底的表面之间的高度差小于或等于250nm。
10.根据权利要求1至7任意一项所述的半导体器件，其特征在于，所述源极两端分别开设一个所述通孔，该源极两端边缘开设的两个所述通孔之间的距离大于或等于所述栅极的宽度的四分之一。
11.根据权利要求1至7任意一项所述的半导体器件，其特征在于，所述通孔体积的六分之一至六分之五位于所述无源区预留半导体层中，所述通孔除位于所述无源区预留半导体层中之外的体积位于有源区内。
12.根据权利要求1至7任意一项所述的半导体器件，其特征在于，所述无源区内的预留半导体层的边缘为弧形。
13.一种半导体器件的制造方法，其特征在于，包括：
提供一衬底；
在所述衬底一侧制作所述半导体层，形成有源区和无源区，并在源极靠近所述无源区的至少一端预留一定面积的半导体层形成无源区预留半导体层；
在所述有源区中，所述半导体层远离所述衬底的一侧，制作源极、栅极和漏极；
在所述源极远离所述半导体层的一侧和所述无源区内的无源区预留半导体层远离所述衬底的一侧制作互联金属；
从所述衬底远离所述半导体层的一侧形成贯穿所述衬底和至少一部分所述半导体层的通孔，所述通孔贯穿所述无源区内的无源区预留半导体层的至少一部分，以使所述通孔的一部分位于所述无源区内，且另一部分位于所述有源区内，且使得所述源极与所述通孔电性连接。
14.根据权利要求13所述的制造方法，其特征在于，该方法还包括：
在制作互联金属前，在所述半导体层远离所述衬底的一侧制作刻蚀阻挡层，所述刻蚀阻挡层位于所述通孔上方。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023062209A (ja) * 2020-03-12 2023-05-08 住友電工デバイス・イノベーション株式会社 半導体デバイス及び半導体デバイスの製造方法
CN113451396B (zh) * 2020-03-25 2022-08-23 苏州能讯高能半导体有限公司 一种半导体器件及其制备方法
KR102605408B1 (ko) * 2022-05-12 2023-11-23 주식회사 웨이브피아 반도체 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013098274A (ja) * 2011-10-31 2013-05-20 Toshiba Corp 半導体装置
CN103633046A (zh) * 2013-12-13 2014-03-12 苏州能讯高能半导体有限公司 半导体器件及其制造方法
CN104009085A (zh) * 2013-02-25 2014-08-27 英飞凌科技股份有限公司 穿通孔及其形成方法
CN104617092A (zh) * 2014-11-06 2015-05-13 苏州捷芯威半导体有限公司 一种半导体器件及其制作方法
CN106252310A (zh) * 2016-06-02 2016-12-21 苏州能讯高能半导体有限公司 半导体器件及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007081124A (ja) 2005-09-14 2007-03-29 Toshiba Corp 半導体装置
JP5298559B2 (ja) 2007-06-29 2013-09-25 富士通株式会社 半導体装置及びその製造方法
JP5487749B2 (ja) * 2009-06-17 2014-05-07 富士通株式会社 半導体装置及びその製造方法
JP2011009595A (ja) * 2009-06-29 2011-01-13 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
US9159699B2 (en) * 2012-11-13 2015-10-13 Delta Electronics, Inc. Interconnection structure having a via structure
US9779988B2 (en) * 2013-12-20 2017-10-03 Nxp Usa, Inc. Semiconductor devices with inner via
TWI692859B (zh) * 2015-05-15 2020-05-01 日商新力股份有限公司 固體攝像裝置及其製造方法、以及電子機器
KR102049724B1 (ko) * 2015-08-18 2019-11-28 미쓰비시덴키 가부시키가이샤 반도체 장치
DE102016102493B3 (de) * 2016-02-12 2017-07-20 Infineon Technologies Ag Halbleitervorrichtung mit einem temperatursensor, temperatursensor und verfahren zum herstellen einer halbleitervorrichtung mit einem temperatursensor
JP6584987B2 (ja) 2016-03-23 2019-10-02 株式会社東芝 半導体装置
JP6801324B2 (ja) * 2016-09-15 2020-12-16 富士電機株式会社 半導体装置
US9991373B1 (en) * 2016-12-06 2018-06-05 Infineon Technologies Ag Semiconductor device
US9929107B1 (en) * 2016-12-06 2018-03-27 Infineon Technologies Ag Method for manufacturing a semiconductor device
US11114543B2 (en) * 2017-01-24 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Group III-V device structure
US9923059B1 (en) * 2017-02-20 2018-03-20 Silanna Asia Pte Ltd Connection arrangements for integrated lateral diffusion field effect transistors

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013098274A (ja) * 2011-10-31 2013-05-20 Toshiba Corp 半導体装置
CN104009085A (zh) * 2013-02-25 2014-08-27 英飞凌科技股份有限公司 穿通孔及其形成方法
CN103633046A (zh) * 2013-12-13 2014-03-12 苏州能讯高能半导体有限公司 半导体器件及其制造方法
CN104617092A (zh) * 2014-11-06 2015-05-13 苏州捷芯威半导体有限公司 一种半导体器件及其制作方法
CN106252310A (zh) * 2016-06-02 2016-12-21 苏州能讯高能半导体有限公司 半导体器件及其制造方法

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