KR102049724B1 - 반도체 장치 - Google Patents

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bump
semiconductor circuit
cap
semiconductor
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고이치로 니시자와
다카유키 히사카
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미쓰비시덴키 가부시키가이샤
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/83463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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Abstract

중공부의 기밀성을 유지하여, 양품률 및 내구성을 향상시킨다. 반도체 장치(1)는 디바이스 기판(2), 반도체 회로(3), 밀봉 프레임(7), 캡 기판(8), 비아부(10), 전극(11, 12, 13), 범프부(14) 등을 구비한다. 디바이스 기판(2)과 캡 기판(8)의 사이에는, 반도체 회로(3)가 기밀 상태로 수용되는 중공부(9)를 마련한다. 범프부(14)는 모든 비아부(10)와 캡 기판(8)을 연결한다. 이것에 의해, 범프부(14A)를 이용하여 비아부(10)를 보강할 수 있다.

Description

반도체 장치
본 발명은 반도체 장치에 관한 것으로, 특히 중공부(中空部)를 가지는 반도체 장치에 관한 것이다.
일반적으로, 반도체 칩은, 대기 중의 수분에 의해 전극의 부식 등이 생겨 동작 불량으로 되는 일이 있기 때문에, 기밀 구조를 가지도록 패키지화되는 것이 있다. 또한, 고주파 동작하는 반도체 칩에서는, 외부 전파의 영향에 의한 동작의 불안정화 및 반도체 자신으로부터의 불필요 복사(輻射)의 문제를 방지하기 위해, 패키지에 전자기 쉴드 기능을 갖게 하는 것이 요구된다. 이러한 칩의 패키지재는 CuW 등의 베이스재에 메탈 캡을 행하는 것이 일반적이지만, 고가여서, 비용 상승의 요인으로 되어 있었다. 이에 대해, 근래에는, 반도체 칩을 칩 스케일로 패키지화(CSP 구조화)하여, 패키지화의 비용을 삭감하는 방법이 활발히 개발되고 있다. 이와 같이, 패키지화한 중공 디바이스의 대표적인 구조로서는, 예를 들면 특허문헌 1, 2, 3이 알려져 있다.
특허문헌 1에는, 고주파 디바이스의 기본 트랜지스터의 하나인 HEMT 구조를 패키지화하는 경우에 대해 기재되어 있다. 특허문헌 1에서는, 도 4 내지 도 6에 나타내는 바와 같이, 디바이스 기판의 칩 외주에 밀봉 프레임을 마련하고, 또 밀봉 프레임 상에 캡을 점착하는 것에 의해, 반도체 회로를 중공부에 밀봉하여 패키지화한다. 그리고, 캡 및 밀봉 프레임에 도전성을 갖게 하는 것에 의해, 전자기 쉴드 기능을 실현하는 구조가 제안되어 있다. 전자기 쉴드는 고주파 반도체에 이용되는 기능이고, 반도체 회로로부터 발생하는 전자기파의 복사에 의한 주변 디바이스에의 영향, 및 주변 디바이스의 전자기파에 의한 반도체 회로에의 영향을 억제하는 것을 목적으로 하고 있다.
특허문헌 2, 3에서는, 밀봉 프레임을 이용하지 않고, 캡에 홈을 형성함으로써 디바이스 기판과 캡의 사이에 중공부를 마련하고 있다. 또한, 특허문헌 2에서는, 캡의 홈에 도전성막을 형성함으로써, 전자기 쉴드 기능을 실현하고 있다. 또한, 특허문헌 3에서는, 캡의 반대면에 방열 전극을 형성하고 있다.
특허문헌 1: 일본 특허 공개 제2005-57136호 공보 특허문헌 2: 일본 특허 공개 제2012-33615호 공보 특허문헌 3: 일본 특허 공개 제2012-244059호 공보 특허문헌 4: 국제 공개 제2007/049376호 특허문헌 5: 국제 공개 제2010/013728호
그러나, 상술한 종래 기술에서는, 이하의 이유에 의해 패키지 내의 기밀성을 확보하는 것이 어렵다. 우선, 특허문헌 1 내지 3의 종래 기술에서는, 비아부로부터 기밀 파괴가 생기고 쉽다고 하는 공통의 문제가 있다. 구체적으로 설명하면, 기판에 형성된 비아 홀의 측벽에는, 에칭시의 생성물(축적물; deposited substance) 등이 존재한다. 이 때문에, 도전 금속을 측벽에 밀착한 상태로 형성해도, 밀착성이 저하하기 쉽다. 게다가, 비아 홀 내의 도전 금속과 기판의 사이에는, 열팽창율 및 선팽창율의 차이가 존재한다. 이 때문에, 반도체 장치에 대해 웨이퍼 프로세스나 칩 동작시에 열 이력(heat history)이 가해지면, 본래 밀착성이 낮은 비아 홀 내의 도전 금속이 박리되거나, 당해 도전 금속에 접합되어 있는 전극 패드에 스트레스가 가해져 전극 패드가 박리되는 일이 있어, 결과적으로 중공부의 기밀 파괴가 생긴다고 하는 문제가 있다. 또, 상기의 열 이력으로서는, 예를 들면 땜납 다이 본드 실장, 베이킹, 약품 처리, 트랜지스터 동작 등에 의해 생기는 50~300℃ 정도의 온도 변화를 들 수 있다.
또한, 특허문헌 3에 기재된 종래 기술에서는, 디바이스 기판과 캡 기판의 사이에, 도전 금속에 의해 형성된 범프 구조와, 캡 자체가 디바이스 기판에 접합된 접합부가 병존하고 있다. 이들 부위에는 선팽창율의 차이가 존재한다. 이 때문에, 열 이력이 가해지면, 디바이스 기판과 캡 기판의 접합부에 스트레스가 가해져 캡 기판, 디바이스 기판 등에 균열이 발생하여, 기밀 파괴가 생기기 쉽다고 하는 문제가 있다.
본 발명은, 상술한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 중공부의 기밀성을 안정적으로 유지할 수 있어, 양품률 및 내구성을 향상시키는 것이 가능한 반도체 장치를 제공하는 것을 목적으로 하고 있다.
본 발명에 따른 반도체 장치는, 표면 및 이면을 가지는 디바이스 기판과, 디바이스 기판의 표면측에 마련된 반도체 회로와, 디바이스 기판의 표면에 접합되고, 반도체 회로를 둘러싸는 밀봉 프레임과, 표면 및 이면을 가지는 기판에 의해 형성됨과 아울러, 이면이 반도체 회로를 덮은 상태로 밀봉 프레임의 전체 둘레에 접합되고, 디바이스 기판과의 사이에 반도체 회로가 기밀 상태로 수용되는 중공부를 형성한 캡 기판과, 반도체 회로를 외부에 접속하기 위해 도전성 재료에 의해 형성되고, 디바이스 기판의 표면과 이면의 사이를 관통함과 아울러 반도체 회로에 접속된 복수의 비아부와, 중공부의 내부에서 모든 비아부에 각각 마련되고, 당해 비아부와 캡 기판을 연결하는 복수의 범프부를 구비하고 있다.
본 발명에 의하면, 모든 비아부 상에 범프부를 마련하고, 당해 범프부에 의해 비아부와 캡 기판을 연결할 수 있다. 이것에 의해, 캡 기판에 지지된 범프부에 의해 비아부를 보강하여, 비아부의 변형, 박리 등을 억제할 수 있다. 이 결과, 디바이스 기판과 캡 기판의 접합 신뢰성을 높여, 중공부의 기밀성을 안정적으로 유지할 수 있다. 따라서, 반도체 장치의 양품률 및 내구성을 향상시킬 수 있다.
도 1은 본 발명의 실시 형태 1에 따른 반도체 장치를 일부 생략한 상태로 나타내는 평면도이다.
도 2는 도 1에 나타내는 반도체 장치의 화살표 I-I선 단면도이다.
도 3은 도 1에 나타내는 반도체 장치의 화살표 II-II선 단면도이다.
도 4는 본 발명의 실시 형태 1에서, 디바이스 기판 상에 반도체 회로, 범프부 등을 형성하는 공정을 나타내는 단면도이다.
도 5는 캡 기판에 접합 패드를 형성하는 공정을 나타내는 단면도이다.
도 6은 디바이스 기판과 캡 기판을 접합하는 공정을 나타내는 단면도이다.
도 7은 디바이스 기판 및 캡 기판을 접합 후에 박판화(薄板化)하는 공정을 나타내는 단면도이다.
도 8은 디바이스 기판에 비아부 및 이면측의 전극을 형성하는 공정을 나타내는 단면도이다.
도 9는 다수의 디바이스 기판 및 당해 기판측의 구성요소를 웨이퍼에 형성하는 공정을 나타내는 설명도이다.
도 10은 다수의 캡 기판 및 당해 기판측의 구성요소를 웨이퍼에 형성하는 공정을 나타내는 설명도이다.
도 11은 종래 기술의 반도체 장치의 일례를 나타내는 단면도이다.
도 12는 도 11 중에서 기밀 파괴가 생기는 부위를 나타내는 주요부 확대도이다.
도 13은 본 발명의 실시 형태 2에 따른 반도체 장치의 캡 기판을 디바이스 기판측에서 본 저면도이다.
도 14는 본 발명의 실시 형태 2에 따른 반도체 장치를 도 13 중의 화살표 I-I선 위치에서 파단한 단면도이다.
도 15는 본 발명의 실시 형태 2에 따른 반도체 장치를 도 13 중의 화살표 II-II선 위치에서 파단한 단면도이다.
도 16은 본 발명의 실시 형태 3에 따른 반도체 장치의 캡 기판을 디바이스 기판측에서 본 저면도이다.
도 17은 본 발명의 실시 형태 3에 따른 반도체 장치를 도 16 중의 화살표 I-I선 위치에서 파단한 단면도이다.
도 18은 본 발명의 실시 형태 3에 따른 반도체 장치를 도 16 중의 화살표 II-II선 위치에서 파단한 단면도이다.
도 19는 본 발명의 실시 형태 4에 따른 반도체 장치를 도 2와 동일한 위치에서 본 단면도이다.
도 20은 본 발명의 실시 형태 5에 따른 반도체 장치를 도 2와 동일한 위치에서 본 단면도이다.
도 21은 본 발명의 실시 형태 6에 따른 반도체 장치를 도 2와 동일한 위치에서 본 단면도이다.
도 22는 본 발명의 실시 형태 7에 따른 반도체 장치를 도 2와 동일한 위치에서 본 단면도이다.
도 23은 본 발명의 실시 형태 7에 따른 반도체 장치를 도 3과 동일한 위치에서 본 단면도이다.
도 24는 본 발명의 실시 형태 7에서, 반도체 장치를 베이스재에 실장한 상태를 모식적으로 나타내는 단면도이다.
도 25는 종래 기술에서의 반도체 장치의 실장 상태를 나타내는 단면도이다.
도 26은 본 발명의 실시 형태 8에 따른 반도체 장치를 도 2와 동일한 위치에서 본 단면도이다.
도 27은 본 발명의 실시 형태 8에 따른 반도체 장치를 도 3과 동일한 위치에서 본 단면도이다.
도 28은 본 발명의 실시 형태 9에 따른 반도체 장치를 도 2와 동일한 위치에서 본 단면도이다.
도 29는 본 발명의 실시 형태 10에 따른 반도체 장치를 도 2와 동일한 위치에서 본 단면도이다.
도 30은 본 발명의 실시 형태 1 내지 9에 의한 비아부의 단면도(a)와, 종래 기술에 의한 비아부의 단면도(b)를 비교하여 나타내는 설명도이다.
도 31은 본 발명의 실시 형태 11에 따른 반도체 장치를 도 2와 동일한 위치에서 본 단면도이다.
도 32는 본 발명의 실시 형태 11에 따른 반도체 장치를 도 3과 동일한 위치에서 본 단면도이다.
도 33은 도 31 중의 범프부 등을 확대하여 나타내는 주요부 확대 단면도이다.
도 34는 도 33 중의 화살표 III-III선 단면도이다.
도 35는 본 발명의 실시 형태 11에서, 변형예를 나타내는 범프부의 횡단면도이다.
도 36은 디바이스 기판을 패터닝하는 공정을 나타내는 단면도이다.
도 37은 디바이스 기판을 박판화하여 비아 홀을 형성하는 공정을 나타내는 단면도이다.
도 38은 디바이스 기판에 비아부 및 그라운드 전극을 형성하는 공정을 나타내는 단면도이다.
도 39는 범프부 및 밀봉 프레임를 형성하는 공정을 나타내는 단면도이다.
도 40은 캡 기판에 접합 패드를 형성하는 공정을 나타내는 단면도이다.
도 41은 디바이스 기판과 캡 기판을 접합하는 공정을 나타내는 단면도이다.
도 42는 본 발명의 실시 형태 11에서, 다른 변형예를 나타내는 단면도이다.
도 43은 본 발명의 실시 형태 12에 따른 반도체 장치의 범프부 등을 확대하여 나타내는 주요부 확대 단면도이다.
도 44는 비아 홀의 형성시에 오버에칭이 생기는 모습을 도 43과 동일한 위치에서 본 주요부 확대 단면도이다.
이하, 도면을 참조하여 본 발명의 실시 형태에 대해 설명한다. 또, 본 명세서에서 사용하는 각 도면에서는, 공통되는 요소에 동일한 부호를 부여하고, 중복하는 설명을 생략하는 것으로 한다. 또한, 본 발명은, 이하의 실시 형태에 한정되는 것이 아니고, 본 발명의 주지를 일탈하지 않는 범위에서 다양하게 변형하는 것이 가능하다. 또한, 본 발명은, 이하의 각 실시 형태에 나타내는 구성 중, 조합 가능한 구성의 모든 조합을 포함하는 것이다. 또, 본 명세서에서, 전기적인 기능을 가지는 구조물끼리의 「접속」이란, 전기적 및 기계적인 접속을 의미하는 것으로 한다.
실시 형태 1
우선, 도 1 내지 도 12를 참조하여, 본 발명의 실시 형태 1에 대해 설명한다. 도 1은 본 발명의 실시 형태 1에 따른 반도체 장치를 일부 생략한 상태로 나타내는 평면도이다. 또, 도 1에서는, 캡 기판(8) 등의 도시를 생략하고 있다. 또한, 도 2는 도 1에 나타내는 반도체 장치의 화살표 I-I선 단면도이고, 도 3은 반도체 장치의 화살표 II-II선 단면도이다. 이들 도면에 나타내는 바와 같이, 본 실시 형태에 따른 반도체 장치(1)는 디바이스 기판(2), 반도체 회로(3), 전극 패드(4, 5, 6), 밀봉 프레임(7), 캡 기판(8), 중공부(9), 비아부(10), 범프부(14), 접합 패드(15, 16, 17) 등을 구비하고 있다. 또, 본 명세서에서는, 디바이스 기판(2)과 캡 기판(8)을 통칭하여 「기판(2, 8)」이라고 표기하는 경우가 있다. 또한, 그라운드 전극 패드(4), 입력 전극 패드(5), 출력 전극 패드(6)는 「전극 패드(4, 5, 6)」이라고 표기하고, 그라운드 전극(11), 입력 전극(12) 및 출력 전극(13)은 「전극(11, 12, 13)」이라고 표기하는 경우가 있다.
디바이스 기판(2)은, 예를 들면 단결정의 GaAs 기판, 실리콘 기판 등에 의해 평판 모양으로 형성되고, 표면(2A) 및 이면(2B)을 가지고 있다. 반도체 회로(3)는, 예를 들면 HEMT 트랜지스터 등에 의해 구성되고, 디바이스 기판(2)의 표면(2A)측(반도체 동작면)에 마련되어 있다. 또, 본 발명은, HEMT 트랜지스터에 한정되는 것은 아니고, 예를 들면 다른 전계 효과 트랜지스터, HBT 등의 바이폴러 트랜지스터, 집적 회로 등으로 이루어지는 반도체 회로에 적용해도 좋다. 또한, 본 발명에서는, 디바이스 기판(2)의 양면 중 캡 기판(8)과 대향하는 대향면을 표면(2A)이라고 표기하고, 반도체 장치(1)의 외부에 면하는 외측의 면을 이면(2B)이라고 표기하고 있다.
반도체 회로(3)는 디바이스 기판(2)의 표면(2A)에 고착된 소스 전극(3A), 드레인 전극(3B) 및 게이트 전극(3C)을 구비하고 있다. 드레인 전극(3B)은, 예를 들면 디바이스 기판(2)의 중앙부에 배치되고, 소스 전극(3A)은 드레인 전극(3B)의 양측에 각각 배치되어 있다. 게이트 전극(3C)은 드레인 전극(3B)의 양측에서, 드레인 전극(3B)과 각 소스 전극(3A)의 사이에 각각 배치되어 있다.
또한, 디바이스 기판(2)의 표면(2A)에는, 그라운드 전극 패드(4), 입력 전극 패드(5) 및 출력 전극 패드(6)가 고착되어 있다. 그라운드 전극 패드(4)는, 예를 들면 2개 배치되고, 각 소스 전극(3A)에 1개씩 접속되어 있다. 입력 전극 패드(5)에는, 2개의 게이트 전극(3C)이 접속되어 있다. 출력 전극 패드(6)는 드레인 전극(3B)에 접속되어 있다. 또한, 상술한 전극(3A, 3B, 3C) 및 전극 패드(4, 5, 6)는, 예를 들면 Au 등의 금속막에 의해 형성되어 있다.
이렇게 구성되는 반도체 회로(3)에서는, 입력 신호가 입력 전극 패드(5)로부터 각 게이트 전극(3C)으로 입력되면, 이 입력 신호는, 트랜지스터에 의해 증폭된 후에, 드레인 전극(3B)으로부터 출력 전극 패드(6)로 출력된다. 또, 상술한 반도체 회로(3)의 구성은 일례로서, 본 발명을 한정하는 것은 아니다. 또한, 그라운드 전극 패드(4), 입력 전극 패드(5) 및 출력 전극 패드(6)는 당해 전극 패드(4, 5, 6)의 위치에 형성된 범프부(14)의 일부를 구성하고 있다. 이 구성에 의하면, 범프부(14)는 비아부(10)에 직접 연결되어 있다. 한편, 본 발명에서는, 그라운드 전극 패드(4), 입력 전극 패드(5) 및 출력 전극 패드(6)가 범프부(14)와 다른 구조물이라고 생각해도 좋다. 이 경우, 범프부(14)는 전극 패드(4, 5, 6) 중 어느 하나를 거쳐서 비아부(10)와 간접적으로 연결되어 있다. 본 발명은, 범프부(14)를 비아부(10) 상에 연결한 것을 특징으로 하는 것이고, 범프부(14)가 전극 패드(4~6)에 의해 비아부(10)에 접속되어 있는 구성과, 범프부(14)가 비아부(10)에 직접 접속되어 있는 구성의 양쪽을 포함하는 것이다.
밀봉 프레임(7)은, 예를 들면 Au, Ag, Cu, Pt, Pd, 또는 이들 합금 등을 포함하는 도전성 재료로 이루어지고, 사각형의 프레임 모양으로 형성되어 있다. 또한, 밀봉 프레임(7)은 반도체 회로(3)를 전체 둘레에 걸쳐 둘러싸는 위치에서 디바이스 기판(2)의 표면(2A)에 접합되고, 표면(2A)으로부터 수직으로 돌출하고 있다. 캡 기판(8)은, 디바이스 기판(2)과 대향하는 평판 모양의 칩으로서 형성되고, 반도체 회로(3) 등을 덮은 상태로 밀봉 프레임(7)의 전체 둘레에 접합되어 있다. 이것에 의해, 디바이스 기판(2)과 캡 기판(8)의 사이에는, 밀봉 프레임(7)의 내측으로 되는 위치에 중공부(9)가 형성되어 있다. 중공부(9)의 내부에는, 반도체 회로(3)와 전극 패드(4, 5, 6)를 포함하는 범프부(14)가 기밀 상태로 수용되어 있다. 또, 본 명세서에서는, 캡 기판(8)의 양면 중 디바이스 기판(2)의 표면(2A)과 대향하는 대향면을 표면(8A)이라고 표기하고, 반도체 장치(1)의 외부에 면한 외측의 면을 이면(8B)이라고 표기한다.
캡 기판(8)의 재료로서는, 예를 들면 반도체 기판, 유리, 사파이어 기판 등과 같이, 평탄성이 높은 기판을 이용하는 것이 좋다. 왜냐하면, 기판의 평탄성이 높을수록, 접합 상태가 균일하게 되어, 안정된 기밀 밀봉이 얻어지기 때문이다. 또한, 디바이스 기판(2)과 캡 기판(8)은 동일한 재료에 의해 형성되거나, 또는 서로 선팽창율이 가까운 재료에 의해 형성되는 것이 바람직하다. 이것에 의해, 열 이력에 의한 스트레스를 억제할 수 있다. 또, 에폭시 수지, 폴리이미드 필름의 유기막 등의 재료를 이용한 경우에는, 기밀성이 저하되는 경향이 있다.
비아부(10)는, 반도체 회로(3)를 외부에 접속하는 것이고, 디바이스 기판(2)을 관통하여 표면(2A) 및 이면(2B)에 노출되어 있다. 비아부(10)는 디바이스 기판(2)에 형성한 비아 홀의 내부에 금속 재료를 충전하는 것에 의해 형성되어 있다. 또한, 디바이스 기판(2)에는, 복수의 비아부(10)가 마련되어 있다. 각 비아부(10) 중 디바이스 기판(2)의 표면(2A)측에 위치하는 부위는, 전극 패드(4, 5, 6) 중 어느 하나에 접속되고, 또 당해 전극 패드를 거쳐서 반도체 회로(3)에 접속되어 있다. 또한, 각 비아부(10)는 금속 재료 등의 도전막을 이용하여 디바이스 기판(2)의 이면(2B)에 마련된 그라운드 전극(11), 입력 전극(12) 및 출력 전극(13) 중 어느 하나에 접속되어 있다. 이것에 의해, 그라운드 전극 패드(4), 입력 전극 패드(5), 출력 전극 패드(6)는 각각의 비아부(10)를 거쳐서 그라운드 전극(11), 입력 전극(12), 출력 전극(13)에 접속되어 있다. 또, 비아부(10)의 공동(空洞)(10A)에 대해서는 도 29를 참조하여 후술한다.
한편, 범프부(14)는 개개의 비아부(10)와 캡 기판(8)을 연결하고 있다. 즉, 모든 비아부(10)는 서로 다른 범프부(14)를 거쳐서 캡 기판(8)에 연결되어 있다. 이들 범프부(14)는, 디바이스 기판(2)과 캡 기판(8)의 사이(중공부(9)의 내부)에 배치되고, 해당 각 기판(2, 8)이 대향하는 방향으로 연장된 기둥 모양으로 형성되어 있다. 보다 상세하게 설명하면, 범프부(14)에는, 2종류의 범프부(14A, 14B)가 포함되어 있다. 범프부(14A)는 비아부(10)를 거쳐서 접지되지 않는 범프부이고, 범프부(14B)는 비아부(10)를 거쳐서 접지되는 범프부이다.
일부의 범프부(14A)는, 도 2에 나타내는 바와 같이, 예를 들면 도전성 재료에 의해 형성된 기둥 모양의 범프 본체(14a)와, 입력 전극 패드(5)와, 접합 패드(16)에 의해 구성되어 있다. 입력 전극 패드(5)는 범프 본체(14a)의 일단측 및 비아부(10)에 각각 접합되어 있다. 접합 패드(16)는 범프 본체(14a)의 타단측 및 캡 기판(8)의 표면(8A)에 각각 접합되어 있다. 또한, 나머지의 범프부(14A)는 범프 본체(14a), 출력 전극 패드(6) 및 접합 패드(16)에 의해 구성되어 있다. 출력 전극 패드(6)는 범프 본체(14a)의 일단측 및 비아부(10)에 접합되어 있다. 한편, 범프부(14B)는, 도 3에 나타내는 바와 같이, 범프 본체(14a), 그라운드 전극 패드(4) 및 접합 패드(16)에 의해 구성되어 있다. 그라운드 전극 패드(4)는 범프 본체(14a)의 일단측 및 비아부(10)에 각각 접합되어 있다.
범프부(14)는 비아부(10)의 강도를 높이는 것이다. 따라서, 범프부(14)는 경질의 재질에 의해 형성하는 것이 바람직하다. 구체적으로는, 예를 들면 금속 재료, 실리콘 산화막 등의 무기 절연막, 폴리이미드 등의 재료를 이용하여 범프부(14)를 형성하는 것에 의해, 비아부(10)의 강도를 향상시킬 수 있다. 또한, 범프부(14)는 밀봉 프레임(7)과 동일한 재료에 의해 형성하는 것이 바람직하다. 이것에 의해, 밀봉 프레임(7)과 범프부(14)의 선팽창율의 차이가 원인으로 디바이스 기판(2) 및 캡 기판(8)에 변형, 균열 등이 생기는 것을 방지하여, 반도체 장치(1)의 내구성을 향상시킬 수 있다. 또한, 밀봉 프레임(7)을 금속 재료, 무기 절연막 등에 의해 형성한 경우에는, 기판(2, 8)에 대해 밀봉 프레임(7)을 안정적으로 밀착시켜, 중공부(9)의 기밀성을 높일 수 있다. 또, 도 2 및 도 3 중에 나타내는 접합 패드(15, 16, 17)에 대해서는 후술한다.
다음에, 도 4 내지 도 8을 참조하여 본 실시 형태에 따른 반도체 장치(1)의 제조 공정에 대해 설명한다. 이들 도면은 도 2와 동일한 위치에서 본 단면도이다. 우선, 도 4는 본 발명의 실시 형태 1에서, 디바이스 기판 상에 반도체 회로, 범프부 등을 형성하는 공정을 나타내고 있다. 이 공정에서는, 에피택셜 성장 등의 수단을 이용하여 디바이스 기판(2)의 표면(2A)측에 반도체 동작층(도시하지 않음)을 형성한 후에, 포토리소그래피, 에칭, 메탈 성막 등의 수단을 이용해서 트랜지스터 구조를 포함하는 반도체 회로(3)를 형성한다. 또한, 예를 들면 Au 등의 금속막을 디바이스 기판(2)의 표면(2A)측에 증착하여 패터닝하는 것에 의해 전극 패드(4, 5, 6)를 형성한다. 전극 패드(4, 5, 6)는, 예를 들면 에칭에 의해 디바이스 기판(2)의 이면(2B)측으로부터 비아 홀을 형성할 때에, 스토퍼로서 기능한다.
또한, 도 4에 나타내는 공정에서는, 전극 패드(4, 5, 6) 상에 범프 본체(14a)를 각각 형성하고, 또 반도체 회로(3)를 둘러싸는 위치에 밀봉 프레임(7)을 형성한다. 이 경우, 각 범프 본체(14a)와 밀봉 프레임(7)은, 기판(2, 8)에 대한 접합 상태를 균일화하기 위해, 서로 동일한 재료를 이용해서 동시에 형성하는 것이 바람직하다. 구체적인 예를 들면, 레지스트 재료 등을 이용해서 패터닝한 형성한 디바이스 기판(2) 상에, 땜납 등의 금속 페이스트를 충전한다. 이것에 의해, 소정의 패턴을 가지는 범프 본체(14a)와 밀봉 프레임(7)을, 서로 동일한 높이 치수로 동시에 효율 좋게 형성할 수 있다.
여기서, 범프 본체(14a) 및 밀봉 프레임(7)을 디바이스 기판(2)에 직접 패터닝한 경우에는, 높은 밀착성이 얻어지지 않는 것이 있다. 이 때문에, 디바이스 기판(2)에는, 범프 본체(14a)의 접합부를 겸하는 전극 패드(4, 5, 6)와, 밀봉 프레임(7)의 접합부로 되는 접합 패드(15)를 미리 형성해 두는 것이 바람직하다. 접합 패드(15)는, 증착 등의 수단을 이용해서 형성되고, 밀봉 프레임(7)의 일부를 구성하는 것이다. 또, 본 발명에서는, 후술하는 바와 같이, 전극 패드(4, 5, 6)를 형성하지 않고, 범프부(14)를 비아부(10) 상에 직접 형성해도 좋다. 또한, 본 발명에서는, 범프부(14)를 모든 비아부(10)의 위치에 형성할 필요가 있지만, 이것에 부가하여, 범프부(14)를 비아부(10)가 존재하지 않는 위치에 형성해도 좋다.
한편, 도 5는 캡 기판에 접합 패드를 형성하는 공정을 나타내고 있다. 이 공정은 도 4에 나타내는 공정과 별개로 행해지는 것이다. 도 5에 나타내는 공정에서는, 범프부(14)의 접합부로 되는 접합 패드(16)와, 밀봉 프레임(7)의 접합부로 되는 접합 패드(17)를 캡 기판(8)의 표면(8A)에 형성한다. 접합 패드(16)는 범프부(14)의 일부를 구성하는 것이다. 접합 패드(17)는, 밀봉 프레임(7)과 일체화되어, 그 일부로 되는 것이다. 또, 도 4 및 도 5에서는, 디바이스 기판(2)에 범프 본체(14a) 및 밀봉 프레임(7)을 형성한 후에, 이들 범프 본체(14a) 및 밀봉 프레임(7)과 캡 기판(8)을 접합하는 경우의 공정을 예시했다. 그러나, 본 발명은 이것에 한정되지 않고, 캡 기판(8)에 범프 본체(14a) 및 밀봉 프레임(7)을 형성한 후에, 이들 범프 본체(14a) 및 밀봉 프레임(7)과 디바이스 기판(2)을 접합해도 좋다.
다음에, 도 6은 디바이스 기판과 캡 기판을 접합하는 공정을 나타내고 있다. 이 공정은, 도 4 및 도 5에 나타내는 공정 후에 행해지는 것이다. 도 6에 나타내는 공정에서는, 예를 들면 Sn, SnAg로 이루어지는 땜납 등과 같이 융점이 낮은 금속을 이용하여, 디바이스 기판(2)측의 밀봉 프레임(7)과, 캡 기판(8)측의 접합 패드(17)(또는, 캡 기판(8))를 압착해서 접합한다. 이 공정에서는, 예를 들면 200℃ 이상의 온도에서 접합을 행하는 것이 바람직하다. 또, 본 공정에서의 접합 방법으로서는, 예를 들면 Au 등과 같은 동일한 금속 재료를 이용해서 양자의 접합면을 형성하고, 당해 접합면을 초음파에 의해 접착하는 방법을 채용해도 좋다. 또한, 예를 들면 Au, Ag, Cu, Pd, Pt 등의 미세한 금속 입자를 용제에 혼합한 페이스트제에 의해 박막을 형성하고, 이 박막을 패터닝하는 것에 의해 밀봉 프레임(7) 및 각 범프 본체(14a)를 형성한 후에, 200℃~500℃의 고온 하에서 압착하는 것에 의해 접합해도 좋다. 또한, 접합을 안정시키기 위해서는, 밀봉 프레임(7) 및 각 범프 본체(14a)의 접합 면적을 필요 최소한으로 작게 하고, 접합부에 가하는 압력을 높게 하는 것이 바람직하다. 구체예를 들면, 밀봉 프레임(7)의 폭은 20㎛ 정도로 설정하고, 범프 본체(14a)의 직경은 φ50㎛ 정도로 설정하는 것이 바람직하다.
밀봉 프레임(7) 및 각 범프부(14)의 높이(디바이스 기판(2) 또는 캡 기판(8)으로부터의 돌출 치수)는 반도체 회로(3)보다 큰 치수이면 좋다. 구체예를 들면, 반도체 회로(3)가 HEMT 및 HBT 등의 트랜지스터를 포함하는 경우에는, 그 출력 전력량에도 의존하지만, 기본적으로는 밀봉 프레임(7) 및 각 범프부(14)의 높이를 3~20㎛ 정도로 설정하는 것이 바람직하다. 또한, GaAs 고출력 반도체의 경우에는, GaAs의 열저항이 높고, 디바이스 기판(2)이 두꺼우면 비아 홀의 에칭에 불리하게 된다. 이 때문에, 디바이스 기판(2)의 두께는, 예를 들면 수십~수백㎛ 정도로 설정하는 것이 바람직하다.
또한, 디바이스 기판(2)에는, 접합시의 압력에 의해 균열 등이 생길 염려가 있다. 따라서, 디바이스 기판(2)의 두께는 최종적으로 필요한 치수보다 크게 형성해 두는 것이 바람직하다. 이 경우에는, 접합 후에 디바이스 기판(2)을 박판화하고 나서, 비아 홀의 에칭 및 전극(11, 12, 13)의 형성을 행한다. 한편, 캡 기판(8)에 대해서는, 비아 홀 등의 가공을 행하지 않는 한, 박판화하는 이점이 없기 때문에, 균열 등은 생기기 어렵다. 이 때문에, 캡 기판(8)의 두께는, 예를 들면 500㎛ 정도라도 좋다. 또, 캡 기판(8)에도 비아 홀 등의 가공을 행하는 경우에는, 캡 기판(8)의 두께를 디바이스 기판(2)과 동일한 정도로 설정하고, 접합 후에 박판화하는 것이 바람직하다. 또, 도 7은 디바이스 기판 및 캡 기판을 접합 후에 박판화하는 공정을 나타내고 있다.
다음에, 도 8은 디바이스 기판에 비아부 및 이면측의 전극을 형성하는 공정을 나타내고 있다. 이 공정은 도 6(및 도 7)에 나타내는 공정 후에 행해지는 것이다. 도 8에 나타내는 공정에서는, 우선 포토리소그래피에 의해 레지스트 패턴을 형성한 후에, 드라이 에칭 또는 웨트 에칭에 의해 비아 홀을 형성한다. 그 후, 레지스트 패턴은, 레지스트 용해성의 약품에 의해 용해하여 제거하거나, 또는 산소 플라즈마 처리에 의해 분해하여 제거된다. 다음에, 예를 들면 스퍼터 등의 수단에 의해 시드층으로 되는 도전막을 디바이스 기판(2)의 이면(2A)측 및 비아 홀 내에 형성하고, 또 전해 도금법 등에 의해 도전 금속의 두께막을 시드층 상에 형성한다. 도전 금속은, 반도체 회로(3)를 흐르는 전류값에도 의존하지만, 기본적으로는 수㎛ 이상의 막 두께(도금 두께)로 형성하는 것이 바람직하다. 또, 도전 금속은, 비아 홀 내에 콘포멀하게(conformally) 형성하거나 또는 매립하여 형성한다. 그리고, 이렇게 형성된 도전 금속을 패터닝하는 것에 의해, 각 비아부(10) 및 이면측의 전극(11, 12, 13)을 형성한다. 이 때, 전극(11, 12, 13)은 서로 분리된 상태로 형성된다. 패터닝의 방법으로서는, 예를 들면 각 비아부(10) 및 전극(11, 12, 13) 상에 레지스트 패턴을 형성하고, 웨트 약품에 의해 에칭하는 방법 등을 들 수 있다. 또, 도전 금속이 Au 도금막인 경우에는, 웨트 약품으로서 옥화칼륨 수용액을 이용할 수 있다. 또, 기판끼리의 접합 이후에 행하는 공정, 즉 디바이스 기판의 박판화, 비아 형성 등의 공정에 대해서는, 기판끼리의 접합 전에 행해도 좋다.
이상의 공정에 의해, 반도체 장치(1)를 제조할 수 있다. 또한, 이들 공정은, 예를 들면 도 9 및 도 10에 나타내는 바와 같이, 다수의 디바이스 기판(2) 및 캡 기판(8)을 각각 웨이퍼(18, 19)에 형성하고, 웨이퍼(18, 19)를 서로 접합하는 것에 의해 행할 수 있다. 이것에 의해, 다수의 반도체 장치(1)를 통합하여 효율 좋게 제조할 수 있다. 또, 도 9는 다수의 디바이스 기판 및 당해 기판측의 구성요소를 웨이퍼에 형성하는 공정을 나타내는 설명도이다. 또한, 도 10은 다수의 캡 기판 및 당해 기판측의 구성요소를 웨이퍼에 형성하는 공정을 나타내는 설명도이다. 이들 도면에서, 마크(20)는 개개의 디바이스 기판(2) 및 캡 기판(8)을 서로 인접(abut) 가능한 위치에서 웨이퍼(18, 19)에 형성하기 위한 위치 맞춤 마크이다.
상술한 반도체 장치(1)에 의하면, 다음과 같은 작용 효과를 얻을 수 있다. 우선, 도 11 및 도 12를 참조하여 종래 기술의 과제에 대해 설명한다. 도 11은 종래 기술의 반도체 장치의 일례를 나타내는 단면도이고, 도 12는 도 11 중에서 기밀 파괴가 생기는 부위를 나타내는 주요부 확대도이다. 또, 도 11 및 도 12에서는, 본 실시 형태에 따른 반도체 장치(1)와 공통되는 구성요소에 대해, 동일한 부호에 「'(dash)」를 붙여 표기하고 있다.
일반적으로, 디바이스 기판(2')에 형성된 비아 홀의 측벽에는, 에칭시에 생성한 축적물 등이 존재한다. 이 때문에, 도전 금속을 측벽에 밀착한 상태로 형성해도, 밀착성이 저하되기 쉽다. 게다가, 비아 홀 내의 도전 금속과 디바이스 기판(2')은 선팽창율이 서로 상이하다. 이 때문에, 반도체 장치에 대해 열 이력이 가해지면, 예를 들면 도 12 중의 ■ 표시의 부분에서, 비아 홀 내의 도전 금속이 박리되거나, 당해 도전 금속에 접합되어 있는 전극 패드(5', 6')에 스트레스가 가해져 전극 패드가 박리되는 일이 있어, 그 결과적으로 중공부(9')의 기밀 파괴가 생긴다고 하는 문제가 있다. 특허문헌 1, 2, 3에 기재된 반도체 장치에서는, 범프부에 의해 보강되어 있지 않은 비아부가 존재하므로, 중공부의 기밀성을 유지하는 것이 곤란했다.
이에 반해, 본 실시 형태에서는, 모든 비아부(10) 상에 범프부(14)를 형성하고, 당해 범프부(14)를 캡 기판(8)에 접합하는 구성으로 하고 있다. 이 구성에 의하면, 캡 기판(8)에 지지된 범프부(14)에 의해 비아부(10)를 보강할 수 있어, 비아부(10) 내의 도전 금속 및 전극 패드(4, 5, 6)의 변형, 박리 등을 억제할 수 있다. 이것에 의해, 디바이스 기판(2)과 캡 기판(8)의 접합 신뢰성을 높여, 중공부(9)의 기밀성을 안정적으로 유지할 수 있다. 따라서, 본 실시 형태에 의하면, 반도체 장치(1)의 양품률 및 내구성을 향상시킬 수 있다.
또한, 밀봉 프레임(7)과 범프부(14)를 동일한 재료로 형성하는 것에 의해, 열 이력에 기인하는 디바이스 기판(2) 및 캡 기판(8)의 스트레스를 억제할 수 있다. 일례를 들면, 기판(2, 8)을 접합하는 공정에서는, 예를 들면 200℃ 이상의 고온 하에서 접합이 행해지므로, 밀봉 프레임(7)과 범프부(14)의 선팽창율이 상이하면, 상온까지 냉각되었을 때에 기판(2, 8)간에 잔류 스트레스가 생기기 쉽다. 본 실시 형태에 의하면, 이러한 스트레스에 기인하는 기판(2, 8)의 균열, 박리, 범프부(14) 및 밀봉 프레임(7)의 변형 등을 방지하여, 중공부(9)의 기밀성을 안정적으로 확보할 수 있다. 또한, 특허문헌 3에 기재된 반도체 장치에서는, 일부의 비아부에만 범프부를 형성하고 있지만, 밀봉 프레임 대신에 캡 기판을 에칭하여 중공부를 형성하고 있다. 이 때문에, 열 이력이 가해진 경우에는, 캡 기판과 범프부의 선팽창율의 차이에 의해, 기판과 범프부의 접합부, 캡 기판과 디바이스 기판의 접합부 등에 스트레스가 가해져, 균열이 생길 우려가 있다. 본 실시 형태에 의하면, 이러한 문제를 회피할 수 있다.
또, 본 실시 형태에서는, 디바이스 기판(2)과 캡 기판(8)을 동일한 재료에 의해 형성해도 좋다. 이 경우에는, 기판(2, 8)의 선팽창율을 서로 동일한 값으로 할 수 있어, 열 이력이 가해졌을 때에 기판(2, 8)간의 밀봉 프레임(7) 및 범프부(14)에 생기는 스트레스를 억제할 수 있다. 따라서, 접합부의 강도를 향상시켜, 중공부(9)의 기밀성을 안정적으로 확보할 수 있다.
또한, 본 실시 형태에서는, 밀봉 프레임(7) 및 범프부(14)를, 예를 들면 Au, Ag, Cu, Pt, Pd 등의 금속 재료, 또는 이들 합금 등을 포함하는 도전성 재료에 의해 형성하고 있다. 이것에 의해, 높은 도전성을 가지는 범프부(14)를 이용하여, 반도체 회로(3)를 그라운드 전극(11), 입력 전극(12) 및 출력 전극(13)에 접속할 수 있다. 따라서, 범프부(14)에 의해 비아부(10)를 보강하면서, 전극 패드(4, 5, 6)의 취출 구조를 간략화하고, 당해 전극의 취출을 용이하게 행할 수 있다. 또한, 입출력 신호 및 전력의 로스를 억제하여, 전력 절약형의 반도체 장치(1)를 실현할 수 있다. 또, 본 발명에서는, 적어도 일부의 범프부(14)를 상기 금속 재료 또는 그 합금에 의해 형성하면 좋고, 일부의 범프부(14)는 다른 금속 재료 또는 절연 재료에 의해 형성해도 좋다.
또한, 본 실시 형태에서는, 밀봉 프레임(7)과 범프부(14)의 높이를 동일한 치수로 형성하고, 디바이스 기판(2) 및 캡 기판(8)은 오목부 등이 존재하지 않는 평판 모양으로 형성하고 있다. 이 구성에 의하면, 디바이스 기판(2) 및 캡 기판(8)에 오목부 등의 가공을 실시하지 않아도, 당해 기판(2, 8)의 사이에 중공부(9)를 형성할 수 있다. 이것에 의해, 기판(2, 8)의 가공 공정을 간략화하여, 프로세스 비용을 억제할 수 있다.
또, 본 실시 형태에서는, 반도체 회로(3)로부터 신호를 취출하는 전극으로서, 그라운드 전극(11), 입력 전극(12) 및 출력 전극(13)을 예시했다. 그러나, 이들 전극(11, 12, 13)은 일례이며, 본 발명을 한정하는 것은 아니다. 반도체 회로(3)로부터 취출하는 전극 중 1개의 전극은, 전자기 쉴드 메탈과 접속하고 있을 필요가 있고, 그 이외의 전극은 본 실시 형태에서 제안한 구조에 의해 전기적으로 분리되어 있다. 그러한 전극으로서는, 예를 들면 입출력 전극 외에, 전기 특성의 확인용의 테스트용 전극 등을 들 수 있다.
실시 형태 2
다음에, 도 13 내지 도 15를 참조하여 본 발명의 실시 형태 2에 대해 설명한다. 본 실시 형태의 특징은 캡 기판의 이면에 도전막을 형성한 것에 있다. 도 13은 본 발명의 실시 형태 2에 따른 반도체 장치의 캡 기판을 디바이스 기판측에서 본 저면도이다. 또한, 도 14는, 반도체 장치를 도 13 중의 화살표 I-I선 위치에서 파단한 단면도이고, 도 15는 반도체 장치를 도 13 중의 화살표 II-II선 위치에서 파단한 단면도이다. 또, 본 실시 형태에 따른 반도체 장치(21)의 평면도는 도 1과 마찬가지이다. 도 13 내지 도 15에 나타내는 바와 같이, 반도체 장치(21)는 실시 형태 1에 따른 반도체 장치(1)와 거의 동일하게 구성되어 있지만, 캡 기판(8)의 표면(8A)에 형성된 도전막(22)을 구비하고 있다.
도전막(22)은, 반도체 장치(21)의 전자기 쉴드막을 구성하는 것이어서, 도전성 재료(바람직하게는, 접합 패드(16)와 동일한 금속 재료)에 의해 형성되어 있다. 또한, 도전막(22)은, 도 13 및 도 14에 나타내는 바와 같이, 일부의 범프부(14A)의 주위를 제외하고 캡 기판(8)의 표면(8A)을 덮고 있다. 즉, 도전막(22)은, 범프부(14A)의 접합 패드(16)를 둘러싸도록 형성되고, 당해 접합 패드(16)와 도전막(22)의 사이에는, 접합 패드(16)를 둘러싸는 절연 갭(23)이 형성되어 있다. 이것에 의해, 도전막(22)은 범프부(14A) 및 그 접합 패드(16)로부터 분리 및 절연되어 있다.
한편, 도전막(22)은, 도 15에 나타내는 바와 같이, 범프부(14B)의 접합 패드(16)(도 3 참조) 및 밀봉 프레임(7)의 접합 패드(17)와 일체화되어 있다. 이것에 의해, 도전막(22)은 범프부(14A)의 주위를 제외하고 캡 기판(8)의 표면(8A)을 전면적으로 덮고 있다. 그리고, 도전막(22)은 절연 갭(23)에 의해 입력 전극 패드(5) 및 출력 전극 패드(6)로부터 절연된 상태에서, 범프부(14B), 비아부(10) 및 그라운드 전극(11)을 거쳐서 접지된다. 또한, 도전성 재료에 의해 형성된 밀봉 프레임(7)은, 도전막(22)에 접속되어 있으므로, 도전막(22)과 동일한 경로로 접지된다. 이것에 의해, 반도체 회로(3)의 주위는 도전막(22), 밀봉 프레임(7) 및 그라운드 전극(11)에 의해 거의 전체에 걸쳐서 전자기 쉴드되어 있다.
이렇게 구성되는 본 실시 형태에 의하면, 예를 들면 특허문헌 4, 5에 기재된 종래 기술과 비교하여, 높은 전자기 쉴드성을 얻을 수 있다. 즉, 이들 종래 기술에서는, 디바이스의 측면에 전자기 쉴드막이 형성되어 있지 않은 부분이 있어, 전자기 쉴드막이 디바이스를 완전히 둘러싸고 있지 않았다. 이 때문에, 전자기 쉴드성이 불충분해져, 전자기파의 복사 및 진입이 생길 우려가 있다. 이에 반해, 본 실시 형태에서는, 도전막(22), 밀봉 프레임(7) 및 그라운드 전극(11)을 이용하여, 반도체 회로(3)를 도 15 중의 위쪽, 아래쪽 및 옆쪽(캡 기판(8)측, 디바이스 기판(2)측 및 밀봉 프레임(7)측)으로부터 거의 전체에 걸쳐 전자기 쉴드할 수 있다. 따라서, 외부로부터의 전파 및 반도체 회로(3) 자체로부터의 불필요 복사에 대해, 반도체 회로(3)의 동작을 안정화할 수 있다. 또한, 반도체 장치(21)의 주위에 배치된 디바이스의 동작도 안정시킬 수 있다.
또한, 절연 갭(23)의 폭은 반도체 회로(3)에서 취급하는 전자기파의 파장보다 작은 치수로 형성하는 것이 바람직하다. 이것에 의해, 입력 전극 패드(5) 및 출력 전극 패드(6)에 대한 전자파의 영향을 억제하여, 전자기 쉴드성을 더 향상시킬 수 있다. 또한, 본 실시 형태에서는, 범프부(14B)를 이용하여 도전막(22)을 그라운드 전극(11)측에 접속할 수 있다. 이것에 의해, 상기 실시 형태 1과 동일한 효과에 부가하여, 전자기 쉴드의 배선 구조를 간략화할 수 있어, 높은 신뢰성을 가지는 반도체 장치(21)를 용이하게 형성할 수 있다.
실시 형태 3
다음에, 도 16 내지 도 18을 참조하여 본 발명의 실시 형태 3에 대해 설명한다. 본 실시 형태의 특징은, 상기 실시 형태 2의 절연 갭 대신에, 범프부의 적어도 일부를 절연 재료에 의해 형성한 것에 있다. 도 16은 본 발명의 실시 형태 3에 따른 반도체 장치의 캡 기판을 디바이스 기판측에서 본 저면도이다. 또한, 도 17은 반도체 장치를 도 16 중의 화살표 I-I선 위치에서 파단한 단면도이고, 도 18은 반도체 장치를 도 16 중의 화살표 II-II선 위치에서 파단한 단면도이다. 또, 본 실시 형태에 따른 반도체 장치(31)의 평면도는 도 1과 동일하다.
도 16 내지 도 18에 나타내는 바와 같이, 반도체 장치(31)는 실시 형태 2에 따른 반도체 장치(21)와 거의 동일하게 구성되어 있다. 단, 범프부(14)는 범프부(14B)와, 범프부(14A) 대신에 배치된 범프부(14C)를 구비하고 있다. 또한, 반도체 장치(31)는 캡 기판(8)의 표면(8A)에 형성된 전자기 쉴드막인 도전막(32)과, 절연 재료를 이용하여 디바이스 기판(2)의 표면(2A)측에 형성된 절연막(33)을 구비하고 있다.
절연막(33)은, 예를 들면 SiN막에 의해 형성되고, 200㎚ 정도의 두께를 가지고 있다. 이러한 절연막(33)은, 예를 들면 플라즈마 CVD 장치를 이용하여 형성할 수 있다. 절연막(33)은 반도체 회로(3), 전극 패드(5, 6)를 덮고 있다. 또한, 밀봉 프레임(7) 및 범프부(14B)의 위치에서는, 도 18에 나타내는 바와 같이, 에칭 등의 수단에 의해 절연막(33)이 제거되어 있다.
범프부(14C)의 일부는 절연막(33)에 의해 구성되어 있다. 보다 구체적으로 설명하면, 범프부(14C)의 범프 본체(14a)는 절연막(33)을 거쳐서 입력 전극 패드(5) 및 출력 전극 패드(6) 상에 연결되어 있다. 이것에 의해, 범프부(14C)는, 비아부(10)와 캡 기판(8)을 연결하면서, 도전막(32)을 입력 전극 패드(5) 및 출력 전극 패드(6)로부터 절연한 상태로 유지하고 있다. 이 결과, 도전막(32)은, 도 16 내지 도 18에 나타내는 바와 같이, 캡 기판(8)의 표면(8A)을 전면에 걸쳐 덮고 있다. 또한, 도전막(32)은 캡 기판(8)에 형성된 모든 접합 패드(16)(도 3 참조)를 겸용하고 있다.
이렇게 구성되는 본 실시 형태에 의하면, 도전막(32)에는, 당해 도전막(32)을 입력 전극 패드(5) 및 출력 전극 패드(6)로부터 절연하기 위한 절연 갭을 마련할 필요가 없다. 따라서, 도전막(32)에 의해 캡 기판(8)의 표면(8A)을 완전하게 덮을 수 있다. 이 결과, 상기 실시 형태 2와 동일한 효과에 부가하여, 반도체 장치(31)의 전자기 쉴드성을 더 향상시킬 수 있다.
실시 형태 4
다음에, 도 19를 참조하여 본 발명의 실시 형태 4에 대해 설명한다. 본 실시 형태의 특징은 범프부 중 상기 실시 형태 3과 다른 부위를 절연 재료에 의해 형성한 것에 있다. 도 19는 본 발명의 실시 형태 4에 따른 반도체 장치를 도 2와 동일한 위치에서 본 단면도이다. 본 실시 형태에 따른 반도체 장치(41)는 도전막(42) 및 절연막(43)을 구비하고 있다. 또한, 반도체 장치(41)의 범프부(14)는 범프부(14B)와, 범프부(14A) 대신에 배치된 범프부(14D)를 구비하고 있다.
도전막(42)은 도전성 재료에 의해 캡 기판(8)의 표면(8A)에 전면에 걸쳐 형성되고, 전자기 쉴드막을 구성하고 있다. 절연막(43)은 범프부(14D)의 위치에서 도전막(42) 상에 형성되어 있다. 범프부(14D) 중 캡 기판(8)측에 위치하는 일부는 절연막(43)에 의해 구성되어 있다. 즉, 범프 본체(14a)는 절연막(43)을 거쳐서 도전막(42)에 연결되어 있다. 이것에 의해, 범프부(14D)는, 비아부(10)와 캡 기판(8)을 연결하면서, 도전막(42)을 입력 전극 패드(5) 및 출력 전극 패드(6)로부터 절연한 상태로 유지하고 있다. 이렇게 구성되는 본 실시 형태에서도, 상기 실시 형태 3과 동일한 효과를 얻을 수 있다.
실시 형태 5
다음에, 도 20을 참조하여 본 발명의 실시 형태 5에 대해 설명한다. 본 실시 형태의 특징은 범프부의 전체를 절연 재료에 의해 형성한 것에 있다. 도 20은 본 발명의 실시 형태 5에 따른 반도체 장치를 도 2와 동일한 위치에서 본 단면도이다. 본 실시 형태에 따른 반도체 장치(51)는 상기 실시 형태 4와 동일하게 형성된 전자기 쉴드막인 도전막(52)을 구비하고 있다. 또한, 반도체 장치(51)의 범프부(14)는 범프부(14B)와, 범프부(14A) 대신에 배치된 범프부(14E)를 구비하고 있다.
범프부(14E)는, 절연 재료에 의해 형성된 범프 본체(14a')를 갖고, 도전막(52)에 연결되어 있다. 이것에 의해, 범프부(14E)는, 비아부(10)와 캡 기판(8)을 연결하면서, 도전막(52)을 입력 전극 패드(5) 및 출력 전극 패드(6)로부터 절연한 상태로 유지하고 있다. 이렇게 구성되는 본 실시 형태에서도, 상기 실시 형태 3과 동일한 효과를 얻을 수 있다.
실시 형태 6
다음에, 도 21을 참조하여 본 발명의 실시 형태 6에 대해 설명한다. 본 실시 형태의 특징은, 반도체 회로를 절연막에 의해 덮음과 동시에, 이 절연막에 의해 범프부의 적어도 일부를 형성한 것에 있다. 도 21은 본 발명의 실시 형태 6에 따른 반도체 장치를 도 2와 동일한 위치에서 본 단면도이다. 본 실시 형태에 따른 반도체 장치(61)는 상기 실시 형태 4와 동일하게 형성된 전자기 쉴드막인 도전막(62)과, 절연막(63)을 구비하고 있다. 또한, 반도체 장치(61)의 범프부(14)는 범프부(14B)와, 범프부(14A) 대신에 배치된 범프부(14F)를 구비하고 있다.
절연막(63)은, 상기 실시 형태 3과 마찬가지로, 예를 들면 SiN막에 의해 형성되고, 반도체 회로(3), 전극 패드(5, 6)를 덮고 있다. 또한, 밀봉 프레임(7) 및 범프부(14B)의 위치에서는, 에칭 등의 수단에 의해 절연막(63)이 제거되어 있다. 또한, 절연막(63)은 범프부(14F)의 범프 본체(14a)를 캡 기판(8)측으로부터 덮고 있다. 즉, 범프부(14F) 중 캡 기판(8)측에 위치하는 일부는, 절연막(63)에 의해 구성되고, 범프 본체(14a)는 절연막(63)을 거쳐서 도전막(62)에 연결되어 있다. 이것에 의해, 범프부(14F)는, 비아부(10)와 캡 기판(8)을 연결하면서, 도전막(62)을 입력 전극 패드(5) 및 출력 전극 패드(6)로부터 절연한 상태로 유지하고 있다. 이렇게 구성되는 본 실시 형태에서도, 상기 실시 형태 3과 동일한 효과를 얻을 수 있다.
또, 상기 실시 형태 3 내지 6에서는, 범프부(14C, 14D, 14E, 14F)의 적어도 일부를 절연 재료에 의해 형성했지만, 본 발명에서는, 모든 범프부(14)에 대해, 적어도 일부를 절연 재료에 의해 구성해도 좋다.
실시 형태 7
다음에, 도 22 내지 도 25를 참조하여 본 발명의 실시 형태 7에 대해 설명한다. 본 실시 형태의 특징은 캡 기판에도 비아부를 형성한 것에 있다. 도 22는 본 발명의 실시 형태 7에 따른 반도체 장치를 도 2와 동일한 위치에서 본 단면도이고, 도 23은 이 반도체 장치를 도 3과 동일한 위치에서 본 단면도이다. 또한, 도 24는 본 발명의 실시 형태 7에서, 반도체 장치를 베이스재에 실장한 상태를 모식적으로 나타내는 단면도이다. 또, 본 실시 형태에 따른 반도체 장치(71)의 평면도는 도 1과 동일하다. 또한, 도 24는 실장 상태를 나타내는 것을 목적으로 하여 도면을 간략화하고 있기 때문에, 각 부의 형상 등이, 다른 도면과 상이한 경우가 있다.
도 22 및 도 23에 나타내는 바와 같이, 반도체 장치(71)는, 상기 실시 형태 1과 동일하게 구성되어 있지만, 디바이스 기판(2)의 이면(2B)에는, 그라운드 전극(72)만이 형성되고, 입력 전극(73) 및 출력 전극(74)은 캡 기판(8)의 이면(8B)에 형성되어 있다. 따라서, 디바이스 기판(2)의 이면(2B)에는, 도 23에 나타내는 바와 같이, 입력 전극 및 출력 전극이 존재하지 않기 때문에, 그라운드 전극(72)은, 이면(2B)을 전면에 걸쳐 덮는 평탄한 단일의 도전막으로서 형성되고, 일부의 비아부(10)를 거쳐서 그라운드 전극 패드(4)에 접속되어 있다.
한편, 캡 기판(8)에는, 도 22에 나타내는 바와 같이, 디바이스 기판(2)의 비아부(10)와 동일하게 형성된 복수의 비아부(75)가 마련되어 있다. 이들 비아부(75)는, 캡 기판(8)에 형성한 비아 홀의 내부에 금속 재료를 충전하는 것에 의해 형성되고, 캡 기판(8)을 관통하여 표면(8A) 및 이면(8B)에 노출되어 있다. 입력 전극(73)은 일부의 비아부(75) 및 범프부(14A)를 거쳐서 입력 전극 패드(5)에 접속되어 있다. 또한, 출력 전극(74)는 다른 비아부(75) 및 범프부(14A)를 거쳐서 출력 전극 패드(6)에 접속되어 있다.
이 상태에서, 범프부(14A)는, 캡 기판(8)측의 비아부(75)와 디바이스 기판(2)을 연결하고 있고, 제 2 범프부를 구성하고 있다. 한편, 범프부(14B)는, 디바이스 기판(2)측의 비아부(10)와 캡 기판(8)을 연결하고 있고, 제 1 범프부를 구성하고 있다. 본 실시 형태에서는, 제 2 범프부(14A)가 비아부(75)의 보강 및 반도체 회로(3)의 외부 접속에 이용되고, 제 1 범프부(14B)는 비아부(10)의 보강에만 이용되고 반도체 회로(3)의 외부 접속에는 이용되지 않는 경우를 예시하고 있다.
이렇게 구성되는 반도체 장치(71)에서는, 단일의 도전막에 의해 형성된 그라운드 전극(72)을 디바이스 기판(2)의 이면(2B) 전체에 마련할 수 있어, 방열성을 향상시킬 수 있다. 구체예를 들면, 반도체 장치(71)는, 도 24에 나타내는 바와 같이, 예를 들면 Cu, CuW 등의 평탄한 금속판으로 이루어지는 베이스재(76)에 실장하여 사용된다. 특히, 고출력의 반도체 장치(71)에서는, 반도체 회로(3)가 발열원으로 되기 때문에, 방열성이 좋은 베이스재(76)에 다이 본드하여 사용한다. 다이 본드에는, 예를 들면 AuSn 등의 땜납이 이용된다. 반도체 장치(71)를 다이 본드할 때에는, 디바이스 기판(2)의 이면(2B)측 전체, 즉 그라운드 전극(72) 전체를 베이스재(76)에 면접촉 상태로 접합하여, 반도체 장치(71)의 방열성을 향상시킬 수 있다. 또, 베이스재(76) 상에는, 정합 기판(77)이 마련되어 있고, 입력 전극(73) 및 출력 전극(74)은 와이어 본드(78)에 의해 정합 기판(77)에 접속된다.
여기서, 도 25는 종래 기술에 있어서의 반도체 장치의 실장 상태를 나타내는 단면도이다. 이 도면은, 예를 들면 특허문헌 1, 2, 3에 기재된 종래 기술의 구성을 모식적으로 나타내고 있다. 도 25에 나타내는 바와 같이, 종래 기술에서는, 입력 전극, 출력 전극 및 그라운드 전극을 모두 디바이스 기판의 이면 측에 배치하고 있다. 이 때문에, 반도체 장치를 베이스재에 실장할 때에는, 입력 전극 및 출력 전극이 정합 기판에 접속되고, 그라운드 전극만이 베이스재에 접합된다. 이 결과, 종래 기술에서는, 반도체 장치로부터 베이스재로의 방열 경로가 디바이스 기판 중 그라운드 전극으로만 한정되어, 디바이스 기판의 면적과 비교하여 방열 경로의 면적이 작아지기 때문에, 방열성이 저하된다고 하는 문제가 있다. 또한, 예를 들면 특허문헌 4에 기재된 종래 기술에서도, 칩이 탑재되어 있는 기판의 이면측은, 그라운드 전극 등의 단일의 전극은 아니기 때문에, 도 25에 나타내는 구성과 동일한 문제가 생긴다.
이에 반해, 본 실시 형태에서는, 디바이스 기판(2)의 이면(2B) 전체로부터 베이스재(76)로 방열할 수 있어, 반도체 장치(71)의 방열성을 향상시킬 수 있다. 또한, 도 25에 나타내는 종래 기술에서는, 입력 전극 및 출력 전극을 정합 기판에 접속하는 높이 위치와, 그라운드 전극을 베이스재에 접속하는 높이 위치가 정합 기판의 두께분만큼 상이하다. 이 때문에, 베이스재에는, 접속 위치의 높이의 차이를 흡수하기 위한 볼록부를 형성할 필요가 있어, 베이스재의 가공 비용이 높아진다고 하는 문제가 있다. 본 실시 형태에서는, 이 문제도 해결할 수 있다. 따라서, 본 실시 형태에 의하면, 상기 실시 형태 1과 동일한 효과에 부가하여, 높은 방열 성능을 가지는 반도체 장치(71)를 실현할 수 있다.
실시 형태 8
다음에, 도 26 및 도 27을 참조하여 본 발명의 실시 형태 8에 대해 설명한다. 본 실시 형태의 특징은, 상기 실시 형태 7에 따른 반도체 장치에 대해, 캡 기판의 이면 전체를 덮는 도전막을 형성한 것에 있다. 도 26은 본 발명의 실시 형태 8에 따른 반도체 장치를 도 2와 동일한 위치에서 본 단면도이다. 도 27은 본 발명의 실시 형태 8에 따른 반도체 장치를 도 3과 동일한 위치에서 본 단면도이다. 또, 본 실시 형태에 따른 반도체 장치(81)의 평면도는 도 1과 동일하다.
도 26 및 도 27에 나타내는 바와 같이, 반도체 장치(81)는, 상기 실시 형태 7과 동일하게 구성되어 있지만, 캡 기판(8)의 표면(8A)에 형성된 전자기 쉴드막인 도전막(82)을 구비하고 있다. 도전막(82)은, 상기 실시 형태 2와 마찬가지로, 일부의 범프부(14A)의 주위를 제외하고 캡 기판(8)의 표면(8A)을 덮고 있고, 당해 범프부(14A) 및 그 접합 패드(16)로부터 분리 및 절연되어 있다. 또한, 범프부(14B)는 그라운드 전극 패드(4) 및 그라운드 전극(72)을 거쳐서 접지된다.
이렇게 구성되는 본 실시 형태에 의하면, 상기 실시 형태 2 및 7을 합한 효과를 얻을 수 있다. 따라서, 전자기 쉴드성 및 방열성이 높은 반도체 장치(81)를 실현할 수 있다.
실시 형태 9
다음에, 도 28을 참조하여 본 발명의 실시 형태 9에 대해 설명한다. 본 실시 형태의 특징은 캡 기판의 표면측에 다른 반도체 회로를 마련한 것에 있다. 도 28은 본 발명의 실시 형태 9에 따른 반도체 장치를 도 2와 동일한 위치에서 본 단면도이다. 이 도면에 나타내는 바와 같이, 본 실시 형태에 따른 반도체 장치(91)는, 예를 들면 2개의 반도체 칩(92, 93)을 상하로 적층하는 것에 의해 구성되어 있다. 반도체 칩(92, 93)은, 예를 들면 실시 형태 1에서 설명한 반도체 장치(1)와 거의 동일하게 구성되어 있다.
공통 기판(94)은, 반도체 칩(92)의 캡 기판과, 반도체 칩(93)의 디바이스 기판을 공통화한 것이고, 표면(94A) 및 이면(94B)을 가지고 있다. 공통 기판(94)의 이면(94B)측에는, 반도체 칩(93)의 반도체 회로(3)가 형성되어 있다. 또한, 반도체 칩(93)의 캡 기판(8)의 이면(8B)측에는, 당해 반도체 칩(93)의 그라운드 전극(95), 입력 전극(96) 및 출력 전극(97)이 마련되어 있다. 이들 전극(95, 96, 97)은 범프부(14)를 거쳐서 반도체 회로(3)에 접속되어 있다. 또, 도 28에서는, 2개의 반도체 칩(92, 93)을 적층한 경우를 예시했지만, 본 발명은 3개 이상의 임의의 개수의 반도체 칩을 적층하는 구성에 적용해도 좋다. 또한, 본 발명에서는, 공통 기판(94)에 비아부를 형성하고, 이 비아부를 거쳐서 반도체 칩(92)의 반도체 회로(3)와 반도체 칩(93)의 반도체 회로(3)를 서로 접속하는 구성으로 해도 좋다. 이것에 의해, 칩(92, 93)끼리의 접속 거리를 단축하여, 신호 전달 효율을 향상시킬 수 있다.
이렇게 구성되는 본 실시 형태에 의하면, 복수의 반도체 칩(92, 93)을 스택한 구성을 실현할 수 있다. 고주파 디바이스에는, 복수의 반도체 칩이 필요한 것이 있다. 이 경우, 본 실시 형태와 같이, 각 반도체 칩을 상하로 적층함으로써, 신호의 로스 등을 저감하여, 반도체 장치(91)의 성능을 향상시킬 수 있다. 또, 이렇게 적층한 반도체 칩에 대해, 상기 실시 형태 2에 예시한 바와 같은 전자기 쉴드 구조를 조합하는 것에 의해, 각 반도체 칩 사이에 생기는 상호의 간섭을 억제하여, 높은 신뢰성을 가지는 반도체 장치를 실현할 수 있다.
또한, 고주파 회로에 이용되는 트랜지스터는, 정합 회로를 필요로 하므로, 반도체 칩에는, 정합 회로를 접속하는 일이 많다. 이 경우, 본 실시 형태에서는, 예를 들면 반도체 칩(93)을 정합 회로라고 하면, 반도체 칩과 정합 회로를 상하로 적층하여 형성할 수 있다. 이것에 의해, 반도체 장치(91)의 실장 면적을 작게 해서, 비용 절감을 촉진할 수 있다.
실시 형태 10
다음에, 도 29를 참조하여 본 발명의 실시 형태 10에 대해 설명한다. 본 실시 형태의 특징은 범프부가 전극 패드 및 접합 패드를 갖지 않는 구성으로 한 것에 있다. 도 29는 본 발명의 실시 형태 10에 따른 반도체 장치를 도 2와 동일한 위치에서 본 단면도이다. 이 도면에 나타내는 바와 같이, 반도체 장치(1')의 범프부(14G)는 범프 본체(14a)에 의해서만 구성되어 있다. 따라서, 범프 본체(14a)의 일단측은 비아부(10)에 직접 접합되어 있다. 범프 본체(14a)의 타단측은 캡 기판(8)의 표면(8A)에 직접 접합되어 있다. 이렇게 구성되는 본 실시 형태에서도, 상기 실시 형태 1과 동일한 효과를 얻을 수 있다.
(실시 형태 1 내지 9에 있어서의 비아부의 구성)
다음에, 도 30을 참조하여 상기 실시 형태 1 내지 9에 있어서의 비아부의 구성에 대해 설명한다. 도 30은 본 발명의 실시 형태 1 내지 9에 따른 비아부의 단면도 (a)와, 종래 기술에 의한 비아부의 단면도 (b)를 비교하여 나타내는 설명도이다. 도 30(a)에 나타내는 바와 같이, 비아부(10)는 디바이스 기판(2)에 비아 홀을 형성하고, 이 비아 홀 내에 도전층을 콘포멀하게 형성하는 것에 의해 구성되어 있다.
여기서, 「콘포멀」이란, 도전층을 비아 홀 내에 완전히 충전하지 않고, 도전층을 비아 홀의 측벽(피도금면)에 대해 균일한 두께로 형성하는 것을 의미하고 있다. 단, 비아부(10)에 의해 신호를 전달함에 있어 영향이 없을 정도의 두께의 편차는 문제로 하지 않는다. 구체적으로 설명하면, 도전층은, 예를 들면 도금 등의 수단을 이용하여 1~3㎛ 정도의 두께로 형성하는 것이 바람직하다. 이렇게 해서 형성된 비아부(10)의 도전층은, 예를 들면 디바이스 기판(2)의 이면(2B)측에 개구되는 공동(10A)을 가지고 있다. 또한, 캡 기판(8)에 형성된 비아부(75)에 대해서도, 비아부(10)와 마찬가지로 형성되고, 캡 기판(8)의 이면(8B)측에 개구되는 공동을 가지고 있다.
다음에, 도전층을 콘포멀하게 형성한 경우의 효과에 대해 설명한다. 우선, 예를 들면 특허문헌 1 내지 3에 나타내는 종래 기술에서는, 도 30(b)에 나타내는 바와 같이, 비아부를 구성하는 도전 금속이 비아 홀 내에 완전히 충전된 상태로 되어 있다. 이 경우에는, 열 이력이 가해지면, 비아부의 도전 금속이 팽창 및 수축함에 따라, 주위의 기판에 스트레스가 생긴다. 또, 도 30에서는, 스트레스의 크기를 화살표의 크기로 나타내고 있다. 종래 기술에서는, 비아부 내에 공동이 존재하지 않기 때문에, 도전 금속의 열변형에 의한 스트레스가 그대로 주위의 기판에 가해지게 되어, 기판측의 스트레스가 커진다.
이에 반해, 실시 형태 1 내지 9에 따른 비아부(10)에서는, 예를 들면 열팽창한 도전층을 공동(10A)으로 피할 수 있다. 이것에 의해, 디바이스 기판(2), 캡 기판(8) 등의 기판에 가하는 스트레스를 저감하여, 기판(2, 8)의 균열, 전극 패드(4, 5, 6)의 박리 등을 억제할 수 있다. 이 결과, 종래 기술과 비교하여, 중공부(9)의 기밀 파괴를 방지할 수 있어, 반도체 장치의 신뢰성을 향상시킬 수 있다.
실시 형태 11
다음에, 도 31 내지 도 42를 참조하여 본 발명의 실시 형태 11에 대해 설명한다. 본 실시 형태에서는, 범프부를 중공(中空) 구조로 하고 있다. 도 31, 도 32는 본 발명의 실시 형태 11에 따른 반도체 장치를 각각 도 2, 도 3과 동일한 위치에서 본 단면도이다. 또한, 도 33은 도 31 중의 범프부 등을 확대하여 나타내는 주요부 확대 단면도이다. 도 34는 도 33 중의 화살표 III-III선 단면도이고, 범프부의 횡단면도를 나타내고 있다. 이들 도면에 나타내는 바와 같이, 반도체 장치(101)는, 상기 실시 형태 1과 마찬가지로, 기판(2, 8), 반도체 회로(3), 전극 패드(4, 5, 6), 비아부(102), 범프부(103) 등을 구비하고 있다.
디바이스 기판(2)과 캡 기판(8)은 서로 표면(2A, 8A)이 대향한 상태로 밀봉 프레임(7)을 사이에 두고 인접하고 있다. 그리고, 각 표면(2A, 8A)의 사이에는, 밀봉 프레임(7)에 의해 둘러싸인 중공부(9)가 형성되어 있다. 반도체 회로(3)는 중공부(9)에 기밀 상태로 수용되어 있다. 디바이스 기판(2)의 표면(2A)에는, 반도체 회로(3)와 접속되는 그라운드 전극 패드(4), 입력 전극 패드(5) 및 출력 전극 패드(6)가 형성되어 있다. 또한, 캡 기판(8)의 표면(8A)에는, 실시 형태 1과 마찬가지로, 전극 패드로서의 접합 패드(16)가 형성되어 있다.
비아부(102)는 비아 홀(102A)과, 충전 금속(102B)에 의해 구성되어 있다. 비아 홀(102A)은 원통 모양의 관통 구멍으로서 형성되고, 디바이스 기판(2)을 표면(2A)과 이면(2B)의 사이에서 관통하고 있다. 또한, 비아 홀(102A)은, 전극 패드(4, 5, 6)의 이면측에 개구되고, 그 개구단은 원형 모양을 이루고 있다. 충전 금속(102B)은, 비아 홀(102A)의 내부에 충전되고, 전극 패드(4, 5, 6)와 접속(접합)됨과 아울러, 디바이스 기판(2)의 이면(2B)으로 신장되어 있다. 충전 금속(102B)에는, 도 33에 나타내는 바와 같이, 실시 형태 1과 동일한 공동(102C)이 형성되어 있다.
범프부(103)는, 디바이스 기판(2)의 전극 패드(4, 5, 6)의 어느 하나와, 캡 기판(8)의 접합 패드(16)를 1대1로 서로 연결하는 것이다. 범프부(103)는, 예를 들면 Au, Ag, Cu, Pt, Pd 또는 그 합금에 의해, 원통 모양의 중공 구조체로서 형성되어 있다. 이러한 재료를 이용하는 것에 의해, 범프부(103)의 열전도성을 높여, 반도체 장치(101)의 방열성을 향상시킬 수 있다. 따라서, 반도체 장치(101)의 동작 온도를 낮게 억제하여, 동작을 안정시킬 수 있다.
범프부(103)의 내부에는, 원주(圓柱) 모양의 공동(104)이 형성되어 있다. 공동(104)은, 축 방향의 일단이 전극 패드(4, 5, 6)의 어느 하나의 표면과 대면하고, 타단이 접합 패드(16)의 표면과 대면하고 있다. 또, 본 실시 형태에서는, 상기 실시 형태 1과 마찬가지로, 범프부(103) 중, 입력 전극 패드(5) 또는 출력 전극 패드(6)에 접속되고, 그라운드 전극 패드(4) 및 비아부(102)를 거쳐서 접지되지 않는 범프부를 범프부(103A)라고 표기하고 있다. 또한, 그라운드 전극 패드(4) 및 비아부(102)를 거쳐서 접지되는 범프부를 범프부(103B)라고 표기하고 있다.
또한, 범프부(103)는, 당해 범프부(103)와 연결된 전극 패드(4, 5, 6)의 이면측에 개구된 비아 홀(102A)의 전체 둘레에서, 비아 홀(102A)의 개구단보다 외측에 배치되어 있다. 보다 구체적인 예를 들면, 본 실시 형태에서는, 도 34에 나타내는 바와 같이, 비아 홀(102A)의 구멍 지름 치수와 비교해서, 범프부(103)의 내경 치수가 크게 형성되어 있다. 즉, 범프부(103)는, 축 방향에서 본 평면에서 보아, 비아 홀(102A)보다 외주측에 배치되고, 비아 홀(102A)의 전체 둘레를 외주측으로부터 둘러싸는 위치에 동심원 모양으로 배치되어 있다.
또, 도 34에서는, 공동(104)을 원주 모양으로 형성하는 경우를 예시했지만, 본 발명은 이것에 한정하지 않고, 범프부(103)의 내부에 원주 모양 이외의 공동을 형성해도 좋다. 일례를 들면, 도 35는 본 발명의 실시 형태 11의 변형예를 나타내는 범프부의 횡단면도이다. 이 도면에 나타내는 범프부(103')는, 2중의 통 모양으로 형성되어 있고, 범프부(103')의 내부에는, 동심원 모양으로 배치된 2개의 공동(104')이 형성되어 있다.
다음에, 도 36 내지 도 42를 참조하여, HEMT 트랜지스터 구조를 가지는 반도체 장치(101)의 제조 순서의 일례에 대해 설명한다. 이들 도면은 도 3과 동일한 위치에서 본 단면도이다. 우선, 도 36은 디바이스 기판을 패터닝하는 공정을 나타내고 있다. 이 공정에서는, 최초로, 예를 들면 Si, SiGe, SiC, InP, GaAs 등의 기판 웨이퍼로 만들어지는 기판의 표면에 대해, 에피택셜 성장, 이온 주입 등의 수단에 의해, 캐리어를 가지는 반도체 동작층(활성층)(3D)을 형성한다. 다음의 처리에서는, 포토리소그래피, 에칭, 메탈 성막 등의 수단에 의해, 트랜지스터 구조를 포함하는 반도체 회로(3)를 형성한다. HEMT 구조에서는, 반도체 동작층(3D) 상에 소스 전극(3A), 드레인 전극(3B) 및 게이트 전극(3C)으로 이루어지는 3종류의 전극을 형성한다.
이렇게 해서, 반도체 동작층을 가지는 디바이스 기판(2)을 형성한다. 또, 본 실시 형태에 나타내는 일례에서는, 소스 전극(3A)을 비아부(102)에 의해 디바이스 기판(2)의 이면(2B)측으로 취출하고 있으므로, 디바이스 기판(2)의 표면(2A)에는, 소스 전극(3A)과 접속된 그라운드 전극 패드(4)를 형성해 둔다. 그라운드 전극 패드(4)는, 예를 들면 2개의 금속층을 연속하여 성막하는 것에 의해 형성한다. 이 2개의 금속층의 한쪽은, 예를 들면 Ti, Pt, W, Ni 등을 함유하고, 디바이스 기판(2)과 밀착성이 높고, 또한 확산 배리어성이 좋은 금속층이다. 또한, 다른쪽의 금속층은, 예를 들면 Au, Ag, Cu, Pd, Pt 등과 같이 도전성이 양호한 금속을 함유하는 금속층이다. 또한, 본 공정에서는, 그라운드 전극 패드(4)와 동일한 재료에 의해 접합 패드(15)도 형성한다.
다음에, 도 37은 디바이스 기판을 박판화하여 비아 홀을 형성하는 공정을 나타내는 단면도이다. 이 공정에서는, 우선 디바이스 기판(2)의 열저항, 인덕터 등을 저감시키기 위해, 디바이스 기판(2)을 박판화한다. 디바이스 기판(2)의 두께는, 예를 들면 수십㎛~수백㎛ 정도로 하는 것이 바람직하다. 계속해서, 전극 패드(4, 5, 6)를 디바이스 기판(2)의 이면(2B)측으로 취출하기 위한 비아 홀(102A)을 디바이스 기판(2)의 소정 위치에 각각 형성한다. 비아 홀(102A)은, 예를 들면 디바이스 기판(2)의 이면(2B)으로부터 웨트 에칭, 드라이 에칭 등을 실시하는 것에 의해 형성한다. 비아 홀(102A)의 형성시에는, 그라운드 전극 패드(4)가 에칭의 스토퍼로서도 기능하므로, 그라운드 전극 패드(4)의 두께는 비아 가공 조건에서의 전극의 에칭 속도 등에 따라 결정한다.
다음에, 도 38은 디바이스 기판에 비아부 및 그라운드 전극을 형성하는 공정을 나타내는 단면도이다. 이 공정에서는, 예를 들면 스퍼터, 무전해 도금 등의 수단에 의해 시드층을 형성한 후에, 레지스트 패터닝을 행한 뒤에, 전해 도금에 의해 그라운드 전극(11) 및 충전 금속(102B)을 형성하고, 비아부(102)를 완성한다. 이 때, 시드층은, 그라운드 전극 패드(4)의 경우와 동일한 2개의 금속층을 연속하여 성막하는 것에 의해 형성하는 것이 바람직하다. 전해 도금에서는, 예를 들면 Au, Ag, Cu, Pd, Pt 등의 도전층을 1~5㎛ 정도의 두께로 형성한다. 전해 도금을 이용하는 이유는, 스퍼터 등에 의해 형성한 막과 비교하여, 비아 홀(102A)의 내부에의 두꺼운 도금이 용이하기 때문이다. 또, 전극부 외에 형성한 시드층은 레지스트의 제거 후에 웨트 에칭 또는 드라이 에칭에 의해 제거한다.
또, 본 실시 형태에서는, 예를 들면 도 42에 나타내는 다른 변형예와 같이, 그라운드 전극 패드(4)를 형성하지 않고, 디바이스 기판(2)의 표면(2A)까지 연장된 비아부(102')를 형성하는 구성으로 해도 좋다. 이 경우에는, 우선 비아 홀(102A)을 형성한 후에, 디바이스 기판(2)의 표면(2A) 및 이면(2B)의 양쪽에 레지스트를 패터닝한다. 그리고, 전극 패드(5, 6) 및 그라운드 전극(11)을 형성함으로써, 도 42에 나타내는 구성을 얻을 수 있다.
다음에, 도 39는 범프부 및 밀봉 프레임를 형성하는 공정을 나타내고 있다. 이 공정에서는, 전극 패드(4, 5, 6) 상에 범프부(103)를 형성함과 아울러, 접합 패드(15) 상에 밀봉 프레임(7)을 형성한다. 범프부(103)는, 전극 패드(4, 5, 6)를 보강하는 역할을 가지고 있으므로, 경질인 재료에 의해 형성하는 것이 바람직하다. 이 때문에, 범프부(103)의 재료로서는, 금속, 실리콘 산화막 등의 무기 절연막, 또는, 폴리이미드 등의 유기막이 이용된다. 또, 모든 비아부(102) 상에는, 반드시 범프부(103)를 형성할 필요가 있지만, 비아부(102)가 존재하지 않는 부분에도 범프부(103)를 형성하는 것은 문제없다.
또한, 밀봉 프레임(7)은, 다른 공정으로 형성해도 좋지만, 예를 들면 범프부(103)와 밀봉 프레임(7)을 동시에 형성한 경우에는, 범프부(103)와 밀봉 프레임(7)을 동일 높이로 정렬할 수 있어, 다음의 공정에서 캡 기판(8)의 접합을 용이하게 행할 수 있다. 범프부(103)의 높이는, HEMT 트랜지스터면의 구조물(전극(3A, 3B, 3C) 등)보다 높게 취할 필요가 있어, 예를 들면 3㎛~20㎛ 정도로 설정하는 것이 바람직하다. 범프부(103) 및 밀봉 프레임(7)이 금속인 경우에는, 이들 부위의 형성 방법으로서, 예를 들면 후막(厚膜) 형성에 적절한 도금법을 이용해도 좋다. 도금법을 이용하는 경우에는, 포토레지스트로 패터닝한 후에, 전기 도금 또는 무전해 도금에 의해 범프부(103) 및 밀봉 프레임(7)을 형성한다. 또, 전기 도금을 행하는 경우에는, 포토레지스트를 패터닝하기 전에, 시드층을 형성해 둘 필요가 있다.
여기서, 범프부(103)는, 중앙부에 공동(104)을 가지는 구조이기 때문에, 포토레지스트로 패터닝하는 경우에는, 디바이스 기판(2)의 표면(2A)과 평행한 단면에서의 단면 형상이 링 모양(원형 모양) 등과 같은 일정 형상으로 된다. 범프부(103)는, 비아부(102)의 변형 등이 생겨도 영향을 받지 않도록, 비아 홀(102A)의 외경보다 외측이 넓은 폭으로 형성한다. 또, 밀봉 프레임(7)의 재료로서는, 예를 들면 금속, 실리콘 산화막 등과 같이, 기밀성을 높이는 것이 가능한 무기 절연막이 바람직하다. 폴리이미드 등의 유기 재료는 무기 절연막과 비교하여 기밀성이 뒤떨어진다. 그러나, 캡 기판(2)과의 접합시에는, 유기 재료의 쪽이, 간이한 프로세스로 접합을 행할 수 있다. 따라서, 반도체 장치(101)에 요구되는 기밀성의 레벨에 따라 밀봉 프레임(7)의 재료를 선택하는 것이 바람직하다.
다음에, 도 40은 캡 기판에 접합 패드를 형성하는 공정을 나타내고 있다. 이 공정에서는, 범프부(103) 및 밀봉 프레임(7)을 받기 위한 접합 패드(16, 17)를 캡 기판(8)의 표면(8A)에 형성한다. 접합 패드(16, 17)는 범프부(103)끼리의 절연을 도모하기 위해, 에칭 등으로 패터닝한다.
다음에, 도 41은 디바이스 기판과 캡 기판을 접합하는 공정을 나타내는 단면도이다. 이 공정의 일례를 나타내면, 예컨대 범프부(103) 및 밀봉 프레임(7)을 Sn, SnAg 땜납 등과 같은 저융점의 금속에 의해 형성한 경우에는, 융점을 넘는 200℃ 이상의 온도로 가열한 상태에서, 범프부(103) 및 밀봉 프레임(7)과 접합 패드(16, 17)를 압착한다. 다른 접합 방법으로서는, 예를 들면 서로 접합되는 접합면을 Au 등의 동일 금속에 의해 형성한 뒤에, 초음파를 가해 양자를 접합하는 방법이 있다. 또한, 고진공 하에서 플라즈마에 의해 접합면을 활성화한 후에, 고압 하에서 양자를 접합해도 좋다. 또는, Au, Ag, Cu, Pd, Pt 등의 미세한 금속 입자를 용제에 혼합하는 것에 의해 나노 페이스트를 형성하고, 이 나노 페이스트를 패터닝하여 범프부(103) 및 밀봉 프레임(7)을 형성한 뒤에, 이들을 고온 하에서 접합 패드(16, 17)에 압착해도 좋다.
상술한 어느 접합 방법을 이용하는 경우에도, 접합시의 하중, 초음파, 온도 등의 파라미터가 높을수록 접합 상태가 양호해진다. 초음파, 하중 등은, 범프부(103) 및 밀봉 프레임(7)의 패턴 면적이 작을수록, 이들 부위에 효율적으로 작용한다. 그러나, 패턴이 너무 미세한 경우에는, 밀봉성의 악화, 강도 부족 등의 문제가 생기고 쉽기 때문에, 이들 문제가 생기지 않도록 하는 최소한의 치수에 근거하여 패턴 면적을 결정한다. 일례를 들면, 원통 모양을 이루는 범프부(103)의 지름 방향의 두께와 밀봉 프레임(7)의 폭은 각각 5㎛~20㎛로 설정하는 것이 바람직하다.
캡 기판(8)의 재료로서는, 예를 들면 반도체 기판, 유리, 사파이어 기판 등과 같이, 평탄성이 높은 기판을 이용하는 것이 좋다. 왜냐하면, 기판의 평탄성이 높을수록, 접합 상태가 균일해져, 안정된 기밀 밀봉이 얻어지기 때문이다. 또한, 디바이스 기판(2)과 캡 기판(8)은 동일한 재료에 의해 형성되거나, 또는 서로 선팽창율이 가까운 재료에 의해 형성되는 것이 바람직하다. 이것에 의해, 열 이력에 의한 스트레스를 억제할 수 있다. 또, 에폭시 수지, 폴리이미드 필름의 유기막 등의 재료를 이용한 경우에는, 기밀성이 저하하는 경향이 있다.
또, 상술한 반도체 장치(101)의 제조 순서에서, 디바이스 기판(2)을 박판화하여 비아 홀(102A)을 형성하는 공정(도 37)과, 디바이스 기판(2)에 비아부(102) 및 그라운드 전극(11)을 형성하는 공정(도 38)은 범프부(103) 및 밀봉 프레임(7)을 형성하는 공정(도 39) 및 캡 기판(8)에 접합 패드(16, 17)를 형성하는 공정(도 40) 의 후에 행해도 좋다.
또한, 상기 제조 순서의 설명에서는, 도 32의 단면도를 기준으로 했으므로, 비아부(102)의 표면측에 그라운드 전극 패드(4)가 접속되고, 비아부(102)의 이면측에 그라운드 전극(11)이 접속된 상태를 도시하였다. 그러나, 본 발명은 이것에 한정되지 않고, 예를 들면 도 31 중에서 비아부(102)의 표면측에 접속되는 입력 전극 패드(5) 및 출력 전극 패드(6), 비아부(102)의 이면측에 접속되는 입력 전극(12) 및 출력 전극(13)에 대해서도, 각각 그라운드 전극 패드(4), 그라운드 전극(11)과 동일한 순서로 형성된다.
또, HEMT 이외의 디바이스에서도, 기판의 표면측에 형성한 전극을 비아부를 경유하여 이면측으로 취출하는 구성은, 본 실시 형태와 동일한 방법으로 실현 가능하다. 또한, 실시 형태 11에서는, 디바이스 기판(2)측에만 비아부(102)가 존재하는 경우를 예시하였다. 그러나, 본 발명은 이것에 한정되지 않고, 캡 기판(8)측에만 비아부(102)가 존재하는 구성, 및 기판(2, 8)의 양쪽에 비아부(102)가 존재하는 구성에도 적용할 수 있다.
이렇게 구성되는 본 실시 형태에서도, 상기 실시 형태 1과 동일한 효과를 얻을 수 있다. 게다가, 본 실시 형태에서는, 범프부(103)가 공동(104)을 가지는 구성으로 했으므로, 공동을 갖지 않는 중실(solid)의 범프부와 비교하여, 이하의 효과를 얻을 수 있다. 여기서, 중실의 범프부의 문제점에 대해 설명하면, 중실의 범프부를 비아부마다 형성한 경우에는, 범프부를 형성하는 금속 등의 재료의 사용량이 크게 증가하게 되어, 비용 상승을 초래한다고 하는 문제가 있다. 또한, 범프부 및 밀봉 프레임을 상대쪽의 기판과 접합하는 때에는, 범프부의 개수가 많을수록 고하중이 필요하다. 그러나, 최근에는, 웨이퍼의 대구경화가 진행되고 있기 때문에, 중실의 범프부의 개수가 증가하면, 접합 장치의 하중 능력의 부족에 의해 접합 불량이 생기고 쉽다고 하는 문제가 있다.
이에 반해, 본 실시 형태에 의하면, 범프부(103)를 중공 구조로 하고 있으므로, 실시 형태 1에서 설명한 효과를 유지하면서, 범프부(103)에 이용하는 재료의 사용량을 삭감할 수 있다. 이것에 의해, 반도체 장치(101)의 비용을 억제하여, 저비용으로 중공부(9)를 안정적으로 밀봉할 수 있다. 또한, 범프부(103)는, 비아 홀(102A)의 전체 둘레에서, 원형 모양을 이루는 비아 홀(102A)의 개구단보다 외측에 배치되어 있다. 즉, 본 실시 형태에서는, 범프부(103)의 내경을 비아 홀(102A)의 외경보다 크게 형성하고 있다. 그리고, 범프부(103)가 전극 패드(4, 5, 6)와 접촉하는 접촉면은 비아 홀(102A)의 개구단의 전체 둘레에서 당해 개구단보다 외측에 위치하는 구성으로 하고 있다.
이것에 의해, 범프부(103)는 비아 홀(102A) 내의 충전 금속(102B)보다 외측에서 전극 패드(4, 5, 6)를 단단히 누를 수 있다. 따라서, 전극 패드(4, 5, 6)가 변형 등에 의해 디바이스 기판(2)으로부터 박리되는 것을 억제할 수 있다. 또한, 기판(2, 8)의 접합시에는, 범프부(103)를 압축하여 벌크화하므로, 전극 패드(4, 5, 6) 및 충전 금속(102B)에 강한 힘이 가해져, 이들 부위의 파손, 박리 등이 생기기 쉽다. 특히, 충전 금속(102B)의 상면부(전극 패드(4, 5, 6)와의 접합부)는, 얇은 금속층이고, 강도가 낮기 때문에, 접합시에 범프부(103)로부터 힘이 가해지면, 변형 파괴되어 외관 불량, 접합 이상, 기밀 이상 등이 생길 가능성이 있다. 그러나, 본 실시 형태에서는, 범프부(103)로부터 전극 패드(4, 5, 6)로 힘이 가해지면, 이 힘은 비아 홀(102A)의 외측에서 디바이스 기판(2)이 받게 된다. 따라서, 전극 패드(4, 5, 6) 및 충전 금속(102B)에 가해지는 힘을 저감하여, 이들의 파손, 박리 등을 억제할 수 있다.
또한, 범프부(103)를 통 모양으로 형성함으로써, 범프부(103)와 캡 기판(8)측의 접합 패드(16, 17)와의 접촉 면적을 감소시킬 수 있다. 이것에 의해, 기판(2, 8)의 접합시에는, 동일한 하중에서도 접합부에 가하는 힘을 증가시킬 수 있다. 따라서, 접합 장치의 최대 하중에 제한이 있는 경우에도, 기판(2, 8)의 접합부에 최대한의 하중을 가할 수 있어, 기판(2, 8)을 안정적으로 접합해서, 접합 불량을 억제할 수 있다. 또한, 범프부(103)의 중앙부가 공동(104)으로 됨으로써, 프로세스 및 실장 공정에서의 열 이력 등에 의한 기판(2, 8)의 변형, 왜곡(distortion)에 대해 범프부(103)의 추종성을 개선할 수 있다.
또한, 본 실시 형태에서는, 기판(2, 8)의 표면(2A, 8A)과 수직인 평면에 투영한 범프부(103)의 형상이 직사각형으로 되도록 형성하고 있다. 이것에 의해, 기판(2, 8)의 접합 공정에서는, 범프부(103)의 전체를 균등하게 가압하여, 기판(2, 8)에 대해 힘을 수직으로 가할 수 있다. 따라서, 접합시의 힘을 빠짐없이, 기판(2, 8)에 효율 좋게 가할 수 있어, 중공부(9)의 기밀성을 높일 수 있다.
실시 형태 12
다음에, 도 43 및 도 44를 참조하여 본 발명의 실시 형태 12에 대해 설명한다. 본 실시 형태에서는, 범프부의 일부만을 중공 구조로 하고 있다. 도 43은 본 발명의 실시 형태 12에 따른 반도체 장치의 범프부 등을 확대하여 나타내는 주요부 확대 단면도이다. 또한, 도 44는 비아 홀의 형성시에 오버에칭이 생기는 모습을 도 43과 동일한 위치에서 본 주요부 확대 단면도이다. 반도체 장치(111)는, 상기 실시 형태 11과 마찬가지로, 기판(2, 8), 반도체 회로(3), 전극 패드(4, 5, 6), 비아부(102), 범프부(112) 등을 구비하고 있다.
범프부(112)는 제 1 범프층(112a)과, 제 2 범프층(112b)에 의해 구성되고, 2층 구조를 가지고 있다. 제 1 범프층(112a)은 내부에 공동이 존재하지 않는 원주 모양의 중실 구조체로서 형성되어 있다. 또한, 범프층(112a)은, 출력 전극 패드(6)에 접합됨과 아울러, 캡 기판(8)의 접합 패드(16)로부터 이격되어 있다. 한편, 제 2 범프층(112b)은 내부에 공동(113)을 가지는 원통 모양의 중공 구조체로서 형성되어 있다. 또한, 범프층(112b)은 기판(2, 8)의 표면(2A, 8A)과 수직인 방향으로 제 1 범프층(112a)과 적층되고, 범프층(112a)과 접합 패드(16)에 접합되어 있다.
범프부(112)의 형성 방법으로서는, 예를 들면 디바이스 기판(2)측에 범프층(112a)을 패터닝하고, 캡 기판(8)측에 범프층(112b)을 패터닝하고 나서, 범프층(112a, 112b)을 서로 접합해도 좋다. 또한, 기판(2, 8) 중 어느 한쪽의 기판에 2회의 패터닝을 행하는 것에 의해, 범프층(112a)과 범프층(112b)을 적층하고 나서, 다른쪽의 기판과 접합해도 좋다. 또한, 범프층(112a, 112b)간의 얼라인먼트의 어긋남을 고려하여, 범프층(112b)의 단면적을 범프층(112a)보다 작게 형성해도 좋다.
이렇게 구성되는 본 실시 형태에 의하면, 상기 실시 형태 11과 동일한 효과에 부가하여, 이하의 효과를 얻을 수 있다. 우선, 도 44는 비아 홀의 형성시에 오버에칭이 생기는 모습을 도 43과 동일한 위치에서 본 주요부 확대 단면도이다. 비아 홀(102A)의 에칭 방법으로서 드라이 에칭을 이용한 경우에는, 도 44에 나타내는 바와 같이, 조건에 따라 출력 전극 패드(6)에 대해서도 에칭이 진행되어, 오버에칭에 의해 비아 홀이 출력 전극 패드(6)를 관통해 버리는 경우가 있다. 이 때문에, 통상의 대책으로서는, 출력 전극 패드(6)를 두껍게 하는 방법이 고려된다. 그러나, 이 방법에서는, 반도체 회로(3)의 전극(3A, 3B, 3C), 다른 전극 패드(4, 5), 접합 패드(15) 등도 모두 두껍게 할 필요가 생겨, 비용이 상승한다고 하는 문제가 있다.
이에 반해, 본 실시 형태에 의하면, 출력 전극 패드(6)를 얇게 한 상태에서도, 범프층(112b)에 의해 오버에칭을 수용할 수 있다. 따라서, 오버에칭에 의해 비아 홀(102A)이 중공부(9)에 연통하는 것을 방지하면서, 출력 전극 패드(6)를 얇게 하여 비용 절감을 촉진할 수 있다. 게다가, 범프부(112)는 부분적인 공동(113)에 의해 실시 형태 11과 동일한 효과를 발휘할 수 있다.
또, 본 실시 형태에서는, 범프부(112)를 출력 전극 패드(6)와 접합하는 경우를 예시하였다. 그러나, 본 발명은 이것에 한정되지 않고, 범프부(112)는 다른 전극 패드(4, 5)와 접합하는 범프부에도 적용되는 것이다.
1, 1', 21, 31, 41, 51, 61, 71, 81, 91, 101, 111: 반도체 장치
2: 디바이스 기판(기판)
2A, 8A, 94A: 표면(대향면)
2B, 8B, 94B: 이면
3: 반도체 회로
3A: 소스 전극
3B: 드레인 전극
3C: 게이트 전극
3D: 반도체 동작층
4: 그라운드 전극 패드(전극 패드)
5: 입력 전극 패드(전극 패드)
6: 출력 전극 패드(전극 패드)
7: 밀봉 프레임
8: 캡 기판(기판)
9: 중공부
10, 75, 102, 102': 비아부
10A, 102C, 104, 104', 113: 공동
11, 72, 95: 그라운드 전극
12, 73, 96: 입력 전극
13, 74, 97: 출력 전극
14, 14A, 14B, 14C, 14D, 14E, 14F, 14G, 103, 103', 103A, 103B, 112: 범프부
14a, 14a': 범프 본체
15, 17: 접합 패드
16: 접합 패드(전극 패드)
18, 19: 웨이퍼
20: 마크
22, 32, 42, 52, 62, 82: 도전막
23: 절연 갭
33, 43, 63: 절연막
76: 베이스재
77: 정합 기판
78: 와이어 본드
92, 93: 반도체 칩
94: 공통 기판
102A: 비아 홀
102B: 충전 금속
112a: 제 1 범프층
112b: 제 2 범프층

Claims (19)

  1. 삭제
  2. 표면 및 이면을 가지는 디바이스 기판과,
    상기 디바이스 기판의 표면측에 마련된 반도체 회로와,
    상기 디바이스 기판의 표면에 접합되고, 상기 반도체 회로를 둘러싸는 밀봉 프레임과,
    표면 및 이면을 가지는 기판에 의해 형성됨과 아울러, 상기 기판의 상기 표면이 상기 반도체 회로를 덮은 상태에서 상기 밀봉 프레임의 전체 둘레에 접합되고, 상기 디바이스 기판과의 사이에 상기 반도체 회로가 기밀 상태로 수용되는 중공부(中空部)를 형성한 캡 기판과,
    상기 반도체 회로를 외부에 접속하기 위해 도전성 재료에 의해 형성되고, 상기 디바이스 기판의 표면과 이면의 사이를 관통함과 아울러 상기 반도체 회로에 접속된 복수의 비아부와,
    상기 중공부의 내부에서 모든 상기 비아부에 각각 마련되고, 해당 비아부와 상기 캡 기판을 연결하는 복수의 범프부
    를 구비하고,
    상기 각 범프부 중 적어도 일부의 범프부는 도전성 재료에 의해 형성되고,
    상기 캡 기판의 표면에는, 상기 일부의 범프부 중 상기 비아부를 거쳐서 접지되지 않는 범프부로부터 절연된 상태에서 해당 표면을 덮는 도전막을 마련한
    반도체 장치.
  3. 표면 및 이면을 가지는 디바이스 기판과,
    상기 디바이스 기판의 표면측에 마련된 반도체 회로와,
    상기 디바이스 기판의 표면에 접합되고, 상기 반도체 회로를 둘러싸는 밀봉 프레임과,
    표면 및 이면을 가지는 기판에 의해 형성됨과 아울러, 상기 기판의 상기 표면이 상기 반도체 회로를 덮은 상태에서 상기 밀봉 프레임의 전체 둘레에 접합되고, 상기 디바이스 기판과의 사이에 상기 반도체 회로가 기밀 상태로 수용되는 중공부(中空部)를 형성한 캡 기판과,
    상기 반도체 회로를 외부에 접속하기 위해 도전성 재료에 의해 형성되고, 상기 디바이스 기판의 표면과 이면의 사이를 관통함과 아울러 상기 반도체 회로에 접속된 복수의 비아부와,
    상기 중공부의 내부에서 모든 상기 비아부에 각각 마련되고, 해당 비아부와 상기 캡 기판을 연결하는 복수의 범프부
    를 구비하고,
    상기 각 범프부 중 적어도 일부의 범프부는 도전성 재료에 의해 형성되고,
    상기 일부의 범프부 중 상기 비아부를 거쳐서 접지되지 않는 범프부는 적어도 일부를 절연 재료에 의해 형성하고,
    상기 캡 기판의 표면에는, 해당 표면을 전면에 걸쳐 덮는 도전막을 마련한
    반도체 장치.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 반도체 회로를 외부에 접속하기 위해 도전성 재료에 의해 형성되고, 상기 캡 기판의 표면과 이면의 사이를 관통함과 아울러 상기 반도체 회로에 접속된 복수의 비아부와,
    상기 범프부를 구성하는 제 1 범프부 외에 상기 중공부에 배치되고, 상기 캡 기판의 상기 비아부에 마련됨과 아울러 상기 비아부와 상기 디바이스 기판을 연결하는 제 2 범프부
    를 구비한 반도체 장치.
  5. 제 4 항에 있어서,
    상기 각 범프부 중 적어도 상기 제 2 범프부는 도전성 재료에 의해 형성되고,
    상기 캡 기판의 표면에는, 상기 제 2 범프부로부터 절연된 상태에서 해당 표면을 덮는 도전막을 마련한
    반도체 장치.
  6. 제 4 항에 있어서,
    상기 디바이스 기판의 이면에는, 상기 디바이스 기판에 형성된 상기 비아부를 거쳐서 상기 반도체 회로에 접속되는 단일의 도전막을 마련한
    반도체 장치.
  7. 표면 및 이면을 가지는 디바이스 기판과,
    상기 디바이스 기판의 표면측에 마련된 반도체 회로와,
    상기 디바이스 기판의 표면에 접합되고, 상기 반도체 회로를 둘러싸는 밀봉 프레임과,
    표면 및 이면을 가지는 기판에 의해 형성됨과 아울러, 상기 기판의 상기 표면이 상기 반도체 회로를 덮은 상태로 상기 밀봉 프레임에 접합되고, 상기 디바이스 기판과의 사이에 상기 반도체 회로가 기밀 상태로 수용되는 중공부를 형성한 캡 기판과,
    상기 반도체 회로를 외부에 접속하기 위해 도전성 재료에 의해 형성되고, 상기 디바이스 기판의 표면과 이면의 사이를 관통함과 아울러 상기 반도체 회로에 접속된 복수의 비아부와,
    상기 중공부의 내부에서 상기 비아부에 각각 마련되고, 해당 비아부와 상기 캡 기판을 연결하는 복수의 범프부와,
    상기 반도체 회로를 외부에 접속하기 위해 도전성 재료에 의해 형성되고, 상기 캡 기판의 표면과 이면의 사이를 관통함과 아울러 상기 반도체 회로에 접속된 복수의 비아부와,
    상기 범프부를 구성하는 제 1 범프부 외에 상기 중공부에 배치되고, 상기 캡 기판의 상기 비아부에 마련됨과 아울러 상기 비아부와 상기 디바이스 기판을 연결하는 제 2 범프부와,
    상기 반도체 회로에 접속된 입력 전극, 출력 전극 및 그라운드 전극
    을 구비하고,
    상기 각 범프부 중 적어도 상기 제 2 범프부를 도전성 재료에 의해 형성하고,
    상기 입력 전극 및 상기 출력 전극은, 상기 캡 기판의 이면에 마련됨과 아울러, 상기 캡 기판의 상기 비아부와 상기 제 2 범프부를 거쳐서 상기 반도체 회로에 접속되고,
    상기 그라운드 전극은, 상기 디바이스 기판의 이면을 덮는 단일의 도전막에 의해 형성됨과 아울러, 상기 디바이스 기판의 상기 비아부를 거쳐서 상기 반도체 회로에 접속된
    반도체 장치.
  8. 제 2 항, 제 3 항, 제 7 항 중 어느 한 항에 있어서,
    상기 비아부는 상기 디바이스 기판 또는 상기 캡 기판에 형성된 스루홀 내에 도전층을 콘포멀하게(conformally) 형성한 것이고, 공동을 가지는 구성으로 한
    반도체 장치.
  9. 제 2 항, 제 3 항, 제 7 항 중 어느 한 항에 있어서,
    상기 밀봉 프레임은 도전성 재료에 의해 형성된 반도체 장치.
  10. 제 2 항, 제 3 항, 제 7 항 중 어느 한 항에 있어서,
    상기 범프부 및 상기 밀봉 프레임는 Au, Ag, Cu, Pt, Pd 또는 그 합금에 의해 형성된 반도체 장치.
  11. 제 2 항, 제 3 항, 제 7 항 중 어느 한 항에 있어서,
    상기 밀봉 프레임과 상기 범프부는 동일한 재료에 의해 형성한 반도체 장치.
  12. 제 2 항, 제 3 항, 제 7 항 중 어느 한 항에 있어서,
    상기 디바이스 기판과 상기 캡 기판은 동일한 재료에 의해 형성된 반도체 장치.
  13. 제 2 항, 제 3 항, 제 7 항 중 어느 한 항에 있어서,
    상기 밀봉 프레임과 상기 범프부의 높이를 동일한 치수로 형성하고, 상기 디바이스 기판 및 상기 캡 기판을 오목부가 존재하지 않는 평판 모양으로 형성한
    반도체 장치.
  14. 제 2 항, 제 3 항, 제 7 항 중 어느 한 항에 있어서,
    상기 캡 기판의 표면측에 다른 반도체 회로를 마련한
    반도체 장치.
  15. 각각 상대쪽의 기판과 대향하는 대향면을 갖고, 서로 대향면이 대향한 상태로 인접(abut)되는 것에 의해 상기 각 대향면의 사이에 중공부를 형성하는 2개의 기판과,
    상기 각 기판의 대향면에 각각 형성된 전극 패드와,
    상기 중공부에 기밀 상태로 수용되고, 적어도 일부의 상기 전극 패드와 접속되는 반도체 회로와,
    상기 각 기판 중 적어도 한쪽의 기판에 형성되고, 상기 한쪽의 기판을 관통하여 상기 전극 패드의 이면측으로 개구한 비아 홀과, 상기 비아 홀에 충전되어 상기 전극 패드와 접속된 충전 금속을 가지는 비아부와,
    내부에 공동(空洞)을 가지는 중공 구조체로서 형성되고, 상기 한쪽의 기판의 상기 전극 패드와 다른쪽의 기판의 상기 전극 패드를 서로 연결하는 범프부
    를 구비하는
    반도체 장치.
  16. 제 15 항에 있어서,
    상기 범프부는 해당 범프부와 연결된 상기 전극 패드의 이면측에 개구한 상기 비아 홀의 전체 둘레에서, 상기 비아 홀의 개구단보다 외측에 배치되는 구성으로 한
    반도체 장치.
  17. 제 15 항 또는 제 16 항에 있어서,
    상기 범프부는,
    내부에 공동이 존재하지 않는 중실(solid) 구조체로서 형성되고, 상기 한쪽의 기판의 상기 전극 패드에 연결됨과 아울러, 상기 다른쪽의 기판의 상기 전극 패드로부터 이격된 제 1 범프층과,
    내부에 공동을 가지는 중공 구조체로서 형성되고, 상기 기판의 대향면과 수직인 방향으로 상기 제 1 범프층과 적층됨과 아울러, 상기 제 1 범프층과 상기 다른쪽의 기판의 상기 전극 패드를 연결하는 제 2 범프층
    을 구비한 반도체 장치.
  18. 제 2 항, 제 3 항, 제 7 항, 제 15 항 중 어느 한 항에 있어서,
    상기 범프부는 상기 기판의 대향면과 수직인 평면에 투영한 형상이 직사각형으로 되도록 형성한
    반도체 장치.
  19. 제 15 항에 있어서,
    상기 범프부는 Au, Ag, Cu, Pt, Pd 또는 그 합금에 의해 형성된
    반도체 장치.
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