JP4793496B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP4793496B2
JP4793496B2 JP2010053399A JP2010053399A JP4793496B2 JP 4793496 B2 JP4793496 B2 JP 4793496B2 JP 2010053399 A JP2010053399 A JP 2010053399A JP 2010053399 A JP2010053399 A JP 2010053399A JP 4793496 B2 JP4793496 B2 JP 4793496B2
Authority
JP
Japan
Prior art keywords
substrate
recess
bonded substrate
wafer
bonded
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010053399A
Other languages
English (en)
Other versions
JP2010260167A (ja
Inventor
雅也 田中
哲夫 藤井
久則 与倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2010053399A priority Critical patent/JP4793496B2/ja
Priority to US12/754,036 priority patent/US8497557B2/en
Publication of JP2010260167A publication Critical patent/JP2010260167A/ja
Application granted granted Critical
Publication of JP4793496B2 publication Critical patent/JP4793496B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0032—Packages or encapsulation
    • B81B7/0035—Packages or encapsulation for maintaining a controlled atmosphere inside of the chamber containing the MEMS
    • B81B7/0041—Packages or encapsulation for maintaining a controlled atmosphere inside of the chamber containing the MEMS maintaining a controlled atmosphere with techniques not provided for in B81B7/0038
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/01—Packaging MEMS
    • B81C2203/0172—Seals
    • B81C2203/019—Seals characterised by the material or arrangement of seals between parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

本発明は、少なくとも２枚の基板が一体化された半導体装置およびその製造方法に関するものである。
従来より、ウェハレベルパッケージ構造体が、例えば特許文献１で提案されている。具体的に、特許文献１では、素子の周りを取り囲んだ第１封止用下地金属膜が形成された第１基板と、第１封止用下地金属膜に対向した第２封止用下地金属膜が形成された第２基板とを備えた構造体が提案されている。この構造体では、各基板の各封止用下地金属膜が第３導体を介して接合されたことにより、第１基板に形成された素子が各基板の間に気密封止されている。
上記の構造は、ウェハ状の第１基板とウェハ状の第２基板とを第３導体を介して接合し、ダイシングカットして個々のチップに分割することにより得られる。
特開２００５−２５１８９８号公報
しかしながら、上記従来の技術では、各基板は第３導体が各封止用下地金属膜に接合されたことによって一体化されているだけである。このため、ダイシングカットの外力が各基板に加わることにより、基板と封止用下地金属膜との密着力や封止用下地金属膜と第３導体との密着力が弱まってしまう。その結果、基板と封止用下地金属膜との剥がれや封止用下地金属膜と第３導体との剥がれが起こってしまうという問題がある。
また、上記のダイシングカットにおける外力に限らず、個々のチップに分割された後においても、チップは外部から外力を受ける。これにより、上記と同様に各部の密着力が弱まり、各部の剥がれが起こってしまうという問題がある。
本発明は上記点に鑑み、２枚の基板が一体化されたものに外力が加わっても、接合界面における密着力の低下を抑制することができる構造を備えた半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、表面とこの表面側に形成された変位可能な可動部（１５）を含んだセンシング部（１９）とを有する半導体基板（１０）と、半導体材料で形成され、半導体基板（１０）に貼り合わされた貼り合わせ基板（２０）とを備え、センシング部（１９）が半導体基板（１０）と貼り合わせ基板（２０）との間に形成された気密室（３０）に気密封止された半導体装置であって、半導体基板（１０）と貼り合わせ基板（２０）との界面（４０）を貫くように形成された凹部（４１）と、凹部（４１）に埋め込まれた封止部材（４２、４３）とを備えていることを特徴とする。
これによると、凹部（４１）に配置された封止部材（４２、４３）が界面（４０）の盾となるので、凹部（４１）よりも内側の界面（４０）に外力が直接伝わらない。したがって、半導体基板（１０）と貼り合わせ基板（２０）との密着力の低下を抑制することができる。
また、請求項１に記載の発明では、貼り合わせ基板（２０）は、半導体基板（１０）と貼り合わせ基板（２０）との積層方向から貼り合わせ基板（２０）を見たときの一面（２７）を有し、凹部（４１）および封止部材（４２、４３）は、一面（２７）の外縁部に断続的に設けられていることを特徴とする。
これによると、半導体基板（１０）と貼り合わせ基板（２０）とが所々に設けられた凹部（４１）および封止部材（４２、４３）が盾となるので、凹部（４１）および封止部材（４２、４３）が設けられた部分よりも内側の界面（４０）に外力が直接加わらない。したがって、該界面（４０）に外力が伝わりにくくなるので、半導体基板（１０）と貼り合わせ基板（２０）との剥がれを抑制することができ、両者の密着力の低下を抑制することができる。
さらに、請求項１に記載の発明では、封止部材（４２、４３）は、貼り合わせ基板（２０）の一面（２７）から貼り合わせ基板（２０）と半導体基板（１０）との界面（４０）を貫くように形成され、当該貼り合わせ基板（２０）の一面（２７）にて半導体基板（１０）の電位を取り出す封止用外周金属層であり、封止用外周金属層は、前記貼り合わせ基板（２０）の一面（２７）の角部をＬ字状に覆うように形成されていることを特徴とする。
請求項２に記載の発明では、貼り合わせ基板（２０）は、半導体基板（１０）に対向した位置に窪み部（２４）を有しており、半導体基板（１０）と貼り合わせ基板（２０）とが積層されたことにより、半導体基板（１０）と窪み部（２４）とによって気密室（３０）が構成されていることを特徴とする。
これによると、半導体基板（１０）と貼り合わせ基板（２０）との間に気密室（３０）が構成された構造において、上述のように半導体基板（１０）と貼り合わせ基板（２０）との密着性の低下が抑制されるので、気密室（３０）の気密性の低下を抑制することができる。
請求項３に記載の発明では、貼り合わせ基板（２０）は、該貼り合わせ基板（２０）を半導体基板（１０）と貼り合わせ基板（２０）との積層方向に貫通すると共に、センシング部（１９）に電気的に接続された貫通電極部（２５）を有しており、貫通電極部（２５）は、貼り合わせ基板（２０）を積層方向から見たときの貼り合わせ基板（２０）の一面（２７）のうち、凹部（４１）よりも中央部側に位置していることを特徴とする。
これによると、貼り合わせ基板（２０）の一面（２７）において凹部（４１）が貫通電極部（２５）よりも外縁部側に位置すると共に、凹部（４１）および封止部材（４２、４３）によって貫通電極部（２５）付近の半導体基板（１０）と貼り合わせ基板（２０）との剥がれが抑制されるので、貫通電極部（２５）とセンシング部（１９）との電気的接続を維持することができる。
請求項４に記載の発明では、ウェハ状の半導体基板（１０）とウェハ状の貼り合わせ基板（２０）とを用意し、半導体基板（１０）と貼り合わせ基板（２０）とを貼り合わせることにより積層ウェハ（５２）を形成する工程と、積層ウェハ（５２）に設定された複数のチップ形成領域（５３）それぞれに界面（４０）を貫くように凹部（４１）を形成する工程と、凹部（４１）内に封止部材（４２、４３）を形成する工程と、積層ウェハ（５２）を複数のチップ形成領域（５３）の境界に沿ってダイシングカットする工程とを含んでいることを特徴とする。
これによると、ダイシングカットの際に凹部（４１）に配置された封止部材（４２、４３）が盾となり、凹部（４１）よりも内側の界面（４０）にダイシングカットによる外力が直接伝わらないようにすることができる。したがって、積層ウェハ（５２）にダイシングカットする際の外力が加わったとしても、凹部（４１）および封止部材（４２、４３）により半導体基板（１０）と貼り合わせ基板（２０）との密着力の低下を抑制することができる。
また、積層ウェハ（５２）がダイシングカットされ、個々の半導体装置に分割された後においても、凹部（４１）に配置された封止部材（４２、４３）が盾となるので、凹部（４１）よりも内側の界面（４０）にダイシングカットによる外力が直接伝わらない。したがって、半導体装置が外部から外力を受けたとしても、凹部（４１）および封止部材（４２、４３）によって半導体基板（１０）と貼り合わせ基板（２０）との密着力の低下を抑制することができる。
また、請求項４に記載の発明では、凹部（４１）を形成する工程では、チップ形成領域（５３）の外縁部に断続的に凹部（４１）を形成することを特徴とする。そして、封止部材（４２、４３）を形成する工程では、半導体基板（１０）と貼り合わせ基板（２０）との積層方向から貼り合わせ基板（２０）を見たときの面を一面（２７）とし、貼り合わせ基板（２０）の一面（２７）から貼り合わせ基板（２０）と半導体基板（１０）との界面（４０）を貫くように封止部材（４２、４３）を形成すると共に、貼り合わせ基板（２０）の一面（２７）にて半導体基板（１０）の電位を取り出す封止用外周金属層として封止部材（４２、４３）を形成し、さらに、貼り合わせ基板（２０）の一面（２７）の角部をＬ字状に覆うように封止用外周金属層を形成することを特徴とする。
これによると、積層ウェハ（５２）の所々に設けられた凹部（４１）および封止部材（４２、４３）が盾となるので、凹部（４１）および封止部材（４２、４３）が設けられた部分よりも内側の界面（４０）にダイシングカットによる外力が直接加わらない。したがって、ダイシングカットの際に該界面（４０）に外力が伝わりにくくなるので、半導体基板（１０）と貼り合わせ基板（２０）との剥がれを抑制することができ、両者の密着力の低下を抑制することができる。
また、ダイシングカットされた後のチップ状の半導体装置は、凹部（４１）および封止部材（４２、４３）よりも内側の界面（４０）に外力が伝わりにくい構造となるので、半導体基板（１０）と貼り合わせ基板（２０）との密着力の低下を抑制することができる。
請求項５に記載の発明では、積層ウェハ（５２）を形成した後、複数のチップ形成領域（５３）それぞれに、ウェハ状の貼り合わせ基板（２０）をウェハ状の半導体基板（１０）とウェハ状の貼り合わせ基板（２０）との積層方向に貫通すると共に、凹部（４１）よりもチップ形成領域（５３）の中央部側に位置する貫通電極部（２５）を形成し、貫通電極部（２５）をセンシング部（１９）に電気的に接続するする工程を含んでいることを特徴とする。
請求項６に記載の発明では、ウェハ状の貼り合わせ基板（２０）を用意する工程では、ウェハ状の貼り合わせ基板（２０）として、複数のチップ形成領域（５３）それぞれに、ウェハ状の貼り合わせ基板（２０）をウェハ状の半導体基板（１０）とウェハ状の貼り合わせ基板（２０）との積層方向に貫通すると共に、凹部（４１）の形成予定場所よりもチップ形成領域（５３）の中央部側に位置する貫通電極部（２５）を有するものを用意し、積層ウェハ（５２）を形成する工程では、貫通電極部（２５）をセンシング部（１９）に電気的に接続することを特徴とする。
請求項５および請求項６に記載の発明によると、チップ形成領域（５３）において凹部（４１）を貫通電極部（２５）よりも外縁部側に形成し、この凹部（４１）内に封止部材（４２、４３）を形成することになるので、貫通電極部（２５）付近の半導体基板（１０）と貼り合わせ基板（２０）との剥がれを抑制することができる。したがって、貫通電極部（２５）とセンシング部（１９）との電気的接続を維持することができる。
請求項７に記載の発明では、ウェハ状の貼り合わせ基板（２０）を用意する工程では、ウェハ状の貼り合わせ基板（２０）として、複数のチップ形成領域（５３）それぞれに窪み部（２４）を有するものを用意し、積層ウェハ（５２）を形成する工程では、ウェハ状の半導体基板（１０）とウェハ状の貼り合わせ基板（２０）とを積層することにより、複数のチップ形成領域（５３）それぞれに半導体基板（１０）と窪み部（２４）とによって封止した気密室（３０）を形成することを特徴とする。
これによると、封止部材（４２、４３）により界面（４０）に外力が伝わりにくくなることで半導体基板（１０）と貼り合わせ基板（２０）との密着性の低下が抑制されるので、半導体基板（１０）と貼り合わせ基板（２０）との間に気密室（３０）を形成したとしても、気密室（３０）の気密性の低下を抑制した構造を得ることができる。
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
（ａ）は本発明の第１実施形態に係る半導体装置を構成するセンサ部の平面図であり、（ｂ）は半導体装置を構成するキャップ部の平面図である。 図１（ａ）のＡ−Ａ断面図である。 センサ部の製造工程を示した図である。 キャップ部の製造工程を示した図である。 センサ部とキャップ部との接合工程を示した図である。 ダイシングカットの工程を示した図である。 （ａ）は本発明の第２実施形態に係る半導体装置のキャップ部の平面図であり、（ｂ）は図１（ａ）のＡ−Ａ断面に相当する断面図である。 第２実施形態に係るダイシングカットの工程を示した図である。 本発明の第３実施形態に係る半導体装置の断面図である。 図９に示される半導体装置の製造工程を示した図である。 図１０に続く製造工程を示した図である。 本発明の第４実施形態に係る半導体装置の断面図である。 本発明の第５実施形態に係る半導体装置の断面図である。 本発明の第６実施形態に係る半導体装置の断面図である。 本発明の第７実施形態に係る半導体装置の断面図である。 本発明の第８実施形態に係る半導体装置の断面図である。 本発明の第９実施形態に係る半導体装置の断面図である。 本発明の第１０実施形態に係る半導体装置の断面図である。 （ａ）は本発明の第１１実施形態に係る半導体装置の平面図であり、（ｂ）は図１のＡ−Ａ断面に相当する断面図である。 （ａ）は本発明の第１２実施形態に係る半導体装置の平面図であり、（ｂ）は図１のＡ−Ａ断面に相当する断面図である。 （ａ）は本発明の第１３実施形態に係る半導体装置の平面図であり、（ｂ）は図１のＡ−Ａ断面に相当する断面図である。 他の実施形態において、センサ部側からキャップ部側に凹部を形成した構造を説明するための断面図である。 他の実施形態において、封止用外周金属層のレイアウトの一例を示したキャップ部の一面の平面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。以下で示される半導体装置は、可動部を有する加速度センサ等の力学量センサであり、例えば車両の加速度等の検出に用いられるものである。
図１は、本実施形態に係る半導体装置の平面図であり、（ａ）は半導体装置を構成するセンサ部の平面図、（ｂ）は半導体装置を構成するキャップ部の平面図である。また、図２は、図１（ａ）のＡ−Ａ断面図であり、半導体装置全体の断面図である。
図２に示されるように、半導体装置は、センサ部１０とキャップ部２０とが積層されて構成されたものである。
まず、センサ部１０について説明する。センサ部１０は、加速度等の物理量を検出するものである。このセンサ部１０は、図２に示されるように、支持基板１１と半導体層１２とにより犠牲層１３が挟み込まれたＳＯＩ基板１４により構成されたものである。
支持基板１１および半導体層１２として、例えばＮ型の単結晶シリコンが採用される。また、犠牲層１３として例えばＳｉＯ２が採用される。
ＳＯＩ基板１４のうちの犠牲層１３は、支持基板１１と半導体層１２との間に一定の間隔を形成するためのものである。また、半導体層１２は、図１（ａ）に示されるように、可動部１５と、固定部１６と、および周辺部１７とを有するものである。
これら可動部１５、固定部１６、および周辺部１７は、半導体層１２を貫通した開口部１８により構成されている。つまり、半導体層１２は開口部１８が形成されていることにより、可動部１５、固定部１６、および周辺部１７にそれぞれ画定され、分離されている。そして、可動部１５および固定部１６により加速度等の物理量を検出するためのセンシング部１９が構成されている。
可動部１５は、センサ部１０の表面側すなわち半導体層１２に形成された変位可能な構造を有している。なお、センサ部１０の表面とは、半導体層１２のうち犠牲層１３が形成された面とは反対側の面である。
具体的に、可動部１５は、アンカー部１５ａ、錘部１５ｂ、可動電極１５ｃ、および梁部１５ｄを備えて構成されている。
アンカー部１５ａは、支持基板１１に対して錘部１５ｂを浮かせて支持するためのものである。このアンカー部１５ａはブロック状をなしており、犠牲層１３の上に２箇所設けられている。
錘部１５ｂは、半導体装置に加速度等の物理量が印加されたときに各アンカー部１５ａに対して可動電極１５ｃを移動させる錘として機能するものであり、細長状をなしている。この錘部１５ｂには、複数のエッチングホール１５ｅが形成されている。このエッチングホール１５ｅは、錘部１５ｂと支持基板１１との間の犠牲層１３を除去する際のエッチング媒体の導入孔として用いられる。
可動電極１５ｃは、錘部１５ｂを構成する細長状の部位から直角方向に延設され、複数本が設けられることで櫛歯状に配置されている。各可動電極１５ｃの間隔は、一定間隔とされており、各可動電極１５ｃの幅、長さも一定とされている。
梁部１５ｄは、アンカー部１５ａと錘部１５ｂとを連結するものである。この梁部は、平行な２本の梁がその両端で連結された矩形枠状をなしており、２本の梁の長手方向と直交する方向に変位するバネ機能を有するものである。このような梁部１５ｄにより、錘部１５ｂがアンカー部１５ａに一体に連結されて支持されている。本実施形態では、２つの梁部１５ｄがアンカー部１５ａと錘部１５ｂとをそれぞれ連結している。
そして、梁部１５ｄ、錘部１５ｂ、および可動電極１５ｃの下部の犠牲層１３は部分的に除去され、梁部１５ｄ、錘部１５ｂ、および可動電極１５ｃは支持基板１１の上に一定の間隔で浮遊した状態になっている。この一定の間隔とは、半導体層１２と支持基板１１との間の間隔であり、犠牲層１３の厚みに相当する。
一方、固定部１６は、可動部１５を構成する細長状の錘部１５ｂの長辺と対向するように配置されている。したがって、２つの固定部１６が錘部１５ｂを挟むように配置されている。このような固定部１６は、配線部１６ａと固定電極１６ｂとを備えて構成されている。
配線部１６ａは、固定電極１６ｂと外部とを電気的に接続するための配線として機能する部位である。配線部１６ａの下方において犠牲層１３が残されており、配線部１６ａが支持基板１１に固定されている。
固定電極１６ｂは、配線部１６ａのうちの錘部１５ｂと対向する辺から直角方向に延設され、配線部１６ａに複数本ずつ備えられることで櫛歯状に配置されている。各固定電極１６ｂの間隔は、一定間隔とされており、各固定電極１６ｂの幅、長さも一定とされている。
そして、各固定電極１６ｂが各可動電極１５ｃに対向配置され、各固定電極１６ｂと各可動電極１５ｃとの間にコンデンサが形成されている。つまり、可動部１５および固定部１６は、可動電極１５ｃと固定電極１６ｂとの間に形成される容量に基づいて物理量を検出するように構成されている。このため、支持基板１１の平面方向であって錘部１５ｂの長手方向に加速度等の物理量が印加されたときに、該コンデンサの容量値の変化に基づいてその物理量を検出することが可能になっている。
本実施形態では、固定電極１６ｂと支持基板１１との間の犠牲層１３が除去されており、固定電極１６ｂは支持基板１１に対して浮いた状態になっている。
周辺部１７は、可動部１５や固定部１６の周囲に配置されたものである。本実施形態では、可動部１５および固定部１６を一周して囲むように形成されている。
次に、キャップ部２０について説明する。キャップ部２０は、上記センシング部１９への水や異物の混入等を防止するものである。また、キャップ部２０は、センサ部１０との間に密閉した空間を形成する役割も果たす。
このようなキャップ部２０はシリコン等の半導体材料で形成されたものであり、図２に示されるように、シリコン基板２１と、第１絶縁膜２２と、第２絶縁膜２３とを備えている。
シリコン基板２１は、該シリコン基板２１のうちセンサ部１０のセンシング部１９と対向する位置に窪み部２４を有している。この窪み部２４は、キャップ部２０がセンサ部１０に貼り合わされたときに、センシング部１９がキャップ部２０に接触しないようにするためのものである。
第１絶縁膜２２は、シリコン基板２１においてセンサ部１０と対向する一面全体に形成されている。もちろん、第１絶縁膜２２は窪み部２４の表面にも形成されている。この第１絶縁膜２２はセンサ部１０とシリコン基板２１とを絶縁するためのものである。第２絶縁膜２３は、シリコン基板２１のうち第１絶縁膜２２とは反対側の面に形成されたものである。これら第１絶縁膜２２および第２絶縁膜２３として、ＳｉＯ２等の絶縁材料が採用される。
また、キャップ部２０は、該キャップ部２０をセンサ部１０とキャップ部２０との積層方向に貫通する複数の貫通電極部２５を有している。各貫通電極部２５は、第２絶縁膜２３、シリコン基板２１、および第１絶縁膜２２を貫通する孔部２５ａと、この孔部２５ａの壁面に形成された絶縁膜２５ｂと、この絶縁膜２５ｂの上に埋め込まれた貫通電極２５ｃとにより構成されている。各貫通電極２５ｃの一端はアンカー部１５ａ等に接続され、他端は、図１（ｂ）に示されるように、パッド状にパターニングされている。絶縁膜２５ｂとしては例えばＴＥＯＳ等の絶縁材料が採用され、貫通電極２５ｃとしては例えばＡｌが採用される。
本実施形態では、キャップ部２０に４つの貫通電極部２５が形成されている。４つの貫通電極部２５のうちの２つは、センシング部１９の固定部１６にそれぞれ電気的に接続されている。また、４つの貫通電極部２５のうちの１つは、可動部１５のアンカー部１５ａに電気的に接続されている。そして、４つの貫通電極部２５のうちの１つは、周辺部１７に電気的に接続されている。
キャップ部２０には、図１（ｂ）に示されるように、シリコン基板２１の電位を取り出すための電位取り出し電極２６が形成されている。この電位取り出し電極２６は、第２絶縁膜２３に形成された図示しないコンタクトホールを介してシリコン基板２１に電気的に接続されている。
そして、図２に示されるように、上記のキャップ部２０とセンサ部１０とが貼り合わされて一体化されている。本実施形態では、キャップ部２０の第１絶縁膜２２とセンサ部１０の半導体層１２とが直接接合により接合されている。このように、センサ部１０とキャップ部２０とが積層されたことにより、センシング部１９がセンサ部１０とキャップ部２０との間に形成された気密室３０に気密封止されている。すなわち、センサ部１０とキャップ部２０の窪み部２４とによって構成された空間が気密室３０とされ、該気密室３０にセンシング部１９が封止された状態になっている。気密室３０は、例えば真空になっている。
さらに、キャップ部２０とセンサ部１０とが一体化されたものにおいて、キャップ部２０とセンサ部１０との界面４０を貫くように凹部４１が形成されている。ここで、界面４０とは、センサ部１０の半導体層１２の表面とキャップ部２０の第１絶縁膜２２の表面との接合面に相当する。凹部４１の幅は例えば１００μｍ程度である。この凹部４１の壁面に絶縁膜４２が形成されており、この絶縁膜４２の上に封止用外周金属層４３が形成されている。これによると、凹部４１に絶縁膜４２および封止用外周金属層４３が配置されたことにより、キャップ部２０と、センサ部１０と、絶縁膜４２および封止用外周金属層４３とによりくさび部４４が構成されている。つまり、絶縁膜４２および封止用外周金属層４３がキャップ部２０とセンサ部１０とをつなぎ合わせる役割を果たすものになっている。
また、センサ部１０とキャップ部２０との積層方向からキャップ部２０を見たときのキャップ部の第２絶縁膜２３の表面を一面２７とすると、図１（ｂ）に示されるように、凹部４１、絶縁膜４２、および封止用外周金属層４３は、一面２７の外縁部を一周するように設けられている。したがって、くさび部４４も該一面２７の外縁部を一周するように設けられている。さらに、くさび部４４は、該一面２７の最外縁部に位置している。つまり、図２に示されるように、封止用外周金属層４３が半導体装置の側面に露出した状態になっている。半導体装置の側面に露出した絶縁膜４２および封止用外周金属層４３は、ダイシングカット面に相当する。
絶縁膜４２としては例えばＴＥＯＳ等の絶縁材料が採用され、封止用外周金属層４３としては例えばＡｌ等の金属材料が採用される。
そして、絶縁膜４２および封止用外周金属層４３はキャップ部２０の一面２７の最外縁部に位置しているので、各貫通電極部２５は、該一面２７において絶縁膜４２および封止用外周金属層４３よりも中央部側にそれぞれ位置している。言い換えると、各貫通電極部２５は、くさび部４４よりもキャップ部２０の一面２７の中央部側に位置している。以上が、本実施形態に係る半導体装置の全体構成である。
次に、上記半導体装置の製造方法について、図３〜図６を参照して説明する。図３は、センサ部１０の製造工程を示した図である。図４は、キャップ部２０の製造工程を示した図である。図５は、センサ部１０とキャップ部２０との接合工程を示した図である。図６は、ダイシングカットの工程を示した図である。なお、これら図３〜図６は、図１（ａ）のＡ−Ａ断面に相当する図である。
まず、センサ部１０の製造方法について説明する。図３（ａ）に示す工程では、支持基板１１と半導体層１２とで犠牲層１３を挟み込んだＳＯＩ基板１４を用意する。ＳＯＩ基板１４は、例えば５インチのウェハである。このウェハ状のＳＯＩ基板１４に多数のセンサ部１０を形成することとなる。
図３（ｂ）に示す工程では、半導体層１２に開口部１８を形成する。具体的には、半導体層１２の上に図示しないマスクを形成し、該マスクのうち開口部１８に対応した部分および凹部４１に対応した部分が開口するようにマスクをパターニングする。これにより、マスクのうち開口部１８に対応した部分および凹部４１に対応した部分の半導体層１２が露出する。マスクとして、レジストや酸化膜を用いる。
この後、マスクから露出した半導体層１２を例えばＲＩＥ方式によりエッチングする。このようにして、半導体層１２に該半導体層１２を貫通した開口部１８と凹部に対応したトレンチ５０とを形成する。そして、マスクを除去する。
図３（ｃ）に示す工程では、半導体層１２から露出した犠牲層１３を犠牲層エッチング等により除去する。これにより、支持基板１１から梁部１５ｄ、錘部１５ｂ、可動電極１５ｃ、および固定電極１６ｂをリリースし、センシング部１９を形成する。また、トレンチ５０の底部に位置していた犠牲層１３が除去されるので、トレンチ５０の底面が支持基板１１となる。このようして、ＳＯＩ基板１４に多数のセンサ部１０が形成する。
次に、キャップ部２０の製造方法について説明する。図４（ａ）に示す工程では、ウェハ状のシリコン基板２１を用意する。ウェハ状のシリコン基板２１のサイズは、ウェハ状のＳＯＩ基板１４と同じである。そして、シリコン基板２１のうちセンサ部１０と対向する面の一部をエッチングすることにより、例えば５μｍ〜１０μｍ程度の深さの窪み部２４を形成する。この窪み部２４は、錘部１５ｂ等の可動部位の変位空間を形成するためのものである。
本工程では、リソグラフィ技術およびエッチング技術を利用することにより、窪み部２４を形成する。このエッチングは、例えばＲＩＥ方式やアルカリエッチング等で行うことができる。
図４（ｂ）に示す工程では、ウェハ状のシリコン基板２１の表裏面にＣＶＤ法等によりＳｉＯ２等の第１絶縁膜２２および第２絶縁膜２３を形成する。
図４（ｃ）に示す工程では、第１絶縁膜２２のうち、センサ部１０の半導体層１２に形成されたトレンチ５０に対応した位置にシリコン基板２１が露出する開口部５１を形成する。こうして、ウェハ状のシリコン基板２１に多数のキャップ部２０の一部が完成する。
この後、上記の各工程を経て得られたセンサ部１０とキャップ部２０とを接合する。具体的には、図５（ａ）に示す工程では、センサ部１０が多数形成されたウェハ状のＳＯＩ基板１４と、キャップ部２０の一部が多数形成されたウェハ状のシリコン基板２１とを真空装置内に配置する。そして、ＳＯＩ基板１４のうち半導体層１２の表面およびキャップ部２０の第１絶縁膜２２の表面にＡｒイオンビームを照射する。これにより、半導体層１２および第１絶縁膜２２の各表面を活性化させる。なお、活性化の手法については、Ａｒイオンビームの照射の他に、大気中または真空中でプラズマ処理を行うことによっても可能である。
そして、真空装置内にて、ウェハ状のＳＯＩ基板１４およびウェハ状のシリコン基板２１の各対向面に設けられたアライメントマークを用いて赤外顕微鏡によりアライメントを行い、室温〜５５０℃の低温で両ウェハをいわゆる直接接合により接合する。このようにして、ウェハ状のＳＯＩ基板１４とウェハ状のシリコン基板２１とを貼り合わせた積層ウェハ５２を形成する。これにより、各チップ形成領域５３にＳＯＩ基板１４と窪み部２４とによって封止した気密室３０をそれぞれ形成する。気密室３０は真空になっている。また、キャップ部２０の第１絶縁膜２２の開口部５１とセンサ部１０のトレンチ５０とが連結される。なお、陽極接合や中間層接合等の接合技術を用いてセンサ部１０とキャップ部２０とを接合しても良い。
図５（ｂ）に示す工程では、ＲＩＥ方式等により積層ウェハ５２に凹部４１および孔部２５ａを形成する。ここで、積層ウェハ５２には１つの半導体装置に相当するチップ形成領域５３が複数設けられている。そして、積層ウェハ５２に設けられた複数のチップ形成領域５３それぞれに、センサ部１０とキャップ部２０との界面４０を貫くように凹部４１を形成する。
具体的には、チップ形成領域５３の外縁部を一周するように凹部４１を形成する。また、複数のチップ形成領域５３のうちの一方と他方との境界を含むように凹部４１を形成する。一方と他方とはつまり隣り合うチップ形成領域５３を指す。したがって、隣同士のチップ形成領域５３の境界をまたぐように凹部４１を形成するので、積層ウェハ５２には凹部４１が格子状にレイアウトされる。
図３（ｂ）に示す工程で半導体層１２にトレンチ５０を形成しておき、図４（ｃ）に示す工程で第１絶縁膜２２に開口部５１を形成しているので、本工程では、キャップ部２０のうち、トレンチ５０に対応する場所の第２絶縁膜２３およびシリコン基板２１をエッチングして除去するだけで積層ウェハ５２に凹部４１を形成することができる。
また、キャップ部２０のうち、配線部１６ａ、アンカー部１５ａ、および周辺部１７に対応する場所の第２絶縁膜２３、シリコン基板２１、および第１絶縁膜２２をエッチングして除去することにより、積層ウェハ５２に複数の孔部２５ａを形成する。
図５（ｃ）に示す工程では、凹部４１および各孔部２５ａの壁面にＴＥＯＳ等の絶縁膜２５ｂ、４２を成膜する。
図５（ｄ）に示す工程では、各孔部２５ａの底部に形成された絶縁膜２５ｂを除去し、半導体層１２を露出させる。また、第２絶縁膜２３に図示しないコンタクトホールを形成してシリコン基板２１を露出させる。なお、第２絶縁膜２３にコンタクトホールを形成する工程は、他の工程で行っても良いし、単独の工程として行っても良い。
続いて、図６に示す工程では、凹部４１および各孔部２５ａにスパッタ法や蒸着法等によりＡｌやＡｌ−Ｓｉ等の金属を埋め込み、封止用外周金属層４３および貫通電極２５ｃを形成する。また、第２絶縁膜２３上の金属をパッド状にパターニングする。このように、貫通電極２５ｃや封止用外周金属層４３の上部を断面逆凸形状にすることで蓋としての効果があり、気密室３０の気密性を向上できる。また、貫通電極２５ｃと封止用外周金属層４３とを同材料で形成することで工程を増やす必要がなくなる利点がある。
上述のように、チップ形成領域５３の境界上に凹部４１を形成しているので、該境界上に封止用外周金属層４３を形成することとなる。このように、凹部４１内に絶縁膜４２および封止用外周金属層４３を形成したことにより、キャップ部２０と、センサ部１０と、絶縁膜４２および封止用外周金属層４３とにより構成されたくさび部４４が構成される。
また、各孔部２５ａ内に貫通電極２５ｃをそれぞれ形成することにより、各貫通電極２５ｃと配線部１６ａ、アンカー部１５ａ、および周辺部１７とをそれぞれ電気的に接続する。さらに、キャップ部２０に電位取り出し電極２６を形成することにより、電位取り出し電極２６とシリコン基板２１とを電気的に接続する。
そして、積層ウェハ５２をチップ形成領域５３の境界に沿ってダイシングカットする。この場合、該境界上に配置された封止用外周金属層４３および凹部４１の底部に位置する絶縁膜４２を該境界に沿ってダイシングカットすることとなる。
このため、ダイシングカット時には封止用外周金属層４３および凹部４１の底部に位置する絶縁膜４２に刃が当たるので、センサ部１０とキャップ部２０との界面４０に刃が直接当たらない。つまり、絶縁膜４２および封止用外周金属層４３の一部を残した状態で積層ウェハ５２を切断する。このため、ダイシングカット面は、支持基板１１、絶縁膜４２、および封止用外周金属層４３により構成される。
したがって、ダイシングカットによる外力は封止用外周金属層４３および絶縁膜４２に加わるが、センサ部１０とキャップ部２０との界面４０には直接加わらないので、ダイシングの際にセンサ部１０とキャップ部２０との密着力が低下してしまうことはない。こうして、半導体装置が完成する。
続いて、半導体装置における加速度等の物理量の検出方法について説明する。半導体装置が外部から加速度を受けると、可動部１５の梁部１５ｄがたわみ、位置が固定された固定電極１６ｂに対して、錘部１５ｂが該錘部１５ｂの長手方向に移動する。このため、可動電極１５ｃと固定電極１６ｂとの間の距離が変化するので、可動電極１５ｃと固定電極１６ｂとで構成されるコンデンサの容量値が変化する。この容量値の変化を検出することで半導体装置が受ける加速度等が得られるようになっている。
次に、半導体装置に凹部４１、絶縁膜４２、および封止用外周金属層４３が設けられたことによる作用について説明する。上述のように、半導体装置は、センサ部１０と、このセンサ部１０に貼り合わされたキャップ部２０と、センサ部１０とキャップ部２０との界面４０を貫くように形成された凹部４１と、凹部４１に配置された絶縁膜４２および封止用外周金属層４３を備えて構成されている。この構成を言い換えること、半導体装置は、センサ部１０と、このセンサ部１０に貼り合わされたキャップ部２０と、センサ部１０とキャップ部２０との界面４０を貫くように形成された凹部４１に絶縁膜４２および封止用外周金属層４３が配置されたことにより構成されたくさび部４４とを備えた構成であると言える。
このような構造によると、凹部４１に配置された絶縁膜４２および封止用外周金属層４３が界面４０の盾となるので、凹部４１よりも内側の界面４０に外力が直接伝わらないようになっている。したがって、センサ部１０とキャップ部２０との密着力の低下が抑制される。また、くさび部４４では、センサ部１０とキャップ部２０とが絶縁膜４２および封止用外周金属層４３によりつなぎ止められているので、センサ部１０とキャップ部２０との界面４０の剥離が抑制されると言える。
一方、センサ部１０とキャップ部２０との積層体の縁部（側面部）には、該積層体の内方側に向かって窪んだ凹部４１がセンサ部１０とキャップ部２０との接合部をまたぐように形成され、該凹部４１には接合部を覆う絶縁膜４２および封止用外周金属層４３が設けられていると言える。これによると、絶縁膜４２および封止用外周金属層４３に覆われた接合部が外力を直接受けないので、センサ部１０とキャップ部２０との剥がれが抑制される。
言い換えると、センサ部１０とキャップ部２０との接合面つまり界面４０の少なくとも一部の端辺が、半導体装置の内部で終端されるように半導体装置に絶縁膜４２および封止用外周金属層４３が備えられている。本実施形態では、くさび部４４はキャップ部２０の一面２７の最外縁部に一周するようにレイアウトされているので、界面４０の端辺全体が半導体装置の内部で終端されている。したがって、半導体装置の側面に外力が印加された場合に、界面４０の端辺が露出している場合と比較して印加される外力が小さくなり、界面４０での剥離を防止することが可能となる。
また、絶縁膜４２および封止用外周金属層４３については、センサ部１０とキャップ部２０との積層方向に界面４０を横断すると共に、センサ部１０およびキャップ部２０のそれぞれに接合される接合部材と言える。そして、半導体装置は、少なくとも該接合部材の一部を残した状態で該積層方向に切断されて形成されたものであると言える。このため、半導体装置に作用する力は該接合部材に作用するので、界面４０に作用する力が低減される。したがって、半導体装置におけるセンサ部１０とキャップ部２０との界面４０での剥離が抑制される。
以上説明したように、本実施形態では、センサ部１０とキャップ部２０との積層体に、センサ部１０とキャップ部２０との界面４０を貫く凹部４１を設け、この凹部４１内に封止部材として絶縁膜４２および封止用外周金属層４３を設けたことが特徴となっている。
これによると、絶縁膜４２および封止用外周金属層４３により構成された封止部材が界面４０の盾となるので、該封止部材よりも内側に位置する界面４０に外力が直接伝わらない。このため、半導体装置を製造する際に積層ウェハ５２にダイシングカットする際の外力が加わったとしても、該封止部材によりセンサ部１０とキャップ部２０との密着力の低下を抑制することができる。そして、積層ウェハ５２がダイシングカットされ、個々の半導体装置に分割された後に半導体装置が外部から外力を受けたとしても、半導体装置に該封止部材が残されることにより該封止部材が外部からの外力を界面４０に直接伝達させないための盾となるので、ダイシングカット後においてもセンサ部１０とキャップ部２０との密着力の低下を抑制することができる。
また、本実施形態ではキャップ部２０の一面２７の最外縁部を一周するように凹部４１がレイアウトされているので、ダイシングカット時やダイシングカット後に半導体装置に対してどの方向から外力が加わったとしても、絶縁膜４２および封止用外周金属層４３の存在により界面４０への外力の伝達が阻止される。したがって、センサ部１０とキャップ部２０との密着力の低下を確実に抑制することができる。上述のように、本実施形態では、半導体装置はセンサ部１０とキャップ部２０との間に気密室３０が設けられた構造をなしている。そして、凹部４１がキャップ部２０の一面２７の最外縁部を一周するように設けられていることによりセンサ部１０とキャップ部２０との密着力の低下が抑制されるので、気密室３０の気密性の低下を確実に抑制することもできる。
そして、本実施形態では、半導体装置はキャップ部２０に貫通電極部２５を設けた構造をなしているので、センサ部１０とキャップ部２０との密着力の低下が抑制されることで、貫通電極部２５とセンシング部１９との電気的接続を維持することもできる。
なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、センサ部１０が特許請求の範囲の半導体基板に対応し、キャップ部２０が特許請求の範囲の貼り合わせ基板に対応する。また、絶縁膜４２および封止用外周金属層４３が特許請求の範囲の封止部材に対応する。
（第２実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。上記第１実施形態では、封止部材としての第４絶縁膜４２および封止用外周金属層４３をダイシングカットしたが、本実施形態では、封止用外周金属層４３よりも外側をダイシングカットすることが特徴となっている。
図７は、本実施形態に係る半導体装置を示した図であり、（ａ）はキャップ部２０の平面図、（ｂ）は図１（ａ）のＡ−Ａ断面に相当する断面図である。
図７（ｂ）に示されるように、凹部４１、絶縁膜４２、および封止用外周金属層４３は半導体装置の側面よりも内側に位置している。また、図７（ａ）に示されるように、封止用外周金属層４３はキャップ部２０の一面２７の外縁部に一周するようにレイアウトされている。この場合、半導体装置には、封止用外周金属層４３の内周側と外周側とにそれぞれくさび部４４が形成される。
図８は、積層ウェハ５２に封止用外周金属層４３を形成し、ダイシングカットする様子を示した図である。この図に示されるように、積層ウェハ５２に対して、複数のチップ形成領域５３のうちの一方と他方との境界よりも内側に凹部４１を形成し、この凹部４１内に絶縁膜４２および封止用外周金属層４３を形成している。
そして、チップ形成領域５３の境界が封止用外周金属層４３よりも外側に設定され、該境界に沿ってダイシングカットを行う。これによると、刃は封止用外周金属層４３に直接接触しないので、封止用外周金属層４３の変形を防ぐことができる。また、ダイシングカット後では、上述のように、封止用外周金属層４３は半導体装置の側面よりも内側に位置しているので、絶縁膜４２および封止用外周金属層４３が盾となり、凹部４１よりも内側の界面４０に外力が直接印加されることはない。なお、上記のようにダイシングカットを行うと、ダイシングカット面はＳＯＩ基板１４、シリコン基板２１、第１絶縁膜２２、および第２絶縁膜２３により構成される。
以上のように、各チップ形成領域５３の境界よりも内側に凹部４１、絶縁膜４２、および封止用外周金属層４３を位置させることにより、ダイシングカットによる外力が封止用外周金属層４３よりも内側のセンサ部１０とキャップ部２０との界面４０に直接伝わらなくなる。したがって、封止用外周金属層４３よりも内側のセンサ部１０とキャップ部２０との密着力の低下を抑制することができる。
（第３実施形態）
本実施形態では、第１、第２実施形態と異なる部分について説明する。図９は、本実施形態に係る半導体装置の断面図であり、例えば図１のＡ−Ａ断面に相当する図である。
図９に示されるように、凹部４１は、少なくともキャップ部２０とセンサ部１０との界面４０を貫くように形成されている。言い換えると、凹部４１は、半導体装置の側面４５のうちキャップ部２０とセンサ部１０との界面４０の少なくとも一部を含む領域が側面４５に垂直な方向に凹んだ部分である。なお、凹部４１は半導体装置の側面４５を一周して設けられていても良いし、界面４０の一部を含むように断続的に設けられていても良い。
そして、この凹部４１に封止用外周金属層４３が埋め込まれている。封止用外周金属層４３としては、Ａｌ等の金属材料が採用される。これによると、凹部４１に封止用外周金属層４３が配置されたことにより、キャップ部２０と、センサ部１０と、封止用外周金属層４３とによりくさび部４４が構成される。
これにより、凹部４１に配置された封止用外周金属層４３が界面４０の盾となるので、凹部４１よりも内側の界面４０に外力が直接伝わらないようにすることができる。したがって、センサ部１０とキャップ部２０との密着力の低下を抑制することができる。また、くさび部４４では、センサ部１０とキャップ部２０とが封止用外周金属層４３によりつなぎ止められるので、センサ部１０とキャップ部２０との界面４０の剥離を抑制することができる。
次に、図９に示される半導体装置の製造方法について、図１０および図１１を参照して説明する。なお、本実施形態に係る半導体装置の製造についてもウェハの状態で形成していく。
まず、図３（ａ）〜図３（ｃ）に示す工程を行うことで、ウェハ状のＳＯＩ基板１４の半導体層１２に多数のセンサ部１０およびトレンチ５０を設けたものを用意する。
また、キャップ部２０については、図４（ａ）に示す工程でウェハ状のシリコン基板２１に窪み部２４を形成すると共に、センサ部１０の半導体層１２に形成されたトレンチ５０に対応した位置にもトレンチ２８を形成する。このトレンチ２８はトレンチ５０と共に凹部４１を構成する部分となる。そして、図４（ｂ）に示す工程でウェハ状のシリコン基板２１の表裏面に第１絶縁膜２２および第２絶縁膜２３を形成する。こうしてキャップ部２０を得る。
続いて、図１０（ａ）に示す工程では、図５（ａ）に示す工程と同様に、真空装置内にて、ウェハ状のＳＯＩ基板１４とウェハ状のシリコン基板２１とを直接接合により接合する。このようにして、ウェハ状のＳＯＩ基板１４とウェハ状のシリコン基板２１とを貼り合わせた積層ウェハ５２を形成する。この場合、ＳＯＩ基板１４のトレンチ５０とシリコン基板２１のトレンチ２８とが通じるようにウェハ状のＳＯＩ基板１４とウェハ状のシリコン基板２１とを貼り合わせる。
なお、「ＳＯＩ基板１４のトレンチ５０とシリコン基板２１のトレンチ２８とが通じるように」とは、少なくともＳＯＩ基板１４のトレンチ５０の一部とシリコン基板２１のトレンチ２８の一部とが対向した状態になっていれば良い。
これにより、各チップ形成領域５３にＳＯＩ基板１４と窪み部２４とによって封止した気密室３０がそれぞれ形成される。本実施形態では、図５（ｂ）に示されるように、各チップ形成領域５３は、積層ウェハ５２に設定されたダイシングライン５４を挟んでいる。
また、キャップ部２０のトレンチ２８とセンサ部１０のトレンチ５０とが連結されると、センサ部１０とキャップ部２０との間にセンサ部１０のトレンチ５０とキャップ部２０のトレンチ２８とで囲まれた中空部４６が形成される。この中空部４６の壁面が凹部４１となる。
なお、図５（ｂ）に示されるように、本実施形態ではトレンチ５０の幅とトレンチ２８に形成された第１絶縁膜２２の空間幅とが一致するように、トレンチ２８やトレンチ５０をそれぞれ形成している。しかしながら、トレンチ５０の幅と第１絶縁膜２２の空間幅とは必ずしも一致する必要はなく、それぞれ異なる幅になっていても良い。
次に、図１０（ｂ）に示す工程では、図５（ｂ）に示す工程と同様に、積層ウェハ５２に複数の孔部２５ａを形成する。このとき、孔部２５ａの形成と同時に、各中空部４６に対応する位置に外部と中空部４６とを繋ぐビア２９も形成する。なお、積層ウェハ５２のセンサ部１０側にビア２９を形成しても良い。
この後、図１１（ａ）に示す工程では、図５（ｃ）に示す工程、図５（ｄ）に示す工程、および図６に示す工程を行うことにより、各孔部２５ａに絶縁膜２５ｂおよび貫通電極２５ｃを形成する。なお、マスクを用いることにより、ビア２９に絶縁膜２５ｂや貫通電極２５ｃが形成されないようにする。
そして、図１１（ｂ）に示す工程では、ビア２９を介して中空部４６に封止用外周金属層４３を埋め込む。この封止用外周金属層４３を中空部４６全体に埋め込むことにより、センサ部１０とキャップ部２０との界面４０を封止用外周金属層４３で覆う。
このようにして中空部４６に封止用外周金属層４３を埋め込んだ後、積層ウェハ５２をダイシングライン５４に沿ってダイシングカットする。これにより、半導体装置の側面４５に、センサ部１０とキャップ部２０との界面４０の少なくとも一部を含んだ凹部４１が設けられ、この凹部４１に封止用外周金属層４３が残されたものが得られる。
以上説明したように、半導体装置の側面４５に凹部４１が設けられた構造によると、半導体装置の外縁部側に設けられる封止用外周金属層４３の量を少なくすることができる。また、封止用外周金属層４３は、センサ部１０やキャップ部２０の材料とは異なる材質であるので、封止用外周金属層４３の量が少なくなることで、センサ部１０やキャップ部２０と封止用外周金属層４３との熱膨張係数差に基づく応力発生を低減させることもできる。
さらに、封止用外周金属層４３は半導体装置の側面４５に設けられていないので、図２に示された構造に対して、封止用外周金属層４３が剥がれにくくなるという利点もある。
（第４実施形態）
本実施形態では、第２実施形態と異なる部分について説明する。図１２は、本実施形態に係る半導体装置の断面図であり、例えば図１のＡ−Ａ断面に相当する図である。この図に示されるように、凹部４１の壁面には絶縁膜４２が形成されておらず、凹部４１内に封止用外周金属層４３が直接形成されている。
これによると、封止用外周金属層４３は、キャップ部２０を構成するシリコン基板２１とセンサ部１０の周辺部１７とに電気的に接続される。このため、封止用外周金属層４３を介してこれらシリコン基板２１および周辺部１７の電位を取ることができるので、半導体装置を電気的にシールドすることができる。
また、凹部４１に絶縁膜４２を形成しないので、製造工程を簡略化することができると共に、材料コストを低減することもできる。
（第５実施形態）
本実施形態では、第２実施形態と異なる部分について説明する。図１３は、本実施形態に係る半導体装置の断面図であり、例えば図１のＡ−Ａ断面に相当する図である。この図に示されるように、凹部４１はセンサ部１０を構成する犠牲層１３を貫通して支持基板１１に達するように設けられている。そして、この凹部４１の壁面に絶縁膜４２が形成されると共に絶縁膜４２の上に封止用外周金属層４３が設けられることで、封止用外周金属層４３が支持基板１１に電気的に接続されている。このため、封止用外周金属層４３を介して支持基板１１の電位を取ることができる。
（第６実施形態）
本実施形態では、第５実施形態と異なる部分について説明する。図１４は、本実施形態に係る半導体装置の断面図であり、例えば図１のＡ−Ａ断面に相当する図である。この図に示されるように、孔部２５ａおよび凹部４１は、第１絶縁膜２２を貫通すると共に半導体層１２に達するように形成されている。孔部２５ａと凹部４１とは例えば同じ深さとなるように形成されている。
このような構成によると、凹部４１を設けるためにセンサ部１０に予めトレンチ５０を設ける必要がなく、孔部２５ａと凹部４１とを同じ工程で形成することができる。このため、製造工程を簡略化することができる。
なお、図１４では凹部４１の底部の絶縁膜４２が除去されているが、凹部４１の底部に絶縁膜４２を残しても良い。凹部４１の底部の絶縁膜４２が除去されている場合は、封止用外周金属層４３を介して周辺部１７の電位を取ることができる。凹部４１の底部の絶縁膜４２が除去されていない場合は、封止用外周金属層４３はセンサ部１０とキャップ部２０との剥がれを抑制する部材として機能する。
（第７実施形態）
本実施形態では、第２実施形態と異なる部分について説明する。図１５は、本実施形態に係る半導体装置の断面図であり、例えば図１のＡ−Ａ断面に相当する図である。この図に示されるように、貫通電極２５ｃは、孔部２５ａを完全に埋めるように形成されておらず、絶縁膜２５ｂの上および孔部２５ａの底部に膜状に形成されている。封止用外周金属層４３についても同様に、絶縁膜４２の上および凹部４１の底部に膜状に形成されている。このように、貫通電極２５ｃを孔部２５ａに完全に埋め込まなくても良いし、封止用外周金属層４３を凹部４１に完全に埋め込まなくても良い。
これにより、貫通電極２５ｃや封止用外周金属層４３として用いるＡｌの量を少なくすることができ、材料コストを低減することができる。また、貫通電極２５ｃや封止用外周金属層４３が孔部２５ａや凹部４１に完全に埋め込まれていないので、材料の熱膨張係数差に基づいて各部に加わる応力が緩和される。このため、応力によって半導体装置の各部が破壊されないようにすることができる。
そして、孔部２５ａや凹部４１にＡｌを完全に埋め込むことは困難であるが、上記のように貫通電極２５ｃや封止用外周金属層４３を膜状に形成することは容易であるので、製造技術の難易度を低減することができる。
（第８実施形態）
本実施形態では、第４実施形態と異なる部分について説明する。図１６は、本実施形態に係る半導体装置の断面図であり、例えば図１のＡ−Ａ断面に相当する図である。この図に示されるように、半導体層１２のトレンチ５０の壁面に絶縁膜４２が形成され、キャップ部２０に形成された凹部４１には絶縁膜４２は形成されていない。このため、封止用外周金属層４３は、キャップ部２０を構成するシリコン基板２１のみに電気的に接続される。このように、封止用外周金属層４３をキャップ部２０のシリコン基板２１のみに電気的に接続することができる。
（第９実施形態）
本実施形態では、第８実施形態と異なる部分について説明する。図１７は、本実施形態に係る半導体装置の断面図であり、例えば図１のＡ−Ａ断面に相当する図である。この図に示されるように、半導体層１２のトレンチ５０には絶縁膜４２は形成されておらず、キャップ部２０に形成された凹部４１には絶縁膜４２が形成されている。このため、封止用外周金属層４３は、センサ部１０を構成する半導体層１２に形成された周辺部１７に電気的に接続される。このように、封止用外周金属層４３を周辺部１７のみに電気的に接続することもできる。
なお、封止用外周金属層４３により電位を取る部分は周辺部１７に限られず、半導体層１２のうち他の部位でも良い。
（第１０実施形態）
本実施形態では、第９実施形態と異なる部分について説明する。図１８は、本実施形態に係る半導体装置の断面図であり、例えば図１のＡ−Ａ断面に相当する図である。この図に示されるように、孔部２５ａおよび凹部４１がテーパ状に形成されている。具体的には、孔部２５ａは、該孔部２５ａの幅（平面方向の開口幅）がキャップ部２０とセンサ部１０との界面４０から孔部２５ａの開口側に広がるテーパ状をなしている。凹部４１についても同様に、該凹部４１の幅（平面方向の幅）がキャップ部２０とセンサ部１０との界面４０から凹部４１の開口側に広がるテーパ状をなしている。
このように、孔部２５ａおよび凹部４１がテーパ状になっているので、孔部２５ａおよび凹部４１の形成が容易になると共に、孔部２５ａや凹部４１の壁面に貫通電極２５ｃや封止用外周金属層４３となるＡｌ膜を形成しやすくすることができる。すなわち、孔部２５ａや凹部４１に貫通電極２５ｃや封止用外周金属層４３を埋めやすくすることができる。
そして、本実施形態では、半導体層１２のトレンチ５０に絶縁膜４２を形成していないので、封止用外周金属層４３を介して半導体層１２の例えば周辺部１７の電位を取ることができる。もちろん、半導体層１２のトレンチ５０に絶縁膜４２を形成しても良い。
なお、テーパ状の凹部４１は、例えば図５（ｂ）に示される工程で形成しても良い。一方、図５（ａ）の前工程で予めテーパ状のビアをキャップ部２０に形成しておき、そのキャップ部２０をセンサ部１０に貼り付けることで凹部４１を形成しても良い。
（第１１実施形態）
本実施形態では、第２実施形態と異なる部分について説明する。図１９（ａ）は本実施形態に係る半導体装置の平面図であり、図１９（ｂ）は例えば図１のＡ−Ａ断面に相当する図である。
図１９（ａ）に示されるように、本実施形態では、封止用外周金属層４３は貫通電極部２５よりも気密室３０側に位置している。言い換えると、凹部４１（封止用外周金属層４３）は、キャップ部２０を積層方向から見たときのキャップ部２０の一面２７のうち、貫通電極部２５よりも中央部側（気密室３０側）に位置している。
また、図１９（ｂ）に示されるように、凹部４１はセンサ部１０の犠牲層１３に達するように設けられている。このため、半導体層１２が凹部４１によって分断されるので、半導体層１２に形成された可動部１５や固定部１６が貫通電極部２５と電気的に接続されるように、凹部４１は気密室３０を一周して囲むように形成されずに断続的に設けられている。
なお、凹部４１の底面が界面４０を貫通して半導体層１２に位置するように凹部４１が設けられていれば、可動部１５や固定部１６と貫通電極部２５とは半導体層１２を介して電気的に接続される。この場合は、凹部４１は気密室３０を一周して囲むように形成されていても良い。
以上のように、封止用外周金属層４３は貫通電極部２５よりも気密室３０側に位置するので、気密室３０の気密性を向上させることができる。また、封止用外周金属層４３はセンシング部１９の近傍に配置されるので、センシング部１９を電気的にシールドするシールド層として機能させることもできる。
（第１２実施形態）
本実施形態では、第１１実施形態と異なる部分について説明する。図２０（ａ）は本実施形態に係る半導体装置の平面図であり、図２０（ｂ）は例えば図１のＡ−Ａ断面に相当する図である。
図２０（ａ）に示されるように、本実施形態では、封止用外周金属層４３は気密室３０と貫通電極部２５との間に位置していると共に、封止用外周金属層４３はキャップ部２０の一面２７の外周を一周するようにレイアウトされている。言い換えると、凹部４１は、キャップ部２０を積層方向から見たときのキャップ部２０の一面２７のうち、貫通電極部２５よりも中央部側に位置していると共にキャップ部２０の一面２７の外縁部側に位置している。また、図２０（ｂ）に示されるように、各凹部４１はセンサ部１０の犠牲層１３に達するようにそれぞれ設けられている。この場合は、貫通電極部２５よりもチップ形成領域５３の中央部側および外縁部側の両方に凹部４１を形成することとなる。
このように封止用外周金属層４３が二重に設けられているので、半導体装置全体の気密性を向上させることができる。また、封止用外周金属層４３をシールド層として機能させることもできる。
なお、キャップ部２０の一面２７の外周を一周するようにレイアウトされた凹部４１の壁面に絶縁膜４２を設けずに、凹部４１の壁面に封止用外周金属層４３を形成しても良い。これにより、封止用外周金属層４３とキャップ部２０を構成するシリコン基板２１とを電気的に接続することが可能となる。
（第１３実施形態）
本実施形態では、第２実施形態と異なる部分について説明する。図２１（ａ）は本実施形態に係る半導体装置の平面図であり、図２１（ｂ）は例えば図１のＡ−Ａ断面に相当する図である。
図２１（ａ）に示されるように、本実施形態では、凹部４１は貫通電極部２５の周囲を一周して囲むように環状にレイアウトされている。また、図２１（ｂ）に示されるように、貫通電極部２５の貫通電極２５ｃと半導体層１２の各部とが電気的に接続されるように、凹部４１の底部は半導体層１２に位置している。
以上のように、凹部４１を環状とすることで、貫通電極部２５の周辺の気密性を向上させることができる。また、封止用外周金属層４３を貫通電極部２５の周辺のシールド層として機能させることもできる。
（他の実施形態）
上記各実施形態では、凹部４１に埋め込む材料として絶縁膜４２および封止用外周金属層４３を用いていたが、Ｔｉ、Ｃｕ、Ｎｉ、Ｗ、Ｇｅ、Ｉｎ等の他の金属やポリシリコンや絶縁体、ゴム、樹脂、レジスト等の他の材料を用いても良い。この他、凹部４１に埋め込む材料として、ＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３等を用いることができる。一方、上記各実施形態では貫通電極２５ｃの材料としてＡｌを用いていたが、Ｃｕ、Ｎｉ、Ｗ、Ｇｅ、Ｉｎ等の金属材料を用いても良い。
また、センサ部１０とキャップ部２０とを貼り合わせる方法としては、上述の直接接合の他、表面活性化接合、共晶接合、陽極接合、中間接着層接合、はんだ接合等の接合方法を採用することができる。
上記各実施形態では、キャップ部２０のシリコン基板２１に窪み部２４を設けた構造が示されているが、可動する錘部１５ｂ、梁部１５ｄ、および可動電極１５ｃの厚みを許容変位量分だけ小さくした構造としても良い。これにより、シリコン基板２１に窪み部２４を形成しなくても、シリコン基板２１と錘部１５ｂ等との間に錘部１５ｂ等の厚さ方向への変位を可能とする隙間を形成できる。
上記各実施形態では、凹部４１はキャップ部２０側からセンサ部１０側に凹んでいるが、図２２に示されるように、センサ部１０側からキャップ部２０側に凹んでいても良い。この場合、図２２（ａ）に示されるように、ＳＯＩ基板１４の支持基板１１のうち犠牲層１３とは反対側の面に絶縁膜２８が形成されており、凹部４１は絶縁膜２８、ＳＯＩ基板１４、および第１絶縁膜２２を貫通してシリコン基板２１に達するように形成される。
もちろん、凹部４１はセンサ部１０とキャップ部２０との界面４０を貫くように形成されている。このような構成によると、センサ部１０とキャップ部２０との界面４０だけでなく、ＳＯＩ基板１４の支持基板１１と犠牲層１３との界面、犠牲層１３と半導体層１２との界面に対しても絶縁膜４２および封止用外周金属層４３が盾となるので、これらの界面に外力が直接加わらないようにすることができ、各部の剥がれも防止することができる。
また、第２実施形態のように、凹部４１が半導体装置の側面よりも内側に位置する構造についても、図２２（ｂ）に示されるように、センサ部１０側からキャップ部２０側に凹部４１を形成した構造とすることができる。
上記各実施形態では、キャップ部２０の一面２７の外縁部を一周するように凹部４１が設けられていたが、これは一例であり、他のレイアウトでも良い。図２３に凹部４１の形成位置による封止用外周金属層４３のレイアウトの一例を示す。なお、図２３では絶縁膜４２を省略している。
図２３（ａ）では、封止用外周金属層４３は、キャップ部２０の一面２７の一辺と該一辺に対向する辺に沿ってレイアウトされたものについて示されている。この場合、くさび部４４は、キャップ部２０の一面２７を構成する特定の辺に沿って設けられることとなる。これにより、半導体装置のうち封止用外周金属層４３が設けられた側面に対して外力が加わる場合に、外力は封止用外周金属層４３に加わり、該封止用外周金属層４３よりも内側に位置する界面４０には外力が直接加わらないので、センサ部１０とキャップ部２０との剥がれを効率良く抑制することができる。なお、図２３（ａ）では二辺に沿って封止用外周金属層４３がレイアウトされた図が示されているが、少なくともキャップ部２０の四角形状の一面２７の一辺に沿って設けられていれば良い。例えば、一面２７の一辺のみに沿ってレイアウトされていても良いし、三辺に沿ってレイアウトされていても良い。
また、図２３（ｂ）では、封止用外周金属層４３は、キャップ部２０の一面２７の外縁部に断続的に設けられたものについて示されている。この場合、くさび部４４も断続的に設けられることとなる。このように、封止用外周金属層４３が断続的に設けられたとしても、該封止用外周金属層４３によってセンサ部１０とキャップ部２０との界面４０が断続的に隠されるので、外力が界面４０に直接加わる部分が少なくなり、センサ部１０とキャップ部２０との剥がれを抑制することができる。また、封止用外周金属層４３を一周して連続的に形成するのではなく部分的に形成するので、くさび部４４を構成するために用いる封止用外周金属層４３の材料の量を少なくすることもできる。なお、封止用外周金属層４３の平面形状は図２３（ｂ）に示される円形のものに限らず、四角形状等の多角形であっても良い。
さらに、図２３（ｃ）では、封止用外周金属層４３はキャップ部２０の一面２７の角部にのみ設けられたものについて示されている。これによると、絶縁膜４２および封止用外周金属層４３も一面２７の角部に位置するので、絶縁膜４２および封止用外周金属層４３は貫通電極部２５の外側に位置する。したがって、絶縁膜４２および封止用外周金属層４３によりセンサ部１０とキャップ部２０との剥がれが抑制されることで貫通電極部２５の電気的接続が切断されにくくすることができる。
上記の図２３では、ダイシングカット面に絶縁膜４２および封止用外周金属層４３が露出する構造について説明したが、第２実施形態のように凹部４１が半導体装置の側面よりも内側に位置する構造についても同様のレイアウトを施すことができる。また、図２２に示されるように、センサ部１０側からキャップ部２０側に凹部４１を形成した構造についても同様である。
上記各実施形態では、センサ部１０にキャップ部２０を接合した後にキャップ部２０に貫通電極部２５を形成する方法について説明したが、センサ部１０にキャップ部２０を接合する前にキャップ部２０に凹部４１の形成予定場所よりもチップ形成領域５３の中央部側に位置する貫通電極部２５を形成しておき、センサ部１０にキャップ部２０を接合した際に貫通電極部２５を固定部１６等のセンシング部１９や周辺部１７に電気的に接続するようにしても良い。
上記各実施形態では、センサ部１０に加速度センサ等の物理量を検出するものについて説明したが、センシング部１９が角速度を検出する構造になっていても良い。また、加速度センサや角速度センサに限らず、他のセンサに適用することもできる。
例えば、圧力センサに適用することもできる。具体的には、圧力検出のためのダイヤフラムを有する第１の基板と、第２の基板とが接合され、第１の基板と第２の基板との間に基準圧となる空間が形成されたものである。この場合、該空間の基準圧を維持するべく、第１の基板と第２の基板との界面を貫通するように凹部を設け、この凹部内に封止部材を埋め込むことによりくさび部を構成することとなる。圧力センサに限らず、２枚の板が接合され、２枚の板の間に空間が形成されるものに適用することができる。
一方、２枚の板の間に空間が形成されないものについても、２枚の板の密着力を低下させないようにすることを目的として２枚の板の界面を貫く凹部を設け、この凹部に封止部材を埋め込むことにより、２枚の板の密着力の低下を抑制することができる。
上記各実施形態では、センサ部１０についてはＳＯＩ基板１４が用いられ、キャップ部２０についてはシリコン基板２１が用いられていたがこれは一例を示したものである。すなわち、センサ部１０やキャップ部２０はそれぞれ１層により構成されていても良いし、それぞれ複数層により構成されていても良い。センサ部１０およびキャップ部２０が１層でそれぞれ構成された積層体がもっとも最小の積層構造となる。上記各実施形態ではセンサ部１０を３層で構成し、キャップ部２０を３層で構成した積層体について凹部４１を設け、この凹部４１に封止部材を埋め込んだ構造を示している。例えば、３層の積層体については、第１層と第２層との界面および第２層と第３層との界面を貫く凹部を設けて該凹部に封止部材を埋め込むこととなる。もちろん、４層以上でも同様である。この場合、積層体の表裏面のうちどちら側から凹部を形成しても良いし、該表裏面の両側から凹部を形成しても良い。
１０ センサ部
１９ センシング部
２０ キャップ部
２４ 窪み部
２５ 貫通電極部
３０ 気密室
４０ 界面
４１ 凹部
４２ 絶縁膜
４３ 封止用外周金属層
４４ くさび部
５２ 積層ウェハ
５３ チップ形成領域

Claims (7)

  1. 表面とこの表面側に形成された変位可能な可動部（１５）を含んだセンシング部（１９）とを有する半導体基板（１０）と、
    半導体材料で形成され、前記半導体基板（１０）に貼り合わされた貼り合わせ基板（２０）と、を備え、
    前記センシング部（１９）が前記半導体基板（１０）と前記貼り合わせ基板（２０）との間に形成された気密室（３０）に気密封止された半導体装置であって、
    前記半導体基板（１０）と前記貼り合わせ基板（２０）との界面（４０）を貫くように形成された凹部（４１）と、
    前記凹部（４１）に埋め込まれた封止部材（４２、４３）とを備え、
    前記貼り合わせ基板（２０）は、前記半導体基板（１０）と前記貼り合わせ基板（２０）との積層方向から前記貼り合わせ基板（２０）を見たときの一面（２７）を有し、
    前記凹部（４１）および前記封止部材（４２、４３）は、前記一面（２７）の外縁部に断続的に設けられており、
    前記封止部材（４２、４３）は、前記貼り合わせ基板（２０）の一面（２７）から前記貼り合わせ基板（２０）と前記半導体基板（１０）との界面（４０）を貫くように形成され、当該貼り合わせ基板（２０）の一面（２７）にて前記半導体基板（１０）の電位を取り出す封止用外周金属層であり、
    前記封止用外周金属層は、前記貼り合わせ基板（２０）の一面（２７）の角部をＬ字状に覆うように形成されていることを特徴とする半導体装置。
  2. 前記貼り合わせ基板（２０）は、前記半導体基板（１０）に対向した位置に窪み部（２４）を有しており、
    前記半導体基板（１０）と前記貼り合わせ基板（２０）とが積層されたことにより、前記半導体基板（１０）と前記窪み部（２４）とによって前記気密室（３０）が構成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記貼り合わせ基板（２０）は、該貼り合わせ基板（２０）を前記半導体基板（１０）と前記貼り合わせ基板（２０）との積層方向に貫通すると共に、前記センシング部（１９）に電気的に接続された貫通電極部（２５）を有しており、
    前記貫通電極部（２５）は、前記貼り合わせ基板（２０）を前記積層方向から見たときの前記貼り合わせ基板（２０）の一面（２７）のうち、前記凹部（４１）よりも中央部側に位置していることを特徴とする請求項１または２に記載の半導体装置。
  4. 表面とこの表面側に形成された変位可能な可動部（１５）を含んだセンシング部（１９）とを有する半導体基板（１０）と、
    半導体材料で形成され、前記半導体基板（１０）に貼り合わされた貼り合わせ基板（２０）と、
    前記半導体基板（１０）と前記貼り合わせ基板（２０）との界面（４０）を貫くように形成された凹部（４１）と、
    前記凹部（４１）に埋め込まれた封止部材（４２、４３）とを備え、
    前記センシング部（１９）が前記半導体基板（１０）と前記貼り合わせ基板（２０）との間に形成された気密室（３０）に気密封止された半導体装置の製造方法であって、
    ウェハ状の半導体基板（１０）とウェハ状の貼り合わせ基板（２０）とを用意し、前記半導体基板（１０）と前記貼り合わせ基板（２０）とを貼り合わせることにより積層ウェハ（５２）を形成する工程と、
    前記積層ウェハ（５２）に設定された複数のチップ形成領域（５３）それぞれに前記界面（４０）を貫くように前記凹部（４１）を形成する工程と、
    前記凹部（４１）内に前記封止部材（４２、４３）を形成する工程と、
    前記積層ウェハ（５２）を前記複数のチップ形成領域（５３）の境界に沿ってダイシングカットする工程とを含んでおり、
    前記凹部（４１）を形成する工程では、前記チップ形成領域（５３）の外縁部に断続的に前記凹部（４１）を形成し、
    前記封止部材（４２、４３）を形成する工程では、前記半導体基板（１０）と前記貼り合わせ基板（２０）との積層方向から前記貼り合わせ基板（２０）を見たときの面を一面（２７）とし、前記貼り合わせ基板（２０）の一面（２７）から前記貼り合わせ基板（２０）と前記半導体基板（１０）との界面（４０）を貫くように前記封止部材（４２、４３）を形成すると共に、前記貼り合わせ基板（２０）の一面（２７）にて前記半導体基板（１０）の電位を取り出す封止用外周金属層として前記封止部材（４２、４３）を形成し、さらに、前記貼り合わせ基板（２０）の一面（２７）の角部をＬ字状に覆うように前記封止用外周金属層を形成することを特徴とする半導体装置の製造方法。
  5. 前記積層ウェハ（５２）を形成した後、前記複数のチップ形成領域（５３）それぞれに、前記ウェハ状の貼り合わせ基板（２０）を前記ウェハ状の半導体基板（１０）と前記ウェハ状の貼り合わせ基板（２０）との積層方向に貫通すると共に、前記凹部（４１）よりも前記チップ形成領域（５３）の中央部側に位置する貫通電極部（２５）を形成し、前記貫通電極部（２５）を前記センシング部（１９）に電気的に接続するする工程を含んでいることを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記ウェハ状の貼り合わせ基板（２０）を用意する工程では、前記ウェハ状の貼り合わせ基板（２０）として、前記複数のチップ形成領域（５３）それぞれに、前記ウェハ状の貼り合わせ基板（２０）を前記ウェハ状の半導体基板（１０）と前記ウェハ状の貼り合わせ基板（２０）との積層方向に貫通すると共に、前記凹部（４１）の形成予定場所よりも前記チップ形成領域（５３）の中央部側に位置する貫通電極部（２５）を有するものを用意し、
    前記積層ウェハ（５２）を形成する工程では、前記貫通電極部（２５）を前記センシング部（１９）に電気的に接続することを特徴とする請求項４に記載の半導体装置の製造方法。
  7. 前記ウェハ状の貼り合わせ基板（２０）を用意する工程では、前記ウェハ状の貼り合わせ基板（２０）として、前記複数のチップ形成領域（５３）それぞれに窪み部（２４）を有するものを用意し、
    前記積層ウェハ（５２）を形成する工程では、前記ウェハ状の半導体基板（１０）と前記ウェハ状の貼り合わせ基板（２０）とを積層することにより、前記複数のチップ形成領域（５３）それぞれに前記半導体基板（１０）と前記窪み部（２４）とによって封止した前記気密室（３０）を形成することを特徴とする請求項４ないし６のいずれか１つに記載の半導体装置の製造方法。
JP2010053399A 2009-04-06 2010-03-10 半導体装置およびその製造方法 Expired - Fee Related JP4793496B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010053399A JP4793496B2 (ja) 2009-04-06 2010-03-10 半導体装置およびその製造方法
US12/754,036 US8497557B2 (en) 2009-04-06 2010-04-05 Semiconductor device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009091793 2009-04-06
JP2009091793 2009-04-06
JP2010053399A JP4793496B2 (ja) 2009-04-06 2010-03-10 半導体装置およびその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2011106396A Division JP5392296B2 (ja) 2009-04-06 2011-05-11 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2010260167A JP2010260167A (ja) 2010-11-18
JP4793496B2 true JP4793496B2 (ja) 2011-10-12

Family

ID=42825481

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010053399A Expired - Fee Related JP4793496B2 (ja) 2009-04-06 2010-03-10 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US8497557B2 (ja)
JP (1) JP4793496B2 (ja)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8207586B2 (en) * 2008-09-22 2012-06-26 Alps Electric Co., Ltd. Substrate bonded MEMS sensor
SE534510C2 (sv) * 2008-11-19 2011-09-13 Silex Microsystems Ab Funktionell inkapsling
JP5392296B2 (ja) * 2009-04-06 2014-01-22 株式会社デンソー 半導体装置およびその製造方法
JP5541306B2 (ja) * 2011-05-27 2014-07-09 株式会社デンソー 力学量センサ装置およびその製造方法
US9065358B2 (en) 2011-07-11 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS structure and method of forming same
JP5617801B2 (ja) * 2011-08-22 2014-11-05 株式会社デンソー 半導体装置およびその製造方法
KR101307436B1 (ko) 2011-11-10 2013-09-12 (주)유우일렉트로닉스 Ｍｅｍｓ 센서 패키징 및 그 방법
KR101331685B1 (ko) * 2011-12-29 2013-11-20 삼성전기주식회사 관성센서 및 그 제조방법
US8987059B2 (en) 2012-01-04 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS devices and methods of forming same
US9085456B2 (en) * 2012-01-16 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Support structure for TSV in MEMS structure
JP5874609B2 (ja) * 2012-03-27 2016-03-02 株式会社デンソー 半導体装置およびその製造方法
US9139420B2 (en) * 2012-04-18 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS device structure and methods of forming same
CN103373698B (zh) * 2012-04-26 2015-09-16 张家港丽恒光微电子科技有限公司 制作mems惯性传感器的方法及mems惯性传感器
CN103426867B (zh) * 2012-05-18 2016-08-17 环旭电子股份有限公司 适形屏蔽封装模组
JP5950226B2 (ja) * 2012-06-07 2016-07-13 ローム株式会社 静電容量型圧力センサおよびその製造方法、圧力センサパッケージ
US8729646B2 (en) * 2012-08-09 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS devices and methods for forming the same
WO2014178163A1 (ja) * 2013-05-01 2014-11-06 ソニー株式会社 センサデバイス及び電子機器
WO2015013827A1 (en) * 2013-08-02 2015-02-05 Motion Engine Inc. Mems motion sensor for sub-resonance angular rate sensing
EP2848586A1 (en) * 2013-09-13 2015-03-18 Teknologian Tutkimuskeskus VTT Wafer level encapsulation structure and fabrication method thereof
JP6294113B2 (ja) * 2014-03-17 2018-03-14 新光電気工業株式会社 キャップ及びその製造方法、半導体装置及びその製造方法
US20170030788A1 (en) 2014-04-10 2017-02-02 Motion Engine Inc. Mems pressure sensor
US9522822B2 (en) 2014-05-13 2016-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Sensor integration with an outgassing barrier and a stable electrical signal path
WO2015184531A1 (en) 2014-06-02 2015-12-10 Motion Engine Inc. Multi-mass mems motion sensor
US9567204B2 (en) * 2014-08-29 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Microelectrochemical systems (MEMS) device having a seal layer arranged over or lining a hole in fluid communication with a cavity of the MEMS device
JP2016095143A (ja) 2014-11-12 2016-05-26 セイコーエプソン株式会社 物理量センサー、物理量センサーの製造方法、電子機器および移動体
WO2016090467A1 (en) 2014-12-09 2016-06-16 Motion Engine Inc. 3d mems magnetometer and associated methods
CA3220839A1 (en) 2015-01-15 2016-07-21 Motion Engine Inc. 3d mems device with hermetic cavity
US10131540B2 (en) 2015-03-12 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method to mitigate soldering offset for wafer-level chip scale package (WLCSP) applications
US20160325984A1 (en) * 2015-05-06 2016-11-10 Invensense, Inc. Chip scale package
WO2017029822A1 (ja) * 2015-08-18 2017-02-23 三菱電機株式会社 半導体装置
DE102015216471A1 (de) * 2015-08-28 2017-03-02 Robert Bosch Gmbh Mikromechanisches Bauteil und Herstellungsverfahren für ein mikromechanisches Bauteil
US9567208B1 (en) * 2015-11-06 2017-02-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method for fabricating the same
JP7087336B2 (ja) * 2017-10-13 2022-06-21 株式会社デンソー 半導体装置
US10796954B2 (en) * 2018-06-28 2020-10-06 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for forming the same
CN110676244B (zh) 2019-10-15 2020-06-16 杭州见闻录科技有限公司 一种芯片封装方法及封装结构

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2780200B1 (fr) * 1998-06-22 2003-09-05 Commissariat Energie Atomique Dispositif et procede de formation d'un dispositif presentant une cavite a atmosphere controlee
JP2000277465A (ja) 1999-03-26 2000-10-06 Sanyo Electric Co Ltd 半導体装置の製造方法
JP4234269B2 (ja) 1999-07-16 2009-03-04 浜松ホトニクス株式会社 半導体装置及びその製造方法
US6849916B1 (en) * 2000-11-15 2005-02-01 Amkor Technology, Inc. Flip chip on glass sensor package
DE10104868A1 (de) 2001-02-03 2002-08-22 Bosch Gmbh Robert Mikromechanisches Bauelement sowie ein Verfahren zur Herstellung eines mikromechanischen Bauelements
KR100447851B1 (ko) * 2002-11-14 2004-09-08 삼성전자주식회사 반도체장치의 플립칩 방식 측면 접합 본딩 방법 및 이를이용한 ｍｅｍｓ 소자 패키지 및 패키지 방법
US6777263B1 (en) * 2003-08-21 2004-08-17 Agilent Technologies, Inc. Film deposition to enhance sealing yield of microcap wafer-level package with vias
US20050067681A1 (en) 2003-09-26 2005-03-31 Tessera, Inc. Package having integral lens and wafer-scale fabrication method therefor
US7129576B2 (en) 2003-09-26 2006-10-31 Tessera, Inc. Structure and method of making capped chips including vertical interconnects having stud bumps engaged to surfaces of said caps
US20050116344A1 (en) 2003-10-29 2005-06-02 Tessera, Inc. Microelectronic element having trace formed after bond layer
US20050189635A1 (en) 2004-03-01 2005-09-01 Tessera, Inc. Packaged acoustic and electromagnetic transducer chips
JP4312631B2 (ja) 2004-03-03 2009-08-12 三菱電機株式会社 ウエハレベルパッケージ構造体とその製造方法、及びそのウエハレベルパッケージ構造体から分割された素子
JP4619201B2 (ja) * 2005-06-01 2011-01-26 三菱電機株式会社 ウェハレベル気密パッケージの製造方法および気密パッケージ
JP2006351591A (ja) 2005-06-13 2006-12-28 Sony Corp マイクロデバイスのパッケージング方法及びマイクロデバイス
US7554177B2 (en) * 2005-10-05 2009-06-30 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Attachment system incorporating a recess in a structure
WO2007061059A1 (ja) * 2005-11-25 2007-05-31 Matsushita Electric Works, Ltd. センサ装置およびその製造方法
JP5092462B2 (ja) * 2006-06-13 2012-12-05 株式会社デンソー 力学量センサ
JP5176325B2 (ja) * 2007-01-05 2013-04-03 沖電気工業株式会社 媒体処理装置
JP2008218811A (ja) * 2007-03-06 2008-09-18 Hitachi Metals Ltd 機能素子パッケージ
JP4825778B2 (ja) * 2007-11-16 2011-11-30 株式会社日立製作所 半導体装置およびその製造方法
JP4908528B2 (ja) 2009-01-26 2012-04-04 株式会社フジクラ 半導体パッケージ

Also Published As

Publication number Publication date
US20100252898A1 (en) 2010-10-07
JP2010260167A (ja) 2010-11-18
US8497557B2 (en) 2013-07-30

Similar Documents

Publication Publication Date Title
JP4793496B2 (ja) 半導体装置およびその製造方法
JP5141658B2 (ja) 半導体装置およびその製造方法
JP4858547B2 (ja) 半導体装置およびその製造方法
TWI505428B (zh) 晶片封裝體及其形成方法
JP5218455B2 (ja) 半導体力学量センサおよびその製造方法
US7673514B2 (en) Acceleration sensor having single and multi-layer substrates
JP5206826B2 (ja) 領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法
JP2008020433A (ja) 力学量センサ
JP5545281B2 (ja) 力学量センサ
TWI624954B (zh) 在單一晶片上的慣性和壓力感測器
JP5605347B2 (ja) 半導体装置の製造方法
JP2009016717A (ja) 半導体装置およびその製造方法
JP5083256B2 (ja) 半導体装置およびその製造方法
JP5392296B2 (ja) 半導体装置およびその製造方法
EP2725334B1 (en) A pressure sensor having a membrane and a method for fabricating the same
WO2017150343A1 (ja) 半導体装置
TW201447992A (zh) 用於面外間隔體界定電極的磊晶式多晶矽蝕刻停止
US9302906B2 (en) Capacitive pressure sensor and method
JP5999027B2 (ja) 物理量センサ
JP5617801B2 (ja) 半導体装置およびその製造方法
JP6237440B2 (ja) 物理量センサおよびその製造方法
JP6897703B2 (ja) 半導体装置の製造方法
JP5238410B2 (ja) 気密構造体デバイス
JP6142736B2 (ja) 半導体圧力センサ
JP5821645B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100922

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110224

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110315

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110511

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110628

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110711

R151 Written notification of patent or utility model registration

Ref document number: 4793496

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140805

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees