JP5141658B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体からなるベース基板の表層部に形成された各種の素子を保護するために、前記ベース基板の素子上に密封キャップが配置されてなる半導体装置およびその製造方法に関する。

半導体からなるベース基板の表層部に形成された各種の素子を保護するために、前記ベース基板の素子上に密封キャップが配置されてなる半導体装置およびその製造方法が、例えば、特開２００４−３３３１３３号公報（特許文献１）と米国特許第６，９３６，４９１号明細書（特許文献２）に開示されている。

図２６（ａ），（ｂ）は、特許文献１に開示された半導体装置（慣性力センサ）を示す図で、図２６（ａ）は、慣性力センサの平面図であり、図２６（ｂ）は、図２６（ａ）に示すＡ−Ａでの断面図である。なお、以下では便宜上、図２６（ａ）及び図２６（ｂ）における位置関係における左右方向を「横方向」といい、平面視でこれと垂直な方向を「縦方向」といっている。

図２６（ａ）、（ｂ）に示す慣性力センサには、一体加工により、バネ１と、アンカー２と、梁３と、質量体４と、アイランド電極７ａ、７ｂと、枠１０とが一体形成されたデバイス層１１が設けられている。そして、デバイス層１１の下面と上面とには、それぞれ、下面基板１２と上面基板１３とが接合され、デバイス層１１は、両基板１２、１３により密封されている。

アイランド電極７ａは、可動電極５を外部に電気的に接続するためのもの（可動電極用電極部）であり、アイランド電極７ｂは、固定電極６を外部に電気的に接続するためのもの（固定電極用電極部）である。そして、各アイランド電極７ａ、７ｂの上面には、それぞれ、外部機器との電気接続のための電極パッド８が付設されている。なお、上面基板１３には、各電極パッド８と対応する位置にそれぞれ貫通穴９が設けられ、各電極パッド８は外部に露出している。図示していないが、各電極パッド８は、貫通穴９を通り抜けるワイヤボンディングを介して外部のＩＣ等に電気的に接続される。

図２６（ａ）、（ｂ）に示す慣性力センサでは、アンカー２は下面基板１２に固定（接合）され、アイランド電極７ａ、７ｂ及び枠１０は、両基板１２、１３に固定（接合）されている。なお、バネ１、梁３及び質量体４は、いずれの基板１２、１３にも固定されていない。ここで、各梁３は、それぞれ対応するアンカー２によって支持され、質量体４は２つの梁３によって横方向に変位可能に支持されている。また、各バネ１は、それぞれ対応するアンカー２とアイランド電極７ａとを連結している。そして、アンカー２とアイランド電極７ａとは、対応するバネ１によって電気的に接続されている。

縦方向にみて質量体４の両側にはそれぞれ可動電極５が付設されている。他方、固定電極用の各アイランド電極７ｂには、それぞれ固定電極６が付設されている。そして、質量体４の両側では、それぞれ、可動電極５と固定電極６とが横方向に対向している。ここで、慣性力センサに横方向の慣性力が作用すると、該慣性力により質量体４が横方向に変位し、可動電極５と固定電極６との横方向の位置関係（間隔）が変化する。これに伴って、可動電極５と固定電極６との間の静電容量が変化するので、この静電容量変化により該慣性力センサに作用する慣性力を検出することができる。

特開２００４−３３３１３３号公報 米国特許第６，９３６，４９１号明細書

図２６（ａ）、（ｂ）に示す慣性力センサにおいては、各アイランド電極７ａ、７ｂは、互いに電気的に絶縁されている。そして、質量体４に付設された可動電極５は、順に、梁３と、アンカー２と、ばね１とを介して可動電極用のアイランド電極７ａに電気的に接続されている。なお、アイランド電極７ａは、その上面の電極パッド８と、貫通穴９を通り抜けるワイヤボンディング（図示せず）とを介して、外部のＩＣ等に電気的に接続されている。他方、固定電極用の各アイランド電極７ｂに付設された固定電極６は、該各アイランド電極７ｂと、その上面の電極パッド８と、貫通穴９を通り抜けるワイヤボンディング（図示せず）とを介して、外部のＩＣ等に電気的に接続される。

以上のように、図２６（ａ）、（ｂ）に示す慣性力センサにおいては、上面基板１３に形成された貫通穴９を介して、各アイランド電極７ａ、７ｂ上の電極パッド８にワイヤボンディングし、外部のＩＣ等に電気的接続を行っている。しかしながら、このワイヤボンディングを行うためには、ボンディングツールが上面基板１３と接触しないように大きな貫通穴９を形成する必要がある。このため、チップサイズが大きくなり、コスト的な問題がある。また、図２６（ｂ）からわかるように、上記構造ではフェースダウンボンディング（ボールボンディング）は困難であり、実装面での制約もある。

そこで本発明は、半導体からなるベース基板の表層部に形成された慣性力を利用する力学量センサ素子を保護するために、前記ベース基板の力学量センサ素子上に密封キャップが配置されてなる半導体装置およびその製造方法であって、小型で安価に製造することができ、フェースダウンボンディングも可能で実装面での制約が少ない半導体装置およびその製造方法を提供することを目的としている。

請求項１に記載の半導体装置は、埋め込み酸化膜を有するＳＯＩ基板からなるベース基板であって、前記埋め込み酸化膜に達するトレンチにより周囲から絶縁分離されたＳＯＩ層からなる複数個のベース半導体領域が表層部に形成されてなり、前記複数個のベース半導体領域のうち、少なくとも一個のベース半導体領域が、変位可能に形成された可動電極を有する可動半導体領域であり、少なくとももう一個のベース半導体領域が、前記可動電極と対向する固定電極を有する固定半導体領域であり、印加される力学量に応じて変位する前記可動電極と固定電極の間の距離変化に伴う静電容量の変化を測定して前記力学量を検出する、力学量センサ素子が形成されたベース基板と、前記ベース基板に貼り合わされる導電性を有した単結晶シリコンからなる一枚の基板を加工して形成されるキャップ基板であって、当該キャップ基板を貫通する絶縁分離トレンチにより分割されて、複数個の単結晶シリコンからなるキャップ導電領域が形成されてなるキャップ基板とを有してなり、前記キャップ基板において、前記ベース基板の表層部における前記力学量センサ素子が形成された所定領域に対向して凹部が形成され、前記キャップ基板の凹部における所定の領域に、絶縁膜が形成されてなり、前記キャップ基板が、前記凹部の周りで、導電膜を介して、前記ベース基板の前記所定領域に対向して貼り合わされて、前記所定領域とキャップ基板とで構成される空間が、密封されると共に、所定の前記キャップ導電領域が、前記導電膜を介して、所定の前記ベース半導体領域に電気的に接続されてなる、引き出し導電領域として機能し、前記可動半導体領域と前記固定半導体領域に、それぞれ、前記引き出し導電領域が接続され、前記ベース基板に貼り合わされたキャップ基板の貼り合わせ面と反対側の外部に露出する前記引き出し導電領域へ、電気的な接続が行われてなることを特徴としている。

上記半導体装置における前記ベース基板は、埋め込み酸化膜を有するＳＯＩ（Silicon On Insulator）基板であり、複数個の前記ベース半導体領域は、前記埋め込み酸化膜に達するトレンチにより周囲から絶縁分離された、ＳＯＩ層からなる領域である。前記ベース基板には、前記ベース半導体領域からなる可動半導体領域と固定半導体領域を有し、印加される力学量に応じた前記可動電極と固定電極の間の距離変化に伴う静電容量の変化を測定して前記力学量を検出する、慣性力を利用した力学量センサ素子が形成されている。
また、上記半導体装置においては、ベース基板に貼り合わされる導電性を有した単結晶シリコンからなる一枚の基板を加工して形成されるキャップ基板が、ベース基板の表層部の所定領域に形成される力学量センサ素子を保護するための密封キャップとして機能する。

さらに、上記半導体装置における前記キャップ基板には、絶縁分離された複数個の単結晶シリコンからなるキャップ導電領域が形成されており、所定の単結晶シリコンからなるキャップ導電領域が、ベース基板に形成された所定の絶縁分離されてなるベース半導体領域に電気的に接続されて、引き出し導電領域として機能する。このため、ベース基板に貼り合わされたキャップ基板の貼り合わせ面と反対側の外部に露出する引き出し導電領域へワイヤボンディング等の電気的な接続を行うことで、引き出し導電領域を介してベース基板の表層部の所定領域に形成される力学量センサ素子への電気的なに接続を行うことができる。従って、上記半導体装置においては、従来の半導体装置のようにワイヤボンディングのための大きな貫通穴をキャップ基板に形成する必要がない。このため、チップサイズを小さくでき、小型で安価な半導体装置とすることができる。また、上記キャップ基板の外部に露出する引き出し導電領域への電気的な接続は、フェースダウンボンディング（ボールボンディング）であってもよく、実装面での制約も少ない。

さらに、上記半導体装置における導電性を有した単結晶シリコンからなるキャップ基板は、ベース基板上に堆積層として形成されたものではなく、一枚の基板を加工して形成されたものである。従って、例えばキャップ基板の厚さを任意に設定できるため、高い強度を確保することができる。また、後述する種々の構造を当該キャップ基板に一般的な基板加工方法を用いて容易に形成することができるため、例えば密封キャップをベース基板上に堆積層として形成する場合に較べて製造コストを低減することができ、安価な半導体装置とすることができる。
また、上記半導体装置は、前記キャップ基板において、前記ベース基板の表層部における前記力学量センサ素子が形成された所定領域に対向して凹部が形成され、前記キャップ基板が、前記凹部の周りで前記ベース基板に貼り合わされてなる構成としている。そして、前記キャップ基板の凹部における所定の領域に、絶縁膜が形成されている。これによって、半導体からなるベース基板の所定領域と導電性を有したキャップ基板の凹部とで構成される前記空間内において、前記凹部における所定の領域に形成された絶縁膜により、空間内に残った水分やキャップ凹部内の汚染物質等による短絡（ショート）等の不具合を抑制することができる。

以上のようにして、上記半導体装置は、埋め込み酸化膜を有するＳＯＩ基板からなるベース基板の表層部に形成された力学量センサ素子を保護するために、前記ベース基板の力学量センサ素子上に密封キャップが配置されてなる半導体装置であって、小型で安価に製造することができ、フェースダウンボンディングも可能で実装面での制約が少ない半導体装置とすることができる。
上記半導体装置における前記絶縁膜は、請求項２に記載のように、前記凹部の内面にのみ形成されていることが好ましい。
また、上記半導体装置における前記導電膜は、例えば請求項３に記載のように、金属とすることができる。上記半導体装置においては、請求項４に記載のように、前記ベース基板と前記キャップ基板が、導電性接着剤により貼り合わされてなる構成であってよい。また、請求項５に記載のように、前記導電膜が、金（Ａｕ）−シリコン（Ｓｉ）共晶接合による貼り合わせで形成されていてもよい。
これによって、埋め込み酸化膜を有するＳＯＩ基板からなるベース基板と単結晶シリコンからなるキャップ基板が、上記導電膜を介して、導電性を確保した状態で強固に貼り合わされると共に、前記ベース基板の力学量センサ素子が形成された所定領域とキャップ基板とで構成される空間を完全密封することができる。

上記半導体装置においては、例えば請求項６に記載のように、前記可動半導体領域が、前記埋め込み酸化膜の一部を犠牲層エッチングすることにより形成されてなり、前記可動電極と固定電極の対向面間における前記空間を誘電体層とする静電容量が形成され、前記可動電極が、前記力学量に応じて前記対向面に対して垂直方向に変位する構成とすることが好ましい。尚、上記半導体装置における前記力学量は、例えば請求項７に記載のように、加速度または角速度とすることができる。

上記半導体装置においては、請求項８に記載のように、前記複数個のキャップ導電領域のうち、所定のキャップ導電領域に、ＩＣ回路を形成することが可能である。

また、上記半導体装置においては、請求項９に記載のように、前記複数個のキャップ導電領域のうち、前記引き出し導電領域を取り囲むキャップ導電領域が、所定電位に設定されてなるように、上記半導体装置を構成することができる。前記所定電位は、例えば請求項１０に記載のように、接地電位（ＧＮＤ）とすることができる。これによれば、前記引き出し導電領域を取り囲む接地電位（ＧＮＤ）に設定されたキャップ導電領域を、シールドとして機能させることができる。

請求項１１〜請求項１８に記載の発明は、上記半導体装置の製造方法に関する発明である。

請求項１１に記載の発明は、埋め込み酸化膜を有するＳＯＩ基板からなるベース基板であって、前記埋め込み酸化膜に達するトレンチにより周囲から絶縁分離されたＳＯＩ層からなる複数個のベース半導体領域が表層部に形成されてなり、前記複数個のベース半導体領域のうち、少なくとも一個のベース半導体領域が、変位可能に形成された可動電極を有する可動半導体領域であり、少なくとももう一個のベース半導体領域が、前記可動電極と対向する固定電極を有する固定半導体領域であり、印加される力学量に応じて変位する前記可動電極と固定電極の間の距離変化に伴う静電容量の変化を測定して前記力学量を検出する、力学量センサ素子が形成されたベース基板と、前記ベース基板に貼り合わされる導電性を有した単結晶シリコンからなる一枚の基板を加工して形成されるキャップ基板であって、当該キャップ基板を貫通する絶縁分離トレンチにより、複数個の単結晶シリコンからなるキャップ導電領域が形成されてなるキャップ基板とを有してなり、前記キャップ基板が、導電膜を介して、前記ベース基板の表層部における前記力学量センサ素子が形成された所定領域に対向して貼り合わされて、前記所定領域とキャップ基板とで構成される空間が、密封されると共に、所定の前記キャップ導電領域が、前記導電膜を介して、所定の前記ベース半導体領域に電気的に接続されてなる、引き出し導電領域として機能し、前記可動半導体領域と前記固定半導体領域に、それぞれ、前記引き出し導電領域が接続され、前記ベース基板に貼り合わされたキャップ基板の貼り合わせ面と反対側の外部に露出する前記引き出し導電領域へ、電気的な接続が行われてなる半導体装置の製造方法であって、前記絶縁分離された複数個のベース半導体領域が表層部に形成されてなるベース基板を準備するベース基板準備工程と、前記ベース基板に貼り合わされる導電性を有したキャップ基板であって、当該キャップ基板を貫通する絶縁分離トレンチにより、複数個のキャップ導電領域が形成されてなるキャップ基板を準備するキャップ基板準備工程と、前記キャップ基板を、前記ベース基板の所定領域に対向するようにして、前記導電膜を介して、前記ベース基板に貼り合わせ、前記空間を密封すると共に、前記導電膜を介して、前記引き出し導電領域を前記所定のベース半導体領域に電気的に接続する基板貼り合わせ工程とを有してなり、前記キャップ基板準備工程が、前記キャップ基板となる１次基板の一方の面側に、前記ベース基板の表層部における所定領域に対向して凹部を形成する凹部形成工程と、前記１次基板の一方の面側に、前記絶縁分離トレンチとなる所定深さの１次絶縁トレンチを形成する１次絶縁トレンチ形成工程と、前記１次基板のもう一方の面側から研削して、前記１次絶縁トレンチの端部を露出し、前記１次絶縁トレンチを前記絶縁分離トレンチとすると共に、前記１次基板を前記キャップ基板とするキャップ基板形成工程とを有してなり、前記基板貼り合わせ工程において、前記キャップ基板の凹部を、前記ベース基板の所定領域に対向するようにして、前記キャップ基板を、凹部の周りで前記ベース基板に貼り合わせることを特徴としている。
また、請求項１２に記載の発明は、埋め込み酸化膜を有するＳＯＩ基板からなるベース基板であって、前記埋め込み酸化膜に達するトレンチにより周囲から絶縁分離されたＳＯＩ層からなる複数個のベース半導体領域が表層部に形成されてなり、前記複数個のベース半導体領域のうち、少なくとも一個のベース半導体領域が、変位可能に形成された可動電極を有する可動半導体領域であり、少なくとももう一個のベース半導体領域が、前記可動電極と対向する固定電極を有する固定半導体領域であり、印加される力学量に応じて変位する前記可動電極と固定電極の間の距離変化に伴う静電容量の変化を測定して前記力学量を検出する、力学量センサ素子が形成されたベース基板と、前記ベース基板に貼り合わされる導電性を有した単結晶シリコンからなる一枚の基板を加工して形成されるキャップ基板であって、当該キャップ基板を貫通する絶縁分離トレンチにより、複数個の単結晶シリコンからなるキャップ導電領域が形成されてなるキャップ基板とを有してなり、前記キャップ基板が、導電膜を介して、前記ベース基板の表層部における前記力学量センサ素子が形成された所定領域に対向して貼り合わされて、前記所定領域とキャップ基板とで構成される空間が、密封されると共に、所定の前記キャップ導電領域が、前記導電膜を介して、所定の前記ベース半導体領域に電気的に接続されてなる、引き出し導電領域として機能し、前記可動半導体領域と前記固定半導体領域に、それぞれ、前記引き出し導電領域が接続され、前記ベース基板に貼り合わされたキャップ基板の貼り合わせ面と反対側の外部に露出する前記引き出し導電領域へ、電気的な接続が行われてなる半導体装置の製造方法であって、前記絶縁分離された複数個のベース半導体領域が表層部に形成されてなるベース基板を準備するベース基板準備工程と、前記ベース基板に貼り合わされる導電性を有したキャップ基板であって、当該キャップ基板を貫通する絶縁分離トレンチにより、複数個のキャップ導電領域が形成されてなるキャップ基板を準備するキャップ基板準備工程と、前記キャップ基板を、前記ベース基板の所定領域に対向するようにして、前記導電膜を介して、前記ベース基板に貼り合わせ、前記空間を密封すると共に、前記導電膜を介して、前記引き出し導電領域を前記所定のベース半導体領域に電気的に接続する基板貼り合わせ工程とを有してなり、前記キャップ基板準備工程が、前記キャップ基板となる１次基板の一方の面側に、前記絶縁分離トレンチとなる所定深さの１次絶縁トレンチを形成する１次絶縁トレンチ形成工程と、前記１次基板のもう一方の面側から研削して、前記１次絶縁トレンチの端部を露出し、前記１次絶縁トレンチを前記絶縁分離トレンチとすると共に、前記１次基板を前記キャップ基板とするキャップ基板形成工程と、前記キャップ基板形成工程後、前記キャップ基板のもう一方の面側に、前記ベース基板の表層部における所定領域に対向して凹部を形成する凹部形成工程とを有してなり、前記基板貼り合わせ工程において、前記キャップ基板の凹部を、前記ベース基板の所定領域に対向するようにして、前記キャップ基板を、凹部の周りで前記ベース基板に貼り合わせることを特徴としている。
尚、請求項１３に記載のように、前記凹部形成工程において、前記キャップ基板の凹部における所定の領域に、絶縁膜を形成する。

これによって、上記請求項１に記載の半導体装置を製造することができる。
上記製造方法においては、例えば請求項１４に記載のように、前記導電膜が、金属であってもよいし、請求項１５に記載のように、前記ベース基板と前記キャップ基板が、前記基板貼り合わせ工程において、導電性接着剤により貼り合わされてもよい。また、請求項１６に記載のように、前記導電膜が、前記基板貼り合わせ工程において、金（Ａｕ）−シリコン（Ｓｉ）共晶接合による貼り合わせで形成されてもよい。

尚、以上の製造方法により製造される半導体装置の効果については、前述したとおりであり、その説明は省略する。

本発明ではないが基本となる半導体装置の一例で、半導体装置１００の模式的な断面を示す図である。 （ａ）〜（ｃ）は、ベース基板準備工程を説明する図で、図１の半導体装置１００におけるキャップ基板Ｃ１と貼り合わせる前のベース基板Ｂ１を準備する工程である。 （ａ）〜（ｄ）は、キャップ基板の準備工程の一例を説明する図で、図１におけるベース基板Ｂ１と貼り合わせる前のキャップ基板Ｃ１を準備する工程である。 （ａ）〜（ｄ）は、キャップ基板の準備工程の一例を説明する図で、図１におけるベース基板Ｂ１と貼り合わせる前のキャップ基板Ｃ１を準備する工程である。 （ａ）〜（ｄ）は、キャップ基板Ｃ１に関する別の準備工程の例を示す図である。 （ａ），（ｂ）は、基板貼り合わせ工程を説明する図で、先の工程において準備したベース基板Ｂ１とキャップ基板Ｃ１を互いに貼り合わせる工程を示す図である。 本発明ではないが別の基本となる半導体装置の例で、（ａ）は半導体装置１１０の模式的な断面図であり、（ｂ）は半導体装置１１０の模式的な上面図である。 半導体装置１１０のベース基板Ｂ１０を示す図で、（ａ）はベース基板Ｂ１０の断面図であり、（ｂ）はベース基板Ｂ１０の上面図である。 半導体装置１１０のキャップ基板Ｃ１０を示す図で、（ａ）はキャップ基板Ｃ１０の断面図であり、（ｂ）はキャップ基板Ｃ１０の上面図である。 半導体装置１１０の製造方法の一例を示す工程別の断面図で、（ａ）〜（ｄ）は、半導体装置１１０におけるキャップ基板Ｃ１０と貼り合わせる前のベース基板Ｂ１０を準備する工程である。 半導体装置１１０の製造方法の一例を示す工程別の断面図で、（ａ）〜（ｃ）は、半導体装置１１０におけるベース基板Ｂ１０と貼り合わせる前のキャップ基板Ｃ１０を準備する工程である。 半導体装置１１０の製造方法の一例を示す工程別の断面図で、（ａ），（ｂ）に示す基板貼り合わせ工程において、先の工程において準備したベース基板Ｂ１０とキャップ基板Ｃ１０を互いに貼り合わせる。 基本となる別の半導体装置の例で、半導体装置１１１の模式的な断面図である。 半導体装置１１１の製造方法を説明するための図で、キャップ基板Ｃ１０と貼り合わせる前のベース基板Ｂ１１を準備する途中の工程を示した断面図である。 本発明ではないが別の基本となる半導体装置の例で、半導体装置１１２の模式的な断面図である。 半導体装置１１２の製造方法を説明するための図で、（ａ）〜（ｄ）は、ベース基板Ｂ１と貼り合わせる前のキャップ基板Ｃ１１を準備する工程を示した工程別の断面図である。 半導体装置１１２の製造方法を説明するための図で、（ａ），（ｂ）は、ベース基板Ｂ１とキャップ基板Ｃ１１の貼り合わせ工程を示した図である。 （ａ），（ｂ）は、それぞれ、半導体装置１１２の変形例で、半導体装置１１３，１１４の模式的な断面図である。 ＭＥＭＳ共振器を有してなる半導体装置１０１の模式的な断面を示す図である。 赤外線センサ素子を有してなる半導体装置の例で、（ａ）は、半導体装置１０２の模式的な断面を示す図であり、（ｂ）は、（ａ）中の破線Ｆで囲った赤外線センサ素子の周りの拡大図であり、（ｃ）は、（ｂ）の要部の配置を示した模式的な上面図である。 本発明ではないが参考とする別の半導体装置の例で、半導体装置１０３の模式的な断面を示す図である。 キャップ基板の変形の一例を説明する図で、本発明の半導体装置で用いられるキャップ基板Ｃ５の模式的な断面を示す図である。 本発明の半導体装置ではないがキャップ基板の別の変形例を説明する図で、キャップ基板Ｃ６を用いた半導体装置１０４の模式的な断面を示す図である。 本発明の半導体装置ではないがキャップ基板の別の変形例を説明する図で、キャップ基板Ｃ７を用いた半導体装置１０５の模式的な断面を示す図である。 本発明ではないが参考とするキャップ基板の例を説明する図で、（ａ）は、キャップ基板Ｃ８を用いた半導体装置１０６の模式的な断面を示す図であり、（ｂ）は、キャップ基板準備工程におけるキャップ基板Ｃ８の形成途中状態にある１次基板Ｃ８ａを示す図である。 従来の半導体装置（慣性力センサ）を示す図で、（ａ）は、慣性力センサの平面図であり、（ｂ）は、（ａ）に示すＡ−Ａでの断面図である。

以下、本発明を実施するための形態を、図に基づいて説明する。

図１は、本発明ではないが基本となる半導体装置の一例で、半導体装置１００の模式的な断面を示す図である。

図１に示す半導体装置１００は、半導体からなるベース基板Ｂ１と、ベース基板Ｂ１に貼り合わされる導電性を有したキャップ基板Ｃ１とを有している。

図１の半導体装置１００におけるベース基板Ｂ１は、埋め込み酸化膜２０を有するＳＯＩ（Silicon On Insulator）基板で、埋め込み酸化膜２０を挟んで、ＳＯＩ層２１と支持基板２２とで構成されている。ベース基板Ｂ１には、絶縁分離された複数個のベース半導体領域Ｂｓが表層部に形成されている。図１の半導体装置１００におけるベース半導体領域Ｂｓは、埋め込み酸化膜２０に達するトレンチ２３により周囲から絶縁分離された、ＳＯＩ層２１からなる領域である。

図１に示す半導体装置１００は、図２６に示した半導体装置（慣性力センサ）と同様の慣性力を利用した力学量センサ素子を有してなる半導体装置で、ベース基板Ｂ１の表層部に形成されている複数個のベース半導体領域Ｂｓで、加速度や角速度を測定するための力学量センサ素子が構成されている。すなわち、ベース基板Ｂ１における複数個のベース半導体領域Ｂｓのうち、図中に示したベース半導体領域Ｂｓ１が、埋め込み酸化膜２０の一部を犠牲層エッチングすることにより、変位可能に形成された可動電極Ｅｍを有する可動半導体領域となっている。また、図中に示したもう一個のベース半導体領域Ｂｓ２が、可動電極Ｅｍと対向する固定電極Ｅｓを有する固定半導体領域となっている。尚、半導体装置１００の力学量センサ素子に関する平面構造は、図２６と同様であり図示を省略したが、図１の断面図に示す２個の可動半導体領域Ｂｓ１と２個の固定半導体領域Ｂｓ２は、それぞれ、平面構造において連結した一体の領域である。半導体装置１００においては、可動半導体領域Ｂｓ１の可動電極Ｅｍと固定半導体領域Ｂｓ２の固定電極Ｅｓの対向面で静電容量が形成され、可動電極Ｅｍが、印加される力学量に応じて前記対向面に対して垂直方向に変位し、可動電極Ｅｍと固定電極Ｅｓの間の距離変化に伴う静電容量の変化を測定して、印加される力学量を検出するようにしている。

図１の半導体装置１００におけるキャップ基板Ｃ１は、単結晶シリコン基板３０からなり、複数個のキャップ導電領域Ｃｅが形成されている。図１の半導体装置１００におけるキャップ導電領域Ｃｅは、当該キャップ基板Ｃ１（単結晶シリコン基板３０）を貫通する絶縁分離トレンチ３１により分割されてなる領域である。また、キャップ基板Ｃ１には、ベース基板Ｂ１の表層部における所定領域Ｒ１に対向して、凹部３２が形成されている。尚、キャップ基板Ｃ１において、符号３３の部分は酸化シリコン（ＳｉＯ_２）膜等からなる表面保護層であり、符号３４の部分はアルミニウム（Ａｌ）等からなる電極パッドである。

図１に示すように、キャップ基板Ｃ１は、ベース基板Ｂ１の可動電極Ｅｍを覆うようにして凹部３２が配置され、凹部３２の周りでベース基板Ｂ１に貼り合わされて、接合面Ｄ１が形成されている。ベース基板Ｂ１とキャップ基板Ｃ１の接合面Ｄ１は、ベース基板Ｂ１の所定領域Ｒ１において環状となるように設定されており、上記ベース基板Ｂ１とキャップ基板Ｃ１の貼り合わせによって、ベース基板Ｂ１における所定領域Ｒ１の表面とキャップ基板Ｃ１における凹部３２の表面とで構成される空間２３，３２が、高真空状態で密封されている。また、上記貼り合わせによって、図中に例示した所定のキャップ導電領域Ｃｅ１，Ｃｅ２が、それぞれ、所定のベース半導体領域Ｂｓ１，Ｂｓ２に電気的に接続されてなる、引き出し導電領域として機能する。すなわち、ベース基板Ｂ１における可動半導体領域Ｂｓ１と固定半導体領域Ｂｓ２に、それぞれ、引き出し導電領域Ｃｅ１，Ｃｅ２が接続されている。

図１に示す半導体装置１００においては、ベース基板Ｂ１に貼り合わされる導電性を有したキャップ基板Ｃ１が、ベース基板Ｂ１の表層部の所定領域Ｒ１に形成される力学量センサ素子を保護するための密封キャップとして機能する。

キャップ基板Ｃ１には、絶縁分離された複数個のキャップ導電領域Ｃｅが形成されており、所定のキャップ導電領域Ｃｅ１，Ｃｅ２が、ベース基板Ｂ１に形成された所定の絶縁分離されてなるベース半導体領域Ｂｓ１，Ｂｓ２に電気的に接続されて、引き出し導電領域として機能する。このため、図１の半導体装置１００では、図２６（ｂ）に示した従来の半導体装置と異なり、ベース基板Ｂ１に貼り合わされたキャップ基板Ｃ１の貼り合わせ面と反対側の外部に露出する引き出し導電領域Ｃｅ１，Ｃｅ２（にある電極パッド３４）へワイヤボンディング等の電気的な接続を行うことができる。これによって、図１の半導体装置１００では、引き出し導電領域Ｃｅ１，Ｃｅ２を介してベース基板Ｂ１の表層部の所定領域Ｒ１に形成されている力学量センサ素子への電気的なに接続を行うことができる。従って、図１の半導体装置１００においては、図２６（ｂ）に示した従来の半導体装置のようにワイヤボンディングのための大きな貫通穴をキャップ基板に形成する必要がない。このため、チップサイズを小さくでき、小型で安価な半導体装置とすることができる。また、上記キャップ基板Ｃ１の外部に露出する引き出し導電領域Ｃｅ１，Ｃｅ２（にある電極パッド３４）への電気的な接続は、フェースダウンボンディング（ボールボンディング）であってもよく、実装面での制約も少ない。

さらに、半導体装置１００におけるキャップ基板Ｃ１は、ベース基板Ｂ１上に堆積層として形成されたものではなく、後述するように、一枚の基板を加工して形成されたものである。従って、例えばキャップ基板の厚さを任意に設定できるため、高い強度を確保することができる。また、後述する種々の構造を当該キャップ基板Ｃ１に一般的な基板加工方法を用いて容易に形成することができるため、例えば密封キャップをベース基板Ｂ１上に堆積層として形成する場合に較べて製造コストを低減することができ、安価な半導体装置とすることができる。

以上のようにして、半導体装置１００は、半導体からなるベース基板Ｂ１の表層部に形成された力学量センサ素子を保護するために、ベース基板Ｂ１の力学量センサ素子上に密封キャップ（基板）Ｃ１が配置されてなる半導体装置であって、小型で安価に製造することができ、フェースダウンボンディングも可能で実装面での制約が少ない半導体装置とすることができる。

次に、図１に示す半導体装置１００の製造方法について説明する。図２〜図６は、半導体装置１００の製造方法の一例を示す工程別の断面図である。

図２（ａ）〜（ｃ）は、ベース基板準備工程を説明する図で、図１の半導体装置１００におけるキャップ基板Ｃ１と貼り合わせる前のベース基板Ｂ１を準備する工程である。

最初に、図２（ａ）に示すように、埋め込み酸化膜２０を挟んで、ＳＯＩ層２１と支持基板２２とで構成されるＳＯＩ基板Ｂ１ａを準備する。ＳＯＩ基板Ｂ１ａは、例えば基板貼り合わせ技術により形成し、埋め込み酸化膜２０を酸化シリコン（ＳｉＯ_２）膜とし、支持基板２２を比抵抗０．００１〜１Ωｃｍの単結晶シリコン基板とする。また、各種の素子形成に用いるＳＯＩ層２１は、厚さが１〜５０μｍの砒素（Ａｓ）やリン（Ｐ）等を含んだ比抵抗０．００１〜１Ωｃｍの高濃度単結晶シリコン層で、力学量センサ素子を形成する図１の半導体装置１００では、ＳＯＩ層２１の厚さを１０〜２０μｍとした。図１のベース半導体領域Ｂｓの一部をそれぞれ可動電極Ｅｍや固定電極Ｅｓが形成されてなる可動半導体領域Ｂｓ１や固定半導体領域Ｂｓ２として利用する上では、特に、ＳＯＩ層２１は、不純物濃度ができるだけ高い、すなわち比抵抗の小さいものが好ましい。

次に、図２（ｂ）に示すように、フォトリソグラフィと深堀エッチングにより、ほぼ垂直の壁を持ち埋め込み酸化膜２０に達するトレンチ２３を形成する。これにより、ＳＯＩ層２１が分割されて、周囲から絶縁分離された複数個のベース半導体領域Ｂｓが、ＳＯＩ基板Ｂ１ａの表層部に形成される。

次に、図２（ｃ）に示すように、トレンチ２３を介してフッ化水素（ＨＦ）ガスによるエッチングにより、ＳｉＯ_２膜からなる埋め込み酸化膜２０の一部を除去し、可動電極Ｅｍを有する可動半導体領域Ｂｓ１や固定電極Ｅｓを有する固定半導体領域Ｂｓ２等を形成する。尚、この際に、可動半導体領域Ｂｓ１における可動電極Ｅｍが形される部分の下方の埋め込み酸化膜２０は、図２（ｃ）に示すように、完全に除去するようにする。

以上の図２に示した工程により、次に示すキャップ基板Ｃ１と貼り合わす前のベース基板Ｂ１が準備できる。

図３（ａ）〜（ｄ）と図４（ａ）〜（ｄ）は、キャップ基板の準備工程の一例を説明する図で、図１におけるベース基板Ｂ１と貼り合わせる前のキャップ基板Ｃ１を準備する工程である。

最初に、図３（ａ），（ｂ）に示す凹部形成工程において、キャップ基板Ｃ１となる１次基板Ｃ１ａの一方の面（ベース基板Ｂ１との貼り合わせ面）Ｓ１側に、図１に示す凹部３２を形成する。

図３（ａ）に示すように、例えば、結晶方位（１００）で、砒素（Ａｓ）やリン（Ｐ）を高濃度に含んだ比抵抗０．００１〜１Ωｃｍの単結晶シリコン基板３０からなる１次基板Ｃ１ａを準備する。図１のキャップ導電領域Ｃｅの一部を引き出し導電領域Ｃｅ１，Ｃｅ２として利用する上では、特に、単結晶シリコン基板３０は、不純物濃度ができるだけ高い、すなわち比抵抗の小さいものが好ましい。次に、熱酸化により、酸化シリコン（ＳｉＯ_２）膜３５を、０．１〜１μｍの厚さで形成する。次に、フォトリソグラフィとエッチングにより、部分的にＳｉＯ_２膜３５を除去し、所定のパターンに加工する。次に、図３（ｂ）に示すように、所定パターンのＳｉＯ_２膜３５をマスクとして、１次基板Ｃ１ａをドライエッチングし、深さが０．１〜１０μｍの凹部３２を形成する。

次に、図３（ｃ），（ｄ）と図４（ａ）に示す１次絶縁トレンチ形成工程において、凹部３２を形成した１次基板Ｃ１ａの一方の面Ｓ１側に、図１の絶縁分離トレンチ３１となる所定深さの１次絶縁トレンチ３１ａを形成する。

図３（ｃ）に示すように、ＳｉＯ_２膜３５を除去した後、所定パターンのマスクを１次基板Ｃ１ａの一方の面Ｓ１側に再び形成し、図２（ｂ）に示したＳＯＩ基板Ｂ１ａにおけるトレンチ２３の形成と同様にして、フォトリソグラフィと深堀エッチングにより、ほぼ垂直の壁を持つトレンチ３６を所定の深さに形成する。次に、図３（ｄ）に示すように、熱酸化により酸化シリコン（ＳｉＯ_２）膜３７を形成し、トレンチ３６内をＳｉＯ_２膜３７で埋め込んで、１次絶縁トレンチ３１ａを形成する。尚、熱酸化の代わりに、ＣＶＤ（Chemical Vapor Deposition）法等によりトレンチ３６内をＳｉＯ_２膜３７で埋め込んで、
１次絶縁トレンチ３１ａを形成するようにしてもよい。

次に、図４（ａ）に示すように、ドライエッチング法によるエッチバックで、１次絶縁トレンチ３１ａのＳｉＯ_２膜のみを残すようにして、図３（ｄ）の１次基板Ｃ１ａ上にあるＳｉＯ_２膜３７を除去する。

次に、図４（ｂ）に示すキャップ基板形成工程において、１次基板Ｃ１ａのもう一方の面Ｓ２側から研削して、１次絶縁トレンチ３１ａの端部を露出するまで、１次基板Ｃ１ａの厚さを薄する。これによって、１次基板Ｃ１ａを、図１にある所定厚さのキャップ基板Ｃ１とすると共に、１次絶縁トレンチ３１ａを、図１にあるキャップ基板Ｃ１を貫通した絶縁分離トレンチ３１とする。また、これによって、引き出し導電領域Ｃｅ１，Ｃｅ２としてベース基板Ｂ１との電気的接続に一部利用する、絶縁分離トレンチ３１によって絶縁分離された複数個のキャップ導電領域Ｃｅが、キャップ基板Ｃ１に同時に形成される。尚、上記１次基板Ｃ１ａの薄厚化は、研削に限らず、研磨やエッチング等、あるいはこれら組み合わせであってもよい。

次に、図４（ｃ）に示すように、キャップ基板Ｃ１のもう一方の面Ｓ２側に、図１の表面保護層３３となるＳｉＯ_２膜を、ＣＶＤ法により形成する。尚、ＳｉＯ_２膜３３は、ＣＶＤ法によらず、熱酸化等により形成してもよい。尚、熱酸化によりＳｉＯ_２膜３３を形成する場合は、キャップ基板Ｃ１の一方の面Ｓ１側に形成されるＳｉＯ_２膜をエッチバックにより除去する。

次に、図４（ｄ）の上下反転図に示すように、キャップ基板Ｃ１のもう一方の面Ｓ２側に形成したＳｉＯ_２膜３３に、単結晶シリコン基板３０と電気的接続をとるためのコンタクト穴を形成し、アルミニウム（Ａｌ）膜をスパッタ法等により堆積した後にパターニングして、電極パッド３４や配線層（図示せず）を形成する。

以上の図３と図４に示した工程により、ベース基板Ｂ１と貼り合わす前の上記一方の面Ｓ１側を接合面とするキャップ基板Ｃ１が準備できる。

図５（ａ）〜（ｄ）に、キャップ基板Ｃ１に関する別の準備工程の例を示す。

最初に、図５（ａ）に示す１次絶縁トレンチ形成工程において、キャップ基板Ｃ１となる単結晶シリコン基板３０からなる１次基板Ｃ１ａを準備し、１次基板Ｃ１ａの一方の面Ｓ３側に、図１の絶縁分離トレンチ３１となる所定深さの１次絶縁トレンチ３１ａを図３（ｃ），（ｄ）と図４（ａ）において説明した方法で形成する。

次に、図５（ｂ）に示すように、上記と同じ１次基板Ｃ１ａの一方の面Ｓ３側に、図１の表面保護層３３となるＳｉＯ_２膜３３と電極パッド３４や配線層（図示せず）を、図４（ｃ），（ｄ）において説明した方法で形成する。

次に、図５（ｃ）に示すキャップ基板形成工程において、１次基板Ｃ１ａのもう一方の面Ｓ４側から研削して、１次絶縁トレンチ３１ａの端部を露出し、１次絶縁トレンチ３１ａを絶縁分離トレンチ３１とすると共に、１次基板Ｃ１ａをキャップ基板Ｃ１とする。これによって、絶縁分離トレンチ３１によって絶縁分離された複数個のキャップ導電領域Ｃｅがキャップ基板Ｃ１に同時に形成される。

最後に、図５（ｄ）に示す凹部形成工程において、キャップ基板Ｃ１のもう一方の面Ｓ４側に、凹部３２を形成する。

以上の図５に示した工程により、ベース基板Ｂ１と貼り合わす前の上記もう一方の面Ｓ４側を接合面とするキャップ基板Ｃ１が準備できる。

次に、図６（ａ），（ｂ）に示す基板貼り合わせ工程において、先の工程において準備したベース基板Ｂ１とキャップ基板Ｃ１を互いに貼り合わせる。

図６（ａ）に示すように、キャップ基板の凹部３２を、ベース基板Ｂ１の力学量センサ素子が形成された所定領域Ｒ１に対向するようにして位置決めし、これらを積層する。次に、図６（ｂ）に示すように、キャップ基板Ｃ１を、凹部３２の周りでベース基板Ｂ１に貼り合わせる。この貼り合わせには、ベース基板Ｂ１とキャップ基板Ｃ１がシリコン（Ｓｉ）からなるため、シリコン（Ｓｉ）同士の直接接合を用いることができる。このＳｉ直接接合によって、ベース基板Ｂ１とキャップ基板Ｃ１が接合面Ｄ１で導電性を確保した状態で強固に貼り合わされると共に、ベース基板Ｂ１における所定領域Ｒ１の表面とキャップ基板Ｃ１における凹部３２の表面とで構成される空間２３，３２を完全密封することができる。

上記Ｓｉ直接接合は、８００〜１２００℃の高温で行ってもよいし常温（室温〜５００℃）で行ってもよいが、特に常温で行うことが好ましい。特に、図１に示す半導体装置１００のように、微少な量の信号出力を扱う力学量センサ素子が形成されている場合には、対向する電極Ｅｍ，Ｅｓ間の変位の基づく容量変化を加速度や角速度の出力としている。従って、高精度の力学量センサ素子を製造するためには、キャップ基板Ｃ１の接合によってベース基板Ｂ１に発生する熱応力をできるだけ小さくする必要があり、このためには室温近くでの接合が好ましい。また、常温のＳｉ直接接合でベース基板Ｂ１とキャップ基板Ｃ１を貼り合わせる場合は、高温で貼り合わせる場合に較べて、製造プロセスに関する温度制約が少ない。このため、例えば、ベース基板Ｂ１とキャップ基板Ｃ１を貼り合わせる前に、ベース基板Ｂ１とキャップ基板Ｃ１に種々の素子を形成しておくことが可能である。

常温でのＳｉ直接接合による図６（ａ），（ｂ）に示したベース基板Ｂ１とキャップ基板Ｃ１の貼り合わせは、具体的には、以下のように実施する。上記工程により準備したベース基板Ｂ１とキャップ基板Ｃ１を真空チャンバ内に入れ、接合面となるキャップ基板Ｃ１の凹部３２が形成された面Ｓ１，Ｓ４側の表面とベース基板Ｂ１の力学量センサ素子が形成されている側の表面を、アルゴン等の不活性ガスによるスパッタエッチングやイオンビームエッチングで、軽くエッチングする。これによって、上記表面に形成されている自然酸化膜や吸着している水および有機物分子（汚染物）等を除去する。この結果、各々のシリコン表面には、結合手を持ったＳｉ原子が露出し、他のＳｉ原子との結合力が大きい活性な状態となる。ベース基板Ｂ１とキャップ基板Ｃ１の上記シリコン表面を図６（ａ）に示したように位置決めし、真空状態を保ったままでこれら表面を常温で接触させることで、これら表面のシリコン（Ｓｉ）同士が結合して一体となり、強固な接合を形成することができる。

また、ベース基板とキャップ基板がシリコン（Ｓｉ）からなる場合には、シリコン（Ｓｉ）直接接合に限らず、金（Ａｕ）−シリコン（Ｓｉ）共晶接合により貼り合わせるようにしてもよい。これによっても、ベース基板Ｂ１とキャップ基板Ｃ１が、導電性を確保した状態で接合面Ｄ１において強固に貼り合わされると共に、ベース基板Ｂ１の所定領域Ｒ１とキャップ基板の凹部３２とで構成される空間２３，３２を完全密封することができる。尚、ベース基板Ｂ１とキャップ基板Ｃ１を、銀（Ａｇ）ペースト等の導電性接着剤により貼り合わせるようにしてもよい。導電性接着剤は、ベース基板とキャップ基板がシリコン（Ｓｉ）以外の材料からなる場合にも適用することができる。

上記ベース基板Ｂ１とキャップ基板Ｃ１の強固な貼り合わせによって、ベース基板Ｂ１における所定領域Ｒ１の表面とキャップ基板Ｃ１における凹部３２の表面とで構成される空間２３，３２が密封されると共に、引き出し導電領域Ｃｅ１，Ｃｅ２が所定のベース半導体領域Ｂｓ１，Ｂｓ２に電気的に接続する。これによって、キャップ基板Ｃ１の表面に形成された電極パッド３４から、ベース基板Ｂ１に形成された力学量センサ素子の出力を外部に取り出せるようになる。

以上の図２〜図６に示した工程により、図１に示した半導体装置１００が製造を製造することができる。尚、上記図２〜図６による説明は、図１の半導体装置１００の製造方法を説明するために力学量センサ素子が形成されたベース基板Ｂ１の所定領域Ｒ１の周りの製造方法を説明したものであるが、ベース基板Ｂ１には他の領域に別の素子や回路が形成されていてもよく、また実際の半導体装置１００の製造においては、ベース基板Ｂ１となる一枚のウエハに半導体装置１００が形成されたチップを数百個搭載した状態で製造するものである。

次に、本発明ではないが別の基本となる半導体装置の例を説明する。

図７は本発明ではないが別の基本となる半導体装置の例で、図７（ａ）は半導体装置１１０の模式的な断面図であり、図７（ｂ）は半導体装置１１０の模式的な上面図である。図７（ａ）の断面図は、図７（ｂ）の一点鎖線Ｂ−Ｂでの断面について、分かり易くするために切断線に沿って任意に伸縮して簡略化して示した図となっている。尚、図７の半導体装置１１０において、図１の半導体装置１００と同様の部分については同じ符号を付した。また、図７（ｂ）においては、半導体装置１１０の可動電極Ｅｍと固定電極Ｅｓを簡略化して示しているが、実際には図２６に示すように、それぞれ櫛歯状になっている。

図８は、図７の半導体装置１１０のベース基板Ｂ１０を示す図で、図８（ａ）はベース基板Ｂ１０の断面図であり、図８（ｂ）はベース基板Ｂ１０の上面図である。また、図９は、図７の半導体装置１１０のキャップ基板Ｃ１０を示す図で、図９（ａ）はキャップ基板Ｃ１０の断面図であり、図８（ｂ）はキャップ基板Ｃ１０の上面図である。尚、図７〜図９では、（ａ）の断面図と（ｂ）の上面図は、各図で対応したものとなっている。また、一点鎖線Ｂ−Ｂで示した切断線も、各図で対応したものとなっている。

図１の半導体装置１００では、ベース基板Ｂ１の表層部における所定領域Ｒ１に対向して、キャップ基板Ｃ１に凹部３２が形成されていた。そして、このキャップ基板Ｃ１が、該凹部３２の周りでベース基板Ｂ１に貼り合わされて、接合面Ｄ１が形成されていた。

一方、図７に示す半導体装置１１０は、ベース基板Ｂ１０の所定領域Ｒ１のベース半導体領域Ｂｓ上に、多結晶シリコンや金属等の導電膜５０からなる凸部Ｔ１が形成されている。そして、キャップ基板Ｃ１０が、ベース基板Ｂ１０の該凸部Ｔ１に貼り合わされて、接合面Ｄ１が形成されている。

図１の半導体装置１００と同様に、図７の半導体装置１１０においても、ベース基板Ｂ１０に貼り合わされる導電性を有したキャップ基板Ｃ１０が、ベース基板Ｂ１０の表層部の所定領域Ｒ１に形成される力学量センサ素子を保護するための密封キャップとして機能する。また、キャップ基板Ｃ１０に形成されたキャップ導電領域Ｃｅ１，Ｃｅ２が、ベース基板Ｂ１０に形成されたベース半導体領域Ｂｓ１，Ｂｓ２に電気的に接続されて、引き出し導電領域として機能し、ここにある電極パッド３４へワイヤボンディング等の電気的な接続を行うことができる。また、フェースダウンボンディング（ボールボンディング）であってもよく、実装面での制約も少ない。さらに、キャップ基板Ｃ１０は、任意の厚さに設定でき高い強度を確保することができると共に、安価に製造することができる。一方、図７の半導体装置１１０におけるキャップ基板Ｃ１０は、図１の半導体装置１００におけるキャップ基板Ｃ１と異なり、ベース基板Ｂ１０への貼り合わせ面を平坦にすることができる。このため、キャップ基板Ｃ１０の製造が、キャップ基板Ｃ１に較べて、以下に示すようにさらに容易となる。

以上のようにして、図７の半導体装置１１０についても、図１の半導体装置１００と同様に、半導体からなるベース基板Ｂ１０の表層部に形成された力学量センサ素子を保護するために、ベース基板Ｂ１０の力学量センサ素子上に密封キャップ（基板）Ｃ１０が配置されてなる半導体装置であって、小型で安価に製造することができ、フェースダウンボンディングも可能で実装面での制約が少ない半導体装置とすることができる。

図１０〜図１２は、半導体装置１１０の製造方法の一例を示す工程別の断面図である。

図１０（ａ）〜（ｄ）は、ベース基板準備工程を説明する図で、図７の半導体装置１１０におけるキャップ基板Ｃ１０と貼り合わせる前のベース基板Ｂ１０を準備する工程である。

最初に、図１０（ａ）に示すように、図２（ａ）と同様のＳＯＩ基板Ｂ１ａを準備し、ＳＯＩ基板Ｂ１ａ上に、多結晶シリコンや金属等からなる導電膜５０を堆積する。例えば、Ｎ＋導電型の単結晶シリコン層からなるＳＯＩ層２１上に、Ｎ＋導電型の多結晶シリコン層からなる導電膜５０を１〜１０μｍの厚さでＣＶＤ法により形成する。この実施例では、２μｍの厚さに形成した。次に、図１０（ｂ）に示すように、一般的なフォトリソグラフィを利用して導電膜５０をパターニングし、ＳＯＩ層２１上の所定の位置に、部分的に凸部Ｔ１を形成する。また、Ｎ＋導電型の多結晶シリコン層の代わりに、アルミニウム層を２μｍ程度形成し、同様にフォトリソグラフィによりパターニングして、アルミニウムによなる凸部Ｔ１を形成してもよい。次に、図２（ｂ）と同様にして、図１０（ｃ）に示すように、埋め込み酸化膜２０に達するトレンチ２３を形成し、ＳＯＩ層２１を分割して、周囲から絶縁分離された複数個のベース半導体領域Ｂｓを形成する。次に、図２（ｃ）と同様にして、図１０（ｄ）に示すように、可動電極Ｅｍを有する可動半導体領域Ｂｓ１や固定電極Ｅｓを有する固定半導体領域Ｂｓ２等を形成する。

以上の図１０に示した工程により、次に示すキャップ基板Ｃ１０と貼り合わす前のベース基板Ｂ１０が準備できる。

図１１（ａ）〜（ｃ）は、キャップ基板の準備工程の一例を説明する図で、図７の半導体装置１１０におけるベース基板Ｂ１０と貼り合わせる前のキャップ基板Ｃ１０を準備する工程である。

図１１における（ａ）〜（ｃ）の各工程は、図５の（ａ）〜（ｃ）に示した各工程と同様であり、その詳細説明は省略する。図１１（ａ）に示すように、トレンチを形成した後、トレンチ内部に絶縁体であるＳｉＯ２等を埋め込み、１次絶縁トレンチ３１ａを形成する。次に、図１１（ｂ）に示すように、ＳｉＯ_２膜３３とアルミニウムからなる電極パッド３４や配線層（図示せず）を形成する。次に、図１１（ｂ）に示すように、ＣＭＰ等により１次基板Ｃ１ａのもう一方の面Ｓ４側から研削して、平坦化を行う。貼り合わせ面が平坦なキャップ基板Ｃ１０の形成においては、図５（ｄ）に示した凹部３２の形成工程を省略することができ、図Ａ（ａ）〜（ｃ）の工程で、ベース基板Ｂ１０と貼り合わす前のもう一方の面Ｓ４側を接合面とするキャップ基板Ｃ１０が準備できる。

次に、図１２（ａ），（ｂ）に示す基板貼り合わせ工程において、先の工程において準備したベース基板Ｂ１０とキャップ基板Ｃ１０を互いに貼り合わせる。

図１２（ａ）に示すように、キャップ基板Ｃ１０とベース基板Ｂ１０を積層し、次に、図１２（ｂ）に示すように、キャップ基板Ｃ１０を、ベース基板Ｂ１０の凸部Ｔ１に貼り合わせる。この貼り合わせには、例えば、高真空中での直接接合を用いることができる。このように、高真空中での直接接合は、シリコン同士（Ｓｉ−Ｓｉ）の接合に限らず、シリコン（Ｓｉ）−金属の接合や、金属−金属の接合にも利用可能である。また、言うまでもなく、導電性接着剤を用いた貼り合わせであってもよい。この貼り合わせによって、ベース基板Ｂ１０とキャップ基板Ｃ１０が接合面Ｄ１で導電性を確保した状態で強固に貼り合わされると共に、ベース基板Ｂ１０における所定領域Ｒ１の表面とキャップ基板Ｃ１０とで構成される空間２３を完全密封することができる。また、引き出し導電領域Ｃｅ１，Ｃｅ２が、所定のベース半導体領域Ｂｓ１，Ｂｓ２に電気的に接続する。これによって、キャップ基板Ｃ１０の表面に形成された電極パッド３４から、ベース基板Ｂ１０に形成された力学量センサ素子の出力を外部に取り出せるようになる。

図１３は、基本となる別の半導体装置の例で、半導体装置１１１の模式的な断面図である。尚、図１３の半導体装置１１１において、図７の半導体装置１１０と同様の部分については、同じ符号を付した。

図７の半導体装置１１０では、ベース基板Ｂ１０の所定領域Ｒ１のベース半導体領域Ｂｓ上に、多結晶シリコンや金属等の導電膜５０からなる凸部Ｔ１が形成されていた。そして、キャップ基板Ｃ１０が、ベース基板Ｂ１０の該凸部Ｔ１に貼り合わされて、接合面Ｄ１が形成されていた。

一方、図１３に示す半導体装置１１１は、ベース基板Ｂ１１の単結晶シリコンからなるＳＯＩ層２１が加工され、所定領域Ｒ１のベース半導体領域Ｂｓ上に凸部Ｔ２が形成されている。そして、半導体装置１１０のそれと同じ平坦な貼り合わせ面を持つキャップ基板Ｃ１０が、ベース基板Ｂ１１の該凸部Ｔ２に貼り合わされて、接合面Ｄ１が形成されている。

図１３の半導体装置１１１についても、図７の半導体装置１１０と同様に、半導体からなるベース基板Ｂ１１の表層部に形成された力学量センサ素子を保護するために、ベース基板Ｂ１１の力学量センサ素子上に密封キャップ（基板）Ｃ１０が配置されてなる半導体装置であって、小型で安価に製造することができ、フェースダウンボンディングも可能で実装面での制約が少ない半導体装置とすることができることは言うまでもない。

図１４は、半導体装置１１１の製造方法を説明するための図で、キャップ基板Ｃ１０と貼り合わせる前のベース基板Ｂ１１を準備する途中の工程を示した断面図である。

ベース基板Ｂ１１についても図２（ａ）と同様のＳＯＩ基板Ｂ１ａを用いるが、最初に、図１４に示すように、ＳＯＩ層２１の表層部をプラズマエッチングやＫＯＨ等のウエットエッチングでパターニング加工して、凸部Ｔ２を形成する。以降は、図１０（ｃ），（ｄ）と同様にして、ベース基板Ｂ１１を準備できる。また、図１１（ａ）〜（ｃ）に示す工程でキャップ基板Ｃ１０を準備し、図１２（ａ），（ｂ）と同様にして、ベース基板Ｂ１１とキャップ基板Ｃ１０を貼り合わせ、半導体装置１１１を製造することができる。

図１５も、本発明ではないが別の基本となる半導体装置の例で、半導体装置１１２の模式的な断面図である。尚、図１５の半導体装置１１２において、図１の半導体装置１００と同様の部分については、同じ符号を付した。

図１の半導体装置１００では、ベース基板Ｂ１の表層部における所定領域Ｒ１に対向して、キャップ基板Ｃ１に凹部３２が形成されていた。そして、このキャップ基板Ｃ１が、該凹部３２の周りでベース基板Ｂ１に貼り合わされて、接合面Ｄ１が形成されていた。

一方、図１５に示す半導体装置１１２では、キャップ基板Ｃ１１において、ベース基板Ｂ１の所定領域Ｒ１に対向して、導電性を有する凸部Ｔ３が形成されている。キャップ基板Ｃ１１の該凸部Ｔ３は、電極パッド３４と同様で、アルミニウム（Ａｌ）や多結晶シリコン等の導電膜６１からなり、絶縁膜６０を介してキャップ導電領域Ｃｅに接続されている。言い換えれば、図Ｃの半導体装置１１２におけるキャップ基板Ｃ１１は、単結晶シリコン基板３０の両面に、絶縁膜３３，６０を介して、配線パターン３４，６１が形成された基板となっている。そして、半導体装置１１２では、キャップ基板Ｃ１１が該凸部Ｔ３でベース基板Ｂ１に貼り合わされて、接合面Ｄ１が形成されている。この貼り合わせにも、例えば前述した真空中加熱による直接接合や導電性接着剤を用いることができる。

図１５の半導体装置１１２についても、図１の半導体装置１００と同様に、半導体からなるベース基板Ｂ１の表層部に形成された力学量センサ素子を保護するために、ベース基板Ｂ１の力学量センサ素子上に密封キャップ（基板）Ｃ１１が配置されてなる半導体装置であって、小型で安価に製造することができ、フェースダウンボンディングも可能で実装面での制約が少ない半導体装置とすることができることは言うまでもない。

図１６と図１７は、半導体装置１１２の製造方法を説明するための図である。図１６（ａ）〜（ｄ）は、ベース基板Ｂ１と貼り合わせる前のキャップ基板Ｃ１１を準備する工程を示した工程別の断面図であり、図１７（ａ），（ｂ）は、ベース基板Ｂ１とキャップ基板Ｃ１１の貼り合わせ工程を示した図である。

図１６（ａ）〜（ｃ）の工程は、図１１（ａ）〜（ｃ）に示したキャップ基板Ｃ１０の準備工程と同様であり、その説明は省略する。キャップ基板Ｃ１１は、図１６（ｄ）に示すように、もう一方の面Ｓ４側に、絶縁膜６０を介して配線パターン６１を形成し、これを貼り合わせのための凸部Ｔ３とする。

次に、図２（ａ）〜（ｃ）の工程により準備したベース基板Ｂ１と図１６（ａ）〜（ｄ）の工程により準備したキャップ基板Ｃ１１を図１７（ａ）に示すように積層し、図１７（ｂ）に示すようにキャップ基板Ｃ１１の凸部Ｔ３でベース基板Ｂ１に貼り合わせて、接合面Ｄ１を形成する。

以上で、半導体装置１１２が製造される。

図１８（ａ），（ｂ）は、それぞれ、図１５に示した半導体装置１１２の変形例で、半導体装置１１３，１１４の模式的な断面図である。

図１８（ａ），（ｂ）に示す半導体装置１１３，１１４では、いずれも、配線パターン６２，６３がキャップ基板Ｃ１１〜Ｃ１４の両面に形成され、該キャップ基板Ｃ１１〜Ｃ１４が、複数枚積層されて、ベース基板Ｂ１に貼り合わされている。尚、図１８（ａ）の半導体装置１１３では、３枚の同じキャップ基板Ｃ１１が積層されてベース基板Ｂ１に貼り合わされており、図１８（ｂ）の半導体装置１１４では、３枚の異なるキャップ基板Ｃ１２〜Ｃ１４が積層されてベース基板Ｂ１に貼り合わされている。

図１８（ｂ）の半導体装置１１４のように、異なるキャップ基板を積層することによって、半導体装置の表面に露出する引き出し導電領域のパッド位置を、任意の位置に設定することが可能である。また、図１８（ａ），（ｂ）に示す半導体装置１１３，１１４の積層されたキャップ基板Ｃ１１〜Ｃ１４において、引き出し導電領域Ｃｅ１，Ｃｅ２として利用されていないキャップ導電領域Ｃｅについては、後述するように、例えばＩＣ回路を形成することができる。従って、半導体装置１１３，１１４では、積層された別のキャップ基板のキャップ導電領域を、上記ＩＣ回路が形成されたキャップ導電領域からの引き出し導電領域として利用することも可能である。以上のようにして、ベース基板Ｂ１と複数枚のキャップ基板Ｃ１１〜Ｃ１４が貼り合わされた半導体装置１１３，１１４については、立体的な回路を構成することが可能である。

次に、力学量センサ素子以外の別の素子を有してなる、本発明ではないが参考とする半導体装置の例を示す。

図１９は、ＭＥＭＳ（Micro Electro Mechanical System）共振器を有してなる半導体装置１０１の模式的な断面を示す図である。尚、図１９に示す半導体装置１０１は、図１に示した半導体装置１００と類似の構造を有しており、図１の半導体装置１００と同様の部分については同じ符号を付して、その説明を省略する。

図１９に示すＭＥＭＳ共振器を有してなる半導体装置１０１も、埋め込み酸化膜２０を挟んでＳＯＩ層２１と支持基板２２とで構成されたＳＯＩ基板がベース基板Ｂ２として用いられ、ＭＥＭＳ共振器がベース基板Ｂ２のＳＯＩ層２１に形成されている。すなわち、ベース基板Ｂ２における複数個のベース半導体領域Ｂｓのうち、少なくとも一個のベース半導体領域が、埋め込み酸化膜２０の一部を犠牲層エッチングすることにより、変位可能に形成された共振子Ｋ１を有するベース半導体領域Ｂｓ３となっている。また、半導体装置１０１では、共振子Ｋ１を覆うようにして、キャップ基板Ｃ２の凹部３２が配置され、ベース半導体領域Ｂｓ４，Ｂｓ５に接続するキャップ基板Ｃ２の引き出し導電領域Ｃｅ４，Ｃｅ５を用いて共振子Ｋ１に接続する圧電素子（図示省略）等に給電する。これによって、共振子Ｋ１を共振させることにより、所定周波数の電圧を発振するようにしている。また可動電極と固定電極間の容量結合で共振させる別タイプのＭＥＭＳ共振器を使用してもよい。

図１９に示すＭＥＭＳ共振器を有してなる半導体装置１０１も、半導体からなるベース基板Ｂ２の所定領域Ｒ２の表層部に形成されたＭＥＭＳ共振器を保護するために、ベース基板Ｂ２のＭＥＭＳ共振器上に密封キャップ（基板）Ｃ２が配置されてなる半導体装置であって、前述したように、小型で安価に製造することができ、フェースダウンボンディングも可能で実装面での制約が少ない半導体装置とすることができる。尚、図１９のＭＥＭＳ共振器を有してなる半導体装置１０１は、一般的な水晶共振器を有してなる半導体装置に較べて、小型化とコストダウンが可能である。

図２０は、赤外線センサ素子を有してなる半導体装置の例である。図２０（ａ）は、半導体装置１０２の模式的な断面を示す図であり、図２０（ｂ）は、図２０（ａ）中の破線Ｆで囲った赤外線センサ素子の周りの拡大図であり、図２０（ｃ）は、図２０（ｂ）の要部の配置を示した模式的な上面図である。尚、図２０に示す半導体装置１０２についても、図１に示した半導体装置１００と類似の構造を有しており、図１の半導体装置１００と同様の部分については同じ符号を付した。

図２０（ａ）に示す赤外線センサ素子を有してなる半導体装置１０２も、埋め込み酸化膜２０を挟んでＳＯＩ層２１と支持基板２２とで構成されたＳＯＩ基板が、ベース基板Ｂ３として用いられ、破線Ｆで囲った赤外線センサ素子がベース基板Ｂ３のＳＯＩ層２１に形成されている。赤外線センサ素子は、図２０（ｂ），（ｃ）に示すように、ベース半導体領域Ｂｓ６に形成されたｎ導電型（ｎ＋）領域Ｎ１と多結晶シリコン膜Ｐ１が酸化シリコン（ＳｉＯ_２）等からなる層間絶縁膜２４とアルミニウム（Ａｌ）等からなる配線金属２５を介して多段に接続された熱電対と、図２０（ｂ）に示す金（Ａｕ）ブラック等の赤外線吸収体膜２６とで構成されている。尚、図２０（ｂ），（ｃ）に示すように、赤外線吸収体膜２６は上記熱電対の温接点上に形成されており、上記熱電対の温接点と赤外線吸収体膜２６は、赤外線吸収による熱が逃げ難いベース半導体領域Ｂｓ６の埋め込み酸化膜２０が除去された領域上に配置されている。一方、上記熱電対の冷接点は、赤外線吸収による熱が逃げ易いベース半導体領域Ｂｓ６の埋め込み酸化膜２０が残された領域上に配置されている。また、半導体装置１０２では、図２０（ａ）に示すように、ベース基板Ｂ３の所定領域Ｒ３に形成された赤外線センサ素子を覆うようにして、キャップ基板Ｃ３の凹部３２が配置されている。ベース半導体領域Ｂｓ７，Ｂｓ８には、キャップ基板Ｃ２の引き出し導電領域Ｃｅ７，Ｃｅ８が接続されており、赤外線吸収体膜２６に入射した赤外線による赤外線センサ素子の出力電圧を、引き出し導電領域Ｃｅ７，Ｃｅ８等を介して検出するようにしている。

上記赤外線センサ素子を有してなる半導体装置も、半導体からなるベース基板の表層部に形成された赤外線センサ素子を保護するために、ベース基板の赤外線センサ素子上に密封キャップが配置されてなる半導体装置であって、前述したように、小型で安価に製造することができ、フェースダウンボンディングも可能で実装面での制約が少ない半導体装置とすることができる。

図２１も、本発明ではないが参考とする別の半導体装置の例で、半導体装置１０３の模式的な断面を示す図である。

図２１の半導体装置１０３においては、ベース基板Ｂ４の所定領域Ｒ４に、ＩＣ（Integrated Circuit）回路Ｇ１〜Ｇ４が形成されている。図２１の半導体装置１０３におけるベース基板Ｂ４も、先の半導体装置１００〜１０２と同様に、埋め込み酸化膜２０を挟んでＳＯＩ層２１と支持基板２２とで構成されたＳＯＩ基板が用いられている。一方、先の半導体装置１００〜１０２においては、ベース基板Ｂ１〜Ｂ３のＳＯＩ層２１が埋め込み酸化膜２０に達するトレンチ２３によって分割され、絶縁分離された複数個のベース半導体領域Ｂｓが形成されていた。これに対して、図２１のベース基板Ｂ４においては、ベース基板Ｂ４のＳＯＩ層２１が埋め込み酸化膜２０に達する内部に酸化シリコン（ＳｉＯ_２）等が埋め込まれた絶縁分離トレンチ２７によって分割され、絶縁分離された複数個のベース半導体領域Ｂｓが形成されている。

図２１の半導体装置１０３におけるキャップ基板Ｃ４は、先の半導体装置１００〜１０２と同様に、ＩＣ回路Ｇ１〜Ｇ４が形成されたベース基板Ｂ４の所定領域Ｒ４に対向して凹部３２が配置されている。また、半導体装置１０３におけるＩＣ回路Ｇ１〜Ｇ４は、ベース半導体領域Ｂｓ９，Ｂｓ１０に接続する引き出し導電領域Ｃｅ９，Ｃｅ１０を介して、外部の回路と電気的に接続されている。

図２１のＩＣ回路が形成されてなる半導体装置１０３も、先の半導体装置１００〜１０２と同様に、半導体からなるベース基板Ｂ４の表層部に形成されたＩＣ回路Ｇ１〜Ｇ４を保護するために、ＩＣ回路Ｇ１〜Ｇ４上に密封キャップ（基板）Ｃ４が配置されてなる半導体装置であって、小型で安価に製造することができ、フェースダウンボンディングも可能で実装面での制約が少ない半導体装置とすることができる。尚、ベース基板Ｂ４の表層部に形成されたＩＣ回路Ｇ１〜Ｇ４は、キャップ基板Ｃ４により、非接触で密封保護される。従って、例えばＩＣ回路Ｇ１〜Ｇ４上に保護膜を形成して保護する場合に較べて、ＩＣ回路Ｇ１〜Ｇ４が応力等の影響を受けやすい場合に好適である。

以上に示した半導体装置１００〜１０３においては、いずれも、ベース基板Ｂ１〜Ｂ４として、埋め込み酸化膜２０を有するＳＯＩ基板が用いられていた。また、ベース半導体領域Ｂｓは、埋め込み酸化膜２０に達するトレンチ２３や絶縁分離トレンチ２７により周囲から絶縁分離された、ＳＯＩ層２１からなる領域であった。しかしながら、本発明ではないが参考として、ベース基板は、ＳＯＩ基板に限らず、例えば、単結晶シリコン基板とすることができる。この場合には、上記絶縁分離された複数個のベース半導体領域を、例えばＰＮ接合分離で形成することができる。

次に、上記半導体装置１００〜１０３に用いられているキャップ基板Ｃ１〜Ｃ４の変形例について説明する。

図２２は、キャップ基板の変形の一例を説明する図で、本発明の半導体装置で用いられるキャップ基板Ｃ５の模式的な断面を示す図である。

図２２に示すキャップ基板Ｃ５においては、先のキャップ基板Ｃ１〜Ｃ４と異なり、キャップ基板Ｃ５の凹部３２における所定の領域（天井部）に、酸化シリコン（ＳｉＯ_２）からなる絶縁膜３８が形成されている。このキャップ基板Ｃ５を、例えば図１に示すキャップ基板Ｃ１に置き換えることで、半導体からなるベース基板Ｂ１の所定領域Ｒ１と導電性を有したキャップ基板Ｃ５の凹部３２とで構成される空間２３，３２内において、凹部３２における所定の領域に形成された絶縁膜３８により、空間２３，３２内に残った水分等による短絡（ショート）等の不具合を抑制することができる。尚、絶縁膜３８は、ＳｉＯ_２膜に限らず、窒化シリコン（Ｓｉ_３Ｎ_４）膜や酸化アルミニウム（Ａｌ_２Ｏ_３）膜等であってもよく、任意に選択することができる。

図２３は、本発明の半導体装置ではないがキャップ基板の別の変形例を説明する図で、キャップ基板Ｃ６を用いた半導体装置１０４の模式的な断面を示す図である。

図２３の半導体装置１０４では、ベース基板Ｂ６のベース半導体領域Ｂｓ１１，Ｂｓ１２に、それぞれ、キャップ基板Ｃ６のキャップ導電領域Ｃｅ１１，Ｃｅ１２が接続している。また、このキャップ導電領域（引き出し導電領域）Ｃｅ１１，Ｃｅ１２を取り囲むキャップ導電領域Ｃｅ１３，Ｃｅ１４が、どちらも、接地電位（ＧＮＤ）に設定されている。これによって、接地電位（ＧＮＤ）に設定されたキャップ導電領域Ｃｅ１３，Ｃｅ１４を、引き出し導電領域Ｃｅ１１，Ｃｅ１２のシールドとして機能させることができる。また、引き出し導電領域Ｃｅ１１，Ｃｅ１２の間にあるキャップ導電領域Ｃｅ１５も接地電位（ＧＮＤ）に設定すれば、ベース基板Ｂ６のベース半導体領域Ｂｓ１５に対するシールドをより完全にすることができる。

尚、キャップ基板Ｃ６における所定のキャップ導電領域Ｃｅを、接地電位（ＧＮＤ）以外の所定電位に設定するようにしてもよい。例えば、 図２３の半導体装置１０４において、引き出し導電領域Ｃｅ１１，Ｃｅ１２の周囲のキャップ導電領域Ｃｅ１３，Ｃｅ１４
を所定電位に設定して、電位印加リングを形成することができる。また、複数個のキャップ導電領域Ｃｅにおける幾つかのキャップ導電領域に対して、接地電位（ＧＮＤ）と電源電位を分割する中間の電位をそれぞれ与えることもできる。これによって、隣接するキャップ導電領域Ｃｅ間の電位差を小さくして、絶縁分離性を高めることが可能である。勿論、キャップ導電領域Ｃｅに電位を与えず、フローティング状態としてもよい。

図１に示した半導体装置１００のキャップ基板Ｃ１には、単結晶シリコン基板が用いられていた。しかしながら、本発明ではないが参考として、キャップ基板は、単結晶シリコン基板に限らず、例えば、ＳＯＩ基板や多結晶シリコン基板、あるいは化合物半導体（ＧａＡｓ，ＧａＮ等）基板や金属（Ｃｕ，Ｆｅ，Ｗ，Ａｌ等）基板であってもよい。

図２４は、本発明の半導体装置ではないがキャップ基板の別の変形例を説明する図で、キャップ基板Ｃ７を用いた半導体装置１０５の模式的な断面を示す図である。

図２４の半導体装置１０５においては、キャップ基板Ｃ７として単結晶シリコン基板３０が用いられ、キャップ基板Ｃ７の幾つかのキャップ導電領域Ｃｅにおいて、ＩＣ回路Ｇ５〜Ｇ８が形成されている。ＩＣ回路Ｇ５〜Ｇ８は、バイポーラ回路やＣＭＯＳ回路等の任意のものであってよい。これらＩＣ回路Ｇ５〜Ｇ８を形成する単結晶シリコン基板３０には、例えば、ｎ導電型で比抵抗が１〜２０Ωｃｍのものを用いる。この場合、ベース基板Ｂ７のベース半導体領域Ｂｓ１６，Ｂｓ１７に接続するキャップ基板Ｃ７の引き出し導電領域Ｃｅ１６，Ｃｅ１７は、リン（Ｐ）や砒素（Ａｓ）のイオン注入を行い、高濃度のｎ導電型（ｎ＋）となるようにする。例えば、ベース基板Ｂ７に図１の半導体装置１００で説明した力学量センサ素子の実体となる部分を形成した場合には、キャップ基板Ｃ７のＩＣ回路Ｇ５〜Ｇ８を、力学量センサ素子からの出力を処理する周辺回路とする。これによって、大面積を有する力学量センサ素子の実体部上にＩＣ回路Ｇ５〜Ｇ８を配置することで、キャップ基板Ｃ７を効率的に利用し、半導体装置１０５の全体を小型化することができる。尚、この場合、ＩＣ回路Ｇ５〜Ｇ８は、ベース基板Ｂ７とキャップ基板Ｃ７の接合前に形成してもよいし、接合後に形成してもよい。

このように、キャップ基板として単結晶シリコン基板、ＳＯＩ基板、あるいは化合物半導体基板を用いる場合には、ベース基板だけでなく、キャップ基板における複数個のキャップ導電領域のうち、所定のキャップ導電領域に、各種の半導体素子やＩＣ回路を形成することが可能である。

図２５は、本発明ではないが参考とするキャップ基板の例を説明する図で、図２５（ａ）は、キャップ基板Ｃ８を用いた半導体装置１０６の模式的な断面を示す図であり、図２５（ｂ）は、キャップ基板準備工程におけるキャップ基板Ｃ８の形成途中状態にある１次基板Ｃ８ａを示す図である。

図２５（ａ）に示す半導体装置１０６のキャップ基板Ｃ８は、図２５（ｂ）に示す埋め込み酸化膜４０を挟んでＳＯＩ層４１と支持基板４２とから構成されたＳＯＩ基板を用いて形成されたものである。図２５（ａ）のキャップ基板Ｃ８における複数個のキャップ導電領域Ｃｅは、埋め込み酸化膜４０に達する絶縁分離トレンチ４４により、周囲から絶縁分離されている。キャップ基板Ｃ８では、複数個のキャップ導電領域Ｃｅのうち、一方のキャップ導電領域が、埋め込み酸化膜４０上のＳＯＩ層４１からなる単結晶導電領域Ｃｅｓであり、もう一方のキャップ導電領域が、多結晶シリコン４５からなる多結晶導電領域Ｃｅｐである。ベース基板Ｂ８のベース半導体領域Ｂｓ１８，Ｂｓ１９に接続するキャップ基板Ｃ８の引き出し導電領域Ｃｅ１８，Ｃｅ１９は、多結晶導電領域Ｃｅｐからなっている。

図２５（ａ）に示す半導体装置１０６のように、キャップ基板Ｃ８としてＳＯＩ基板を用いる場合には、図２４に示した半導体装置１０５のように、キャップ基板Ｃ７として単結晶シリコン基板３０を用いる場合に較べて、例えばキャップ基板Ｃ８に形成された各種の半導体素子やＩＣ回路Ｇ９の高速化や高密度化を図ることができる。

また、図２４の半導体装置１０５におけるキャップ基板Ｃ７では、単結晶シリコン基板３０が用いられ、絶縁分離トレンチ３１により分離された複数個のキャップ導電領域Ｃｅの全てが、単結晶シリコンからなる領域である。このため、引き出し導電領域Ｃｅ１６，Ｃｅ１７には、リン（Ｐ）や砒素（Ａｓ）のイオン注入して、当該領域の抵抗値を小さくしていた。これに対して、図２４（ａ）の半導体装置１０６におけるキャップ基板Ｃ８では、単結晶シリコン（ＳＯＩ層４１）からなる単結晶導電領域Ｃｅｓと多結晶シリコン４５からなる多結晶導電領域Ｃｅｐがあり、引き出し導電領域Ｃｅ１８，Ｃｅ１９を多結晶導電領域Ｃｅｐとしている。これによって、ＩＣ回路Ｇ９を形成するＳＯＩ層４１（単結晶導電領域Ｃｅｓ）の不純物濃度によらず、例えば高不純物濃度の多結晶導電領域Ｃｅｐとすることで、多結晶導電領域Ｃｅｐを引き出し導電領域Ｃｅ１８，Ｃｅ１９として好適に機能させることができる。またこの多結晶シリコン４５にかえて金属（例えばアルミニウム、銅、タングステン等）を埋め込んでもよい。

図２５（ａ）に示すキャップ基板Ｃ８は、図２５（ｂ）に示す１次基板Ｃ８ａから、以下のようにして形成する。すなわち、図２５（ｂ）に示すように、１次基板Ｃ８ａとして、埋め込み酸化膜４０を挟んで、ＳＯＩ層４１と支持基板４２とで構成されたＳＯＩ基板を準備し、ＳＯＩ層４１のある一方の面Ｓ５側に、埋め込み酸化膜４０を貫通する所定深さのトレンチ４３を形成する。次に、トレンチ４３に側壁酸化膜４４を形成した後、トレンチ４３内を多結晶シリコン４５で埋め戻す。側壁酸化膜４４は、最終的に、図２５（ａ）の絶縁分離トレンチ４４となる。次に、図２５（ｂ）に示す１次基板Ｃ８ａのもう一方の面Ｓ６側からエッチングして、埋め込み酸化膜４０および側壁酸化膜４４の端部を露出する。これによって、支持基板４２を除去すると共に、図２５（ａ）に示すキャップ基板Ｃ８の凹部３２を形成する。次に、１次基板Ｃ８ａのもう一方の面Ｓ６側から研削して、トレンチ４３内に埋め込まれた多結晶シリコン４５の端部を露出する。

以上の工程によって、図２５（ａ）に示すキャップ基板Ｃ８が準備できる。

以下、ベース基板Ｂ８とキャップ基板Ｃ８の接合工程は、図６で説明したとおりである。

図２５（ｂ）では、１次基板Ｃ８ａとしてＳＯＩ基板を用いたキャップ基板Ｃ８の準備方法を説明したが、１次基板として単結晶シリコン基板を用い、同様の方法によって、図２５（ａ）に示すキャップ基板Ｃ８を準備することもできることは言うまでもない。尚、この場合には、１次基板に埋め込み酸化膜４０が形成されていないため、キャップ基板Ｃ８の凹部３２を形成した後で形成する。

以上示したように、上記した半導体装置およびその製造方法は、いずれも、半導体からなるベース基板の表層部に形成された各種の素子を保護するために、前記ベース基板の素子上に密封キャップが配置されてなる半導体装置およびその製造方法であって、小型で安価に製造することができ、フェースダウンボンディングも可能で実装面での制約が少ない半導体装置およびその製造方法となっている。なお、上記の説明においては分かりやすくするために単独の半導体装置を代表して記載してあるが、実際には単独の半導体装置だけでなく複数個の半導体装置を含んだウエハ単位で製造するのが一般的である。

１００〜１０６，１１０〜１１４ 半導体装置
Ｂ１〜Ｂ４，Ｂ６〜Ｂ８，Ｂ１０，Ｂ１１ ベース基板
２３ トレンチ
２７ 絶縁分離トレンチ
Ｂｓ，Ｂｓ１〜Ｂｓ１２，Ｂｓ１５〜Ｂｓ１９ ベース半導体領域
Ｃ１〜Ｃ８，Ｃ１０〜Ｃ１４ キャップ基板
３１，４４ 絶縁分離トレンチ
Ｃｅ，Ｃｅ１，Ｃｅ２，Ｃｅ４，Ｃｅ５，Ｃｅ７〜Ｃｅ１９ キャップ導電領域
３２ 凹部
Ｔ１〜Ｔ３ 凸部
Ｄ１ 接合面

Claims (16)

1. 埋め込み酸化膜を有するＳＯＩ基板からなるベース基板であって、前記埋め込み酸化膜に達するトレンチにより周囲から絶縁分離されたＳＯＩ層からなる複数個のベース半導体領域が表層部に形成されてなり、
   前記複数個のベース半導体領域のうち、少なくとも一個のベース半導体領域が、変位可能に形成された可動電極を有する可動半導体領域であり、少なくとももう一個のベース半導体領域が、前記可動電極と対向する固定電極を有する固定半導体領域であり、
   印加される力学量に応じて変位する前記可動電極と固定電極の間の距離変化に伴う静電容量の変化を測定して前記力学量を検出する、力学量センサ素子が形成されたベース基板と、
   前記ベース基板に貼り合わされる導電性を有した単結晶シリコンからなる一枚の基板を加工して形成されるキャップ基板であって、当該キャップ基板を貫通する絶縁分離トレンチにより分割されて、複数個の単結晶シリコンからなるキャップ導電領域が形成されてなるキャップ基板とを有してなり、
   前記キャップ基板において、前記ベース基板の表層部における前記力学量センサ素子が形成された所定領域に対向して凹部が形成され、前記キャップ基板の凹部における所定の領域に、絶縁膜が形成されてなり、
   前記キャップ基板が、前記凹部の周りで、導電膜を介して、前記ベース基板の前記所定領域に対向して貼り合わされて、前記所定領域とキャップ基板とで構成される空間が、密封されると共に、
   所定の前記キャップ導電領域が、前記導電膜を介して、所定の前記ベース半導体領域に電気的に接続されてなる、引き出し導電領域として機能し、
   前記可動半導体領域と前記固定半導体領域に、それぞれ、前記引き出し導電領域が接続され、
   前記ベース基板に貼り合わされたキャップ基板の貼り合わせ面と反対側の外部に露出する前記引き出し導電領域へ、電気的な接続が行われてなることを特徴とする半導体装置。
2. 前記絶縁膜が、前記凹部の内面にのみ形成されてなることを特徴とする請求項１に記載の半導体装置。
3. 前記導電膜が、金属からなることを特徴とする請求項１または２に記載の半導体装置。
4. 前記ベース基板と前記キャップ基板が、導電性接着剤により貼り合わされてなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記導電膜が、金（Ａｕ）−シリコン（Ｓｉ）共晶接合による貼り合わせで形成されてなることを特徴とする請求項１または２に記載の半導体装置。
6. 前記可動半導体領域が、前記埋め込み酸化膜の一部を犠牲層エッチングすることにより形成されてなり、
   前記可動電極と固定電極の対向面間における前記空間を誘電体層とする静電容量が形成され、
   前記可動電極が、前記力学量に応じて前記対向面に対して垂直方向に変位することを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
7. 前記力学量が、加速度または角速度であることを特徴とする請求項６に記載の半導体装置。
8. 前記複数個のキャップ導電領域のうち、所定のキャップ導電領域に、ＩＣ回路が形成されてなることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
9. 前記複数個のキャップ導電領域のうち、前記引き出し導電領域を取り囲むキャップ導電領域が、所定電位に設定されてなることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
10. 前記所定電位が、接地電位（ＧＮＤ）であることを特徴とする請求項９に記載の半導体装置。
11. 埋め込み酸化膜を有するＳＯＩ基板からなるベース基板であって、前記埋め込み酸化膜に達するトレンチにより周囲から絶縁分離されたＳＯＩ層からなる複数個のベース半導体領域が表層部に形成されてなり、
    前記複数個のベース半導体領域のうち、少なくとも一個のベース半導体領域が、変位可能に形成された可動電極を有する可動半導体領域であり、少なくとももう一個のベース半導体領域が、前記可動電極と対向する固定電極を有する固定半導体領域であり、
    印加される力学量に応じて変位する前記可動電極と固定電極の間の距離変化に伴う静電容量の変化を測定して前記力学量を検出する、力学量センサ素子が形成されたベース基板と、
    前記ベース基板に貼り合わされる導電性を有した単結晶シリコンからなる一枚の基板を加工して形成されるキャップ基板であって、当該キャップ基板を貫通する絶縁分離トレンチにより、複数個の単結晶シリコンからなるキャップ導電領域が形成されてなるキャップ基板とを有してなり、
    前記キャップ基板が、導電膜を介して、前記ベース基板の表層部における前記力学量センサ素子が形成された所定領域に対向して貼り合わされて、前記所定領域とキャップ基板とで構成される空間が、密封されると共に、
    所定の前記キャップ導電領域が、前記導電膜を介して、所定の前記ベース半導体領域に電気的に接続されてなる、引き出し導電領域として機能し、
    前記可動半導体領域と前記固定半導体領域に、それぞれ、前記引き出し導電領域が接続され、
    前記ベース基板に貼り合わされたキャップ基板の貼り合わせ面と反対側の外部に露出する前記引き出し導電領域へ、電気的な接続が行われてなる半導体装置の製造方法であって、
    前記絶縁分離された複数個のベース半導体領域が表層部に形成されてなるベース基板を準備するベース基板準備工程と、
    前記ベース基板に貼り合わされる導電性を有したキャップ基板であって、当該キャップ基板を貫通する絶縁分離トレンチにより、複数個のキャップ導電領域が形成されてなるキャップ基板を準備するキャップ基板準備工程と、
    前記キャップ基板を、前記ベース基板の所定領域に対向するようにして、前記導電膜を介して、前記ベース基板に貼り合わせ、
    前記空間を密封すると共に、前記導電膜を介して、前記引き出し導電領域を前記所定のベース半導体領域に電気的に接続する基板貼り合わせ工程とを有してなり、
    前記キャップ基板準備工程が、
    前記キャップ基板となる１次基板の一方の面側に、前記ベース基板の表層部における所定領域に対向して凹部を形成する凹部形成工程と、
    前記１次基板の一方の面側に、前記絶縁分離トレンチとなる所定深さの１次絶縁トレンチを形成する１次絶縁トレンチ形成工程と、
    前記１次基板のもう一方の面側から研削して、前記１次絶縁トレンチの端部を露出し、前記１次絶縁トレンチを前記絶縁分離トレンチとすると共に、前記１次基板を前記キャップ基板とするキャップ基板形成工程とを有してなり、
    前記基板貼り合わせ工程において、
    前記キャップ基板の凹部を、前記ベース基板の所定領域に対向するようにして、前記キャップ基板を、凹部の周りで前記ベース基板に貼り合わせることを特徴とする半導体装置の製造方法。
12. 埋め込み酸化膜を有するＳＯＩ基板からなるベース基板であって、前記埋め込み酸化膜に達するトレンチにより周囲から絶縁分離されたＳＯＩ層からなる複数個のベース半導体領域が表層部に形成されてなり、
    前記複数個のベース半導体領域のうち、少なくとも一個のベース半導体領域が、変位可能に形成された可動電極を有する可動半導体領域であり、少なくとももう一個のベース半導体領域が、前記可動電極と対向する固定電極を有する固定半導体領域であり、
    印加される力学量に応じて変位する前記可動電極と固定電極の間の距離変化に伴う静電容量の変化を測定して前記力学量を検出する、力学量センサ素子が形成されたベース基板と、
    前記ベース基板に貼り合わされる導電性を有した単結晶シリコンからなる一枚の基板を加工して形成されるキャップ基板であって、当該キャップ基板を貫通する絶縁分離トレンチにより、複数個の単結晶シリコンからなるキャップ導電領域が形成されてなるキャップ基板とを有してなり、
    前記キャップ基板が、導電膜を介して、前記ベース基板の表層部における前記力学量センサ素子が形成された所定領域に対向して貼り合わされて、前記所定領域とキャップ基板とで構成される空間が、密封されると共に、
    所定の前記キャップ導電領域が、前記導電膜を介して、所定の前記ベース半導体領域に電気的に接続されてなる、引き出し導電領域として機能し、
    前記可動半導体領域と前記固定半導体領域に、それぞれ、前記引き出し導電領域が接続され、
    前記ベース基板に貼り合わされたキャップ基板の貼り合わせ面と反対側の外部に露出する前記引き出し導電領域へ、電気的な接続が行われてなる半導体装置の製造方法であって、
    前記絶縁分離された複数個のベース半導体領域が表層部に形成されてなるベース基板を準備するベース基板準備工程と、
    前記ベース基板に貼り合わされる導電性を有したキャップ基板であって、当該キャップ基板を貫通する絶縁分離トレンチにより、複数個のキャップ導電領域が形成されてなるキャップ基板を準備するキャップ基板準備工程と、
    前記キャップ基板を、前記ベース基板の所定領域に対向するようにして、前記導電膜を介して、前記ベース基板に貼り合わせ、
    前記空間を密封すると共に、前記導電膜を介して、前記引き出し導電領域を前記所定のベース半導体領域に電気的に接続する基板貼り合わせ工程とを有してなり、
    前記キャップ基板準備工程が、
    前記キャップ基板となる１次基板の一方の面側に、前記絶縁分離トレンチとなる所定深さの１次絶縁トレンチを形成する１次絶縁トレンチ形成工程と、
    前記１次基板のもう一方の面側から研削して、前記１次絶縁トレンチの端部を露出し、前記１次絶縁トレンチを前記絶縁分離トレンチとすると共に、前記１次基板を前記キャップ基板とするキャップ基板形成工程と、
    前記キャップ基板形成工程後、前記キャップ基板のもう一方の面側に、前記ベース基板の表層部における所定領域に対向して凹部を形成する凹部形成工程とを有してなり、
    前記基板貼り合わせ工程において、
    前記キャップ基板の凹部を、前記ベース基板の所定領域に対向するようにして、前記キャップ基板を、凹部の周りで前記ベース基板に貼り合わせることを特徴とする半導体装置の製造方法。
13. 前記凹部形成工程において、前記キャップ基板の凹部における所定の領域に、絶縁膜を形成することを特徴とする請求項１１または１２に記載の半導体装置の製造方法。
14. 前記導電膜が、金属からなることを特徴とする請求項１１乃至１３のいずれか一項に記載の半導体装置の製造方法。
15. 前記ベース基板と前記キャップ基板が、前記基板貼り合わせ工程において、導電性接着剤により貼り合わされることを特徴とする請求項１１乃至１４のいずれか一項に記載の半導体装置の製造方法。
16. 前記導電膜が、前記基板貼り合わせ工程において、金（Ａｕ）−シリコン（Ｓｉ）共晶接合による貼り合わせで形成されてなることを特徴とする請求項１１乃至１３のいずれか一項に記載の半導体装置の製造方法。

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