JP5821645B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、ＳＯＩ基板、及び、該ＳＯＩ基板に接合されたキャップ基板を有する半導体装置の製造方法に関するものである。

従来、例えば特許文献１に示されるように、支持基板、支持基板の表面に配置された絶縁膜、及び、絶縁膜を挟んで支持基板と反対側に配置された半導体層を有するＳＯＩ基板と、ＳＯＩ基板の半導体層に接合されたシリコン基板と、を有する半導体装置が提案されている。ＳＯＩ基板とシリコン基板とは、絶縁膜を介して接合されている。

特開２０１０−１３９４９５号公報

ところで、特許文献１に示される半導体装置にて、支持基板の電位を固定するために、シリコン基板におけるＳＯＩ基板との接合面の裏面から、ＳＯＩ基板の支持基板まで達するトレンチを形成し、このトレンチ内に導電部材を埋め込むことで、貫通電極を形成する構成が考えられる。しかしながら、この場合、上記したトレンチの深さが、シリコン基板、絶縁膜、半導体層、絶縁膜の４層分となって深くなり、導電部材の埋め込みがうまくいかなくなる虞がある。そのため、電気的な接続不良が生じる虞がある。

また、絶縁性を確保するために、トレンチを構成する壁面に絶縁膜を形成しなくてはならないが、上記のように、トレンチが深くなると、絶縁膜の形成がうまくいかなくなる虞がある。そのため、電気的な接続不良が生じる虞がある。

そこで、本発明は上記問題点に鑑み、電気的な接続不良が生じることが抑制された半導体装置の製造方法を提供することを目的とする。

上記した目的を達成するために、請求項１に記載の発明は、第１絶縁膜（１２）が第１半導体層（１３）と第２半導体層（１４）との間に挟まれて成るＳＯＩ基板（１０）、及び、第２絶縁膜（３２）を介して、ＳＯＩ基板（１０）に接合されたキャップ基板（３０）を有する半導体装置の製造方法であって、
第２半導体層（１４）に第２絶縁膜（３２）が接触する態様で、ＳＯＩ基板（１０）にキャップ基板（３０）を接合する接合工程と、
該接合工程後、キャップ基板（３０）に、第２絶縁膜（３２）に達する第１トレンチ（５５）を形成する第１トレンチ形成工程と、
該第１トレンチ形成工程後、ある第１トレンチ（５５）の底部を形作る第２絶縁膜（３２）の一部及びその下に位置する第２半導体層（１４）を除去して、第１絶縁膜（１２）に達する第２トレンチ（５６）を形成する第２トレンチ形成工程と、
該第２トレンチ形成工程後、第１トレンチ（５５）の側面を構成するキャップ基板（３０）、及び、第２トレンチ（５６）の側面を構成する第２半導体層（１４）に第３絶縁膜（５９）を形成する絶縁膜形成工程と、
該絶縁膜形成工程後、底部に第２トレンチ（５６）が形成された第１トレンチ（５５）を除く全ての第１トレンチ（５５）の底部を構成する第２絶縁膜（３２）、及び、第２トレンチ（５６）の底部を構成する第１絶縁膜（１２）を除去することで、第２半導体層（１４）を底部とする第３トレンチ（５７）、第１半導体層（１３）を底部とする第４トレンチ（５８）を形成する絶縁膜除去工程と、
該絶縁膜除去工程後、第３トレンチ（５７）、及び、第４トレンチ（５８）に導電部材（５４）を埋め込む導電部材埋め込み工程と、を有し、
底部に第４トレンチ（５８）が形成された第１トレンチ（５５）は、第４トレンチ（５８）よりも開口面積が広いことを特徴とする。

このように本発明によれば、キャップ基板（３０）からＳＯＩ基板（１０）の第１半導体層（１３）に到達するトレンチが、第１トレンチ（５５）と、第４トレンチ（５８）とから構成され、第４トレンチ（５８）の深さは、第２絶縁膜（３２）、第２半導体層（１４）、第１絶縁膜（１２）の３層分となっている。そして、第１トレンチ（５５）は、第４トレンチ（５８）よりも開口面積が広く、第４トレンチ（５８）のみに導電部材（５４）が埋め込まれて、貫通電極が形成されている。これによれば、キャップ基板、第２絶縁膜、第２半導体層、第１絶縁膜の４層分の深さを有するトレンチに導電部材が埋め込まれてなる貫通電極と比べて、導電部材（５４）の埋め込み深さが浅くなる。そのため、トレンチへの導電部材の埋め込みがうまくいかなくなることが抑制され、電気的な接続不良の発生が抑制される。

また、絶縁性を確保するために、第１トレンチ（５５）及び第２トレンチ（５６）を構成する壁面に第３絶縁膜（５９）を形成するが、上記のように、第１トレンチ（５５）は、第４トレンチ（５８）（第２トレンチ（５６））よりも開口面積が広くなっている。したがって、開口面積が一定である、上記した４層分の深さを有するトレンチに第３絶縁膜が形成される構成と比べて、第３絶縁膜（５９）の形成がうまくいかなくなることが抑制される。そのため、電気的な接続不良の発生が抑制される。

請求項２に記載のように、導電部材埋め込み工程後、第４トレンチ（５８）に埋め込まれた導電部材（５４）に、ワイヤ（７０）を接続するワイヤボンディング工程を有する構成が好ましい。請求項１に記したように、底部に第４トレンチ（５８）が形成された第１トレンチ（５５）は、第４トレンチ（５８）よりも開口面積が広くなっている。そのため、第１トレンチと第４トレンチそれぞれの開口面積が同一の構成と比べて、第４トレンチ（５８）に埋め込まれた導電部材（５４）へのワイヤ（７０）の接続が容易となる。

請求項２に記載の発明においては、請求項３に記載のように、第１トレンチ形成工程において、底部に第２トレンチ（５６）が形成される予定の第１トレンチ（５５）の開口面積が、第２絶縁膜（３２）に近づくにつれて徐々に小さくなるように、第１トレンチ（５５）を形成するのが良い。これによれば、第１トレンチの開口面積が一定の構成と比べて、第４トレンチ（５８）に埋め込まれた導電部材（５４）にワイヤ（７０）を接続することが容易となる。

請求項４に記載のように、第２絶縁膜（３２）は、キャップ基板（３０）の一部である構成が好ましい。これによれば、キャップ基板、ＳＯＩ基板、それぞれと第２絶縁膜とが異なる部材である構成と比べて、接合工程が簡素化される。

請求項５に記載のように、絶縁膜形成工程において、第１トレンチ（５５）の側面を構成するキャップ基板（３０）、及び、第２トレンチ（５６）の側面を構成する第２半導体層（１４）それぞれを熱酸化することで、第３絶縁膜（５９）を形成する構成を採用することができる。

請求項６に記載のように、ＳＯＩ基板（１０）には、第２半導体層（１４）と第１絶縁膜（１２）とが所定形状に除去されて成る、センサ部（１１）が形成され、キャップ基板（３０）には、局所的にへこんだ凹部（３１）が形成されており、接合工程において、センサ部（１１）が、凹部（３１）によって囲まれるように、ＳＯＩ基板（１０）にキャップ基板（３０）を接合する構成を採用することができる。

請求項７に記載のように、センサ部（１１）は、角速度センサ、若しくは、加速度センサである構成を採用することができる。

第１実施形態に係る半導体装置の概略構成を示す断面図である。 接合工程を示す断面図である 第１トレンチ形成工程を示す断面図である 第２トレンチ形成工程を示す断面図である 絶縁膜形成工程を示す断面図である 絶縁膜除去工程を示す断面図である 導電部材埋め込み工程を示す断面図である 半導体装置の変形例を示す断面図である。 半導体装置の変形例を示す断面図である。

以下、本発明の実施の形態を図に基づいて説明する。
（第１実施形態）
図１〜図７に基づいて、本実施形態に係る半導体装置１００、及び、その製造方法を説明する。図１に示すように、半導体装置１００は、要部として、ＳＯＩ基板１０及びキャップ基板３０を有する。ＳＯＩ基板１０にセンサ部１１が形成され、キャップ基板３０に凹部３１が形成されている。そして、センサ部１１が凹部３１によって覆われる態様で、ＳＯＩ基板１０にキャップ基板３０が接合されている。半導体装置１００は、複数の貫通電極５０を有し、この貫通電極５０にワイヤ７０が接続されている。ＳＯＩ基板１０は、貫通電極５０とワイヤ７０とを介して、外部素子（図示略）と電気的に接続され、キャップ基板３０は、ワイヤ７０を介して外部素子と電気的に接続されている。

ＳＯＩ基板１０は、第１絶縁膜１２が第１半導体層１３と第２半導体層１４との間に挟まれて成るものである。センサ部１１は、周知の露光技術を用いて、第２半導体層１４と第１絶縁膜１２とを所定形状にエッチングすることで形成される。センサ部１１は、第１絶縁膜１２を介して、第１半導体層１３に第２半導体層１４が固定された固定部１５と、第１絶縁膜１２を介さずに、第１半導体層１３に対して第２半導体層１４が浮いた浮遊部１６と、を有する。

固定部１５は、複数のアンカー１７を有する。浮遊部１６は、可動部１８、可動部１８をアンカー１７に連結する梁部（図示略）、可動部１８に形成された可動電極（図示略）、及び、アンカー１７に固定された固定電極（図示略）を有する。可動電極と固定電極とが互いに対向しており、外力印加によって可動部１８が変動すると、可動電極と固定電極との電極間隔が変動し、これら２つの電極によって構成されるコンデンサの静電容量が変動する。この容量変化が、センサ部１１の出力信号として、外部に出力される。本実施形態に係るセンサ部１１は、加速度センサである。なお、ＳＯＩ基板１０と示したが、半導体層１３，１４はシリコンに限らず、Ｇｅなどの半導体から成っても良い。

キャップ基板３０は、センサ部１１を保護するものである。キャップ基板３０におけるＳＯＩ基板１０との対向面３０ａには、局所的に厚さの薄くなった凹部３１が形成されている。凹部３１の底部とセンサ部１１とが対向するように、キャップ基板３０とＳＯＩ基板１０とが第２絶縁膜３２を介して接合されることで、凹部３１とＳＯＩ基板１０とによって構成される空間内に、センサ部１１が設けられている。なお、対向面３０ａの裏面３０ｂは、絶縁膜３３によって覆われており、その絶縁膜３３上に配線３４が形成されている。

貫通電極５０は、ワイヤ７０を介して、基板１０，３０それぞれを外部素子に接続するものである。貫通電極５０は、キャップ基板３０と外部素子とを接続する第１貫通電極５１、ＳＯＩ基板１０の第２半導体層１４に形成された配線（図示略）と外部素子とを接続する第２貫通電極５２、及び、ＳＯＩ基板１０の第１半導体層１３と外部素子とを接続する第３貫通電極５３を有する。図１に示すように、貫通電極５１，５２それぞれは、上記した配線３４と直接電気的に接続されている。

第１貫通電極５１は、絶縁膜３３を除去して形成された第１孔に、導電部材５４が埋め込まれて成る。第２貫通電極５２は、第１孔、裏面３０ｂから対向面３０ａに達する第１トレンチ５５、及び、該第１トレンチ５５の底部を構成する第２絶縁膜３２が除去されてなる第２孔それぞれに導電部材５４が埋め込まれて成る。第３貫通電極５３は、第１孔、第１トレンチ５５、この第１トレンチ５５の底部を形作る第２絶縁膜３２の一部及びその下に位置する第２半導体層１４、第１絶縁膜１２が除去されてなる第２トレンチ５６、及び、第２トレンチ５６の底部を構成する第１絶縁膜１２が除去されてなる第３孔を有し、第２トレンチ５６、及び、第３孔それぞれに導電部材５４が埋め込まれて成る。以下においては、第１トレンチ５５と第２孔とによって構成されるトレンチを、第３トレンチ５７、第２トレンチ５６と第４孔とによって構成されるトレンチを、第４トレンチ５８と示す。なお、図１では、符号５６を省略している。

ちなみに、トレンチ５５，５６を構成する側壁は、それぞれ第３絶縁膜５９によって構成されている。また、第３貫通電極５３を構成する第１トレンチ５５は、第４トレンチ５８（第２トレンチ５６）よりも開口面積が大きくなっている。本実施形態では、第３貫通電極５３を構成する第１トレンチ５５は、第２貫通電極５２を構成する第１トレンチ５５よりも開口面積が大きくなっている。第３貫通電極５３が、半導体装置１００の特徴点である。

次に、本実施形態に係る半導体装置１００の製造方法を図２〜図７に基づいて説明する。なお、図２〜図７では、製造方法の説明に不要な符合を省略している。

先ず、センサ部１１が形成されたＳＯＩ基板１０と、凹部３１と第２絶縁膜３２が形成されたキャップ基板３０とを準備する。以上が、準備工程である。

該準備工程後、図２に示すように、第２絶縁膜３２を介して、ＳＯＩ基板１０にキャップ基板３０を接合する。この際、ＳＯＩ基板１０とキャップ基板３０とを、真空雰囲気下に配置し、第２絶縁膜３２と第２半導体層１４それぞれの表層に不活性イオンビームを照射して、接合手を露出させた状態にて、第２絶縁膜３２と第２半導体層１４とを接触させて、直接接合する。これにより、基板１０，３０が互いに機械的に接合される。以上が、接合工程である。

該接合工程後、図３に示すように、キャップ基板３０に、裏面３０ｂから対向面３０ａ（第２絶縁膜３２）に達する第１トレンチ５５を形成する。以上が、第１トレンチ形成工程である。

該第１トレンチ形成工程後、図４に示すように、ある第１トレンチ５５の底部を形作る第２絶縁膜３２の一部及びその下に位置する第２半導体層１４を除去して、第１絶縁膜１２に達する第２トレンチ５６を形成する。以上が、第２トレンチ形成工程である。

該第２トレンチ形成工程後、図５に示すように、第１トレンチ５５の側面を構成するキャップ基板３０、及び、第２トレンチ５６の側面を構成する第２半導体層１４に第３絶縁膜５９を形成する。この際、熱酸化することで、第１トレンチ５５の側面を構成するキャップ基板３０、第２トレンチ５６の側面を構成する第２半導体層１４それぞれに第３絶縁膜５９を形成し、キャップ基板３０の裏面３０ｂに絶縁膜３３を形成する。以上が、絶縁膜形成工程である。

該絶縁膜形成工程後、図６に示すように、底部に第２トレンチ５６が形成された第１トレンチ５５を除く全ての第１トレンチ５５の底部を構成する第２絶縁膜３２、及び、第２トレンチ５６の底部を構成する第１絶縁膜１２を除去する。これにより、第１トレンチ５５と第２孔から成る第３トレンチ５７、及び、第２トレンチ５６と第４孔から成る第４トレンチ５８を形成する。以上が、絶縁膜除去工程である。

該絶縁膜除去工程後、図７に示すように、導電部材５４を、第３トレンチ５７、及び、第４トレンチ５８に埋め込み、且つ、絶縁膜３３にパターニングする。こうすることで、貫通電極５１〜５３と配線３４を形成する。この際、底部に第２トレンチ５６が形成された第１トレンチ５５には導電部材５４を埋め込まない。以上が、導電部材埋め込み工程である。

導電部材埋め込み工程後、貫通電極５１〜５３それぞれにワイヤ７０を接続する。以上が、ワイヤボンディング工程である。以上の工程を経ることで、図１に示す半導体装置１００が製造される。

次に、本実施形態に係る半導体装置１００の製造方法の作用効果を説明する。上記したように、キャップ基板３０からＳＯＩ基板１０の第１半導体層１３に到達するトレンチが、第１トレンチ５５と、第４トレンチ５８とから構成され、第４トレンチ５８の深さは、第２絶縁膜３２、第２半導体層１２、第１絶縁膜１２の３層分となっている。そして、この第１トレンチ５５は、第４トレンチ５８よりも開口面積が広く、第４トレンチ５８のみに導電部材５４が埋め込まれて、第３貫通電極５３が形成されている。これによれば、キャップ基板、第２絶縁膜、第２半導体層、第１絶縁膜の４層分の深さを有するトレンチに導電部材が埋め込まれてなる貫通電極と比べて、導電部材５４の埋め込み深さが浅くなる。そのため、トレンチへの導電部材の埋め込みがうまくいかなくなることが抑制され、電気的な接続不良の発生が抑制される。

また、絶縁性を確保するために、第１トレンチ５５及び第２トレンチ５６を構成する壁面に第３絶縁膜５９を形成するが、上記のように、第１トレンチ５５は、第４トレンチ５８（第２トレンチ５６）よりも開口面積が広くなっている。したがって、開口面積が一定である、上記した４層分の深さを有するトレンチに第３絶縁膜が形成される構成と比べて、第３絶縁膜５９の形成がうまくいかなくなることが抑制される。そのため、電気的な接続不良の発生が抑制される。

上記したように、底部に第４トレンチ５８が形成された第１トレンチ５５は、第４トレンチ５８よりも開口面積が広くなっている。そのため、第１トレンチ５５と第４トレンチ５８それぞれの開口面積が同一の構成と比べて、第４トレンチ５８に埋め込まれた導電部材５４（第３貫通電極５３）にワイヤ７０を接続することが容易となる。

第２絶縁膜３２が、キャップ基板３０に形成されている。これによれば、キャップ基板、ＳＯＩ基板、それぞれと第２絶縁膜とが異なる部材である構成と比べて、接合工程が簡素化される。

第３貫通電極５３を構成する第１トレンチ５５は、第２貫通電極５２を構成する第１トレンチ５５よりも開口面積が大きくなっている。また、導電部材埋め込み工程において、第２トレンチ５６と第４孔とによって構成される第４トレンチ５８に導電部材５４が埋め込まれることで、第３貫通電極５３は成る。これによれば、導電部材埋め込み工程において、第１トレンチと第４トレンチそれぞれに導電部材５４が埋め込まれる構成と比べて、導電部材５４の埋め込み時間が短縮される。

以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

本実施形態では、センサ部１１が、加速度センサである例を示した。しかしながら、センサ部１１としては、上記例に限定されず、物理量を静電容量変化によって検出するものであれば、適宜採用することができる。例えば、センサ部１１として、角速度センサを採用することができる。

特に説明しなかったが、図１に示すように、底部に第４トレンチ５８が形成される第１トレンチ５５の開口面積が、キャップ基板３０の厚さ方向において、一定である例を示した。しかしながら、図８に示すように、底部に第４トレンチ５８が形成される第１トレンチ５５の開口面積が、第２絶縁膜３２に近づくにつれて徐々に小さくなる構成を採用することもできる。これによれば、第１トレンチ５５の開口面積が、キャップ基板３０の厚さ方向において、一定である構成と比べて、第４トレンチ５８に埋め込まれた導電部材５４（第３貫通電極５３）へのワイヤ７０の接続が容易となる。

本実施形態では、１つのＳＯＩ基板１０に、キャップ基板３０が接合された例を示した。しかしながら、図９に示すように、ＳＯＩ基板１０の第１半導体層１３に、絶縁膜９１を介して半導体層９２が接合されてなる基板９０に、キャップ基板３０が接合された構成を採用することもできる。この場合、貫通電極５０は、上記した貫通電極５１〜５３の他に、第４貫通電極９３を有する。第４貫通電極９３は、第１孔、第１トレンチ５５、第４トレンチ５８、第４トレンチ５８の底部を形作る第２半導体層１４の一部及びその下に位置する絶縁膜９１が除去されてなる第５トレンチを有し、第５トレンチに導電部材５４が埋め込まれて成る。なお、図９では、半導体層９２にメンブレン９４が形成され、そのメンブレン９４上の第１半導体層１３に圧電素子９５が形成されてなる、圧力センサが形成されている。なお、メンブレンの一部を成す絶縁膜９１上に、固定部１５は位置しない。

本実施形態では、第２絶縁膜３２が、キャップ基板３０の一部である例を示した。しかしながら、第２絶縁膜３２は、基板１０，３０それぞれとは異なる部材であっても良い。

本実施形態では、絶縁膜形成工程において、熱酸化することで、第１トレンチ５５の側面を構成するキャップ基板３０、第２トレンチ５６の側面を構成する第２半導体層１４それぞれに第３絶縁膜５９を形成し、キャップ基板３０の裏面３０ｂに絶縁膜３３を形成する例を示した。しかしながら、例えば、ＣＶＤ法などによって、絶縁膜３３，５９を形成しても良い。

１０・・・ＳＯＩ基板
３０・・・キャップ基板
５５・・・第１トレンチ
５６・・・第２トレンチ
５７・・・第３トレンチ
５８・・・第４トレンチ
１００・・・半導体装置

Claims (7)

1. 第１絶縁膜（１２）が第１半導体層（１３）と第２半導体層（１４）との間に挟まれて成るＳＯＩ基板（１０）、及び、第２絶縁膜（３２）を介して、前記ＳＯＩ基板（１０）に接合されたキャップ基板（３０）を有する半導体装置の製造方法であって、
   前記第２半導体層（１４）に前記第２絶縁膜（３２）が接触する態様で、前記ＳＯＩ基板（１０）に前記キャップ基板（３０）を接合する接合工程と、
   該接合工程後、前記キャップ基板（３０）に、前記第２絶縁膜（３２）に達する第１トレンチ（５５）を形成する第１トレンチ形成工程と、
   該第１トレンチ形成工程後、ある第１トレンチ（５５）の底部を形作る第２絶縁膜（３２）の一部及びその下に位置する第２半導体層（１４）を除去して、前記第１絶縁膜（１２）に達する第２トレンチ（５６）を形成する第２トレンチ形成工程と、
   該第２トレンチ形成工程後、前記第１トレンチ（５５）の側面を構成するキャップ基板（３０）、及び、前記第２トレンチ（５６）の側面を構成する第２半導体層（１４）に第３絶縁膜（５９）を形成する絶縁膜形成工程と、
   該絶縁膜形成工程後、底部に前記第２トレンチ（５６）が形成された第１トレンチ（５５）を除く全ての第１トレンチ（５５）の底部を構成する第２絶縁膜（３２）、及び、前記第２トレンチ（５６）の底部を構成する第１絶縁膜（１２）を除去することで、前記第２半導体層（１４）を底部とする第３トレンチ（５７）、前記第１半導体層（１３）を底部とする第４トレンチ（５８）を形成する絶縁膜除去工程と、
   該絶縁膜除去工程後、前記第３トレンチ（５７）、及び、前記第４トレンチ（５８）に導電部材（５４）を埋め込む導電部材埋め込み工程と、を有し、
   底部に前記第４トレンチ（５８）が形成された第１トレンチ（５５）は、前記第４トレンチ（５８）よりも開口面積が広いことを特徴とする半導体装置の製造方法。
2. 前記導電部材埋め込み工程後、前記第４トレンチ（５８）に埋め込まれた導電部材（５４）に、ワイヤ（７０）を接続するワイヤボンディング工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第１トレンチ形成工程において、底部に前記第２トレンチ（５６）が形成される予定の第１トレンチ（５５）の開口面積が、前記第２絶縁膜（３２）に近づくにつれて徐々に小さくなるように、前記第１トレンチ（５５）を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記第２絶縁膜（３２）は、前記キャップ基板（３０）の一部であることを特徴とする請求項１〜３いずれか１項に記載の半導体装置の製造方法。
5. 前記絶縁膜形成工程において、前記第１トレンチ（５５）の側面を構成するキャップ基板（３０）、及び、前記第２トレンチ（５６）の側面を構成する第２半導体層（１４）それぞれを熱酸化することで、前記第３絶縁膜（５９）を形成することを特徴とする請求項１〜４いずれか１項に記載の半導体装置の製造方法。
6. 前記ＳＯＩ基板（１０）には、前記第２半導体層（１４）と前記第１絶縁膜（１２）とが所定形状に除去されて成る、センサ部（１１）が形成され、前記キャップ基板（３０）には、局所的にへこんだ凹部（３１）が形成されており、
   前記接合工程において、前記センサ部（１１）が、前記凹部（３１）によって囲まれるように、前記ＳＯＩ基板（１０）に前記キャップ基板（３０）を接合することを特徴とする請求項１〜５いずれか１項に記載の半導体装置の製造方法。
7. 前記センサ部（１１）は、角速度センサ、若しくは、加速度センサであることを特徴とする請求項６に記載の半導体装置の製造方法。

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