JP4650843B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置に関するものであり、特に、空洞が形成された半導体装置に関するものである。

半導体装置の中には、空洞内に形成された素子を有するものがある。特に可動部を有する素子は、密封された空洞内に設けられることにより良好な特性を有する場合がある。たとえば特開２００７−８５７４７号公報によれば、半導体装置である静電容量型加速度センサは、機密性を有するキャップ内部（空洞）に加速度検出部を有している。この空洞は、基板と、基板上に設けられた接合枠と、接合枠に接合されたキャップとにより形成されている。また酸化膜に挟まれた配線が接合枠を貫通するように設けられている。
特開２００７−８５７４７号公報

上記の加速度センサの製造過程において、配線が存在する面上に接合枠が形成される。この接合枠が形成される面は、配線の縁部分に配線の厚みに応じた凹凸を有している。よってこの面上に形成された接合枠の上面にも凹凸が形成される。この接合枠上面の凹凸が大き過ぎる場合、接合枠とキャップとの密な接合が困難となるので、空洞の機密性の確保が困難となるという問題があった。特に配線と酸化膜との形成の際の重ね合わせズレが大きくなると、接合枠の上面の凹凸がより大きくなり、この問題がより深刻となる。この接合枠上面の凹凸をより小さくするためには、上記従来の方法では配線を薄くしなければならない。すなわち上記従来の方法では、空洞の機密性の確保と、配線の電気抵抗の低減との両立が困難であるという課題があった。

本発明は、上記の課題を鑑みてなされたものであり、その目的は、空洞の機密性の確保と、配線の電気抵抗の低減とを両立することができる半導体装置および半導体装置の製造方法を提供することである。

本発明の一の局面にしたがう半導体装置は、基板と、第１および第２の配線と、素子と、部材と、キャップとを有している。基板は溝部を有している。第１の配線は、溝部に沿って溝部の底面上に設けられ、溝部の深さと同じ第１の膜厚を有している。第２の配線は、基板上に設けられ、第１の配線に電気的に接続され、第１の膜厚よりも厚い第２の膜厚を有している。素子は、基板上に設けられ、第２の配線と電気的に接続されている。部材は、基板との間に第１の配線を挟む部分を有し、基板上において第２の配線および素子を囲んでいる。キャップは、基板上の部材に囲まれた領域上に空洞が形成されるように部材上に設けられている。

本発明の他の局面にしたがう半導体装置は、基板と、配線と、被覆膜と、充填部と、素子と、部材と、キャップとを有している。基板は溝部を有している。配線は、溝部の側面との間に凹部が形成されるように、溝部に沿って溝部の底面上に設けられている。被覆膜は、一の材質からなり、基板の上面と、配線の上面と、凹部の内面とを被覆している。充填部は、一の材質と異なる材質からなり、被覆膜に被覆された凹部を充填している。素子は、基板上に設けられ、配線と電気的に接続されている。部材は、基板との間に配線および充填部の各々を挟む部分を有し、基板上において素子を囲んでいる。キャップは、基板上の部材に囲まれた領域上に空洞が形成されるように部材上に設けられている。

本発明のさらに他の局面にしたがう半導体装置は、基板と、配線と、パターンと、素子と、部材と、キャップとを有している。配線は基板上に設けられている。パターンは、配線と同じ材質からなり、配線の膜厚と同じ膜厚を有し、基板上に設けられ、平面視において配線と間隔を空けて配線を挟んでいる。素子は、基板上に設けられ、パターンと電気的に分離され、配線と電気的に接続されている。部材は、基板との間に配線およびパターンの各々を挟む部分を有し、基板上において素子を囲んでいる。キャップは、基板上の部材に囲まれた領域上に空洞が形成されるように部材上に設けられている。

本発明の半導体装置の製造方法は、以下の工程を有している。
基板の主面の一部を覆う配線が形成される。基板上に、配線を覆う第１の部分と、配線から露出した主面を覆う第２の部分とを有し、配線の膜厚と同じ膜厚を有する絶縁膜が形成される。第２の部分を覆い、第１の部分を露出する第１のマスク層が形成される。等方性エッチングにより、第１のマスク層から露出した絶縁膜が除去される。絶縁膜を除去する工程は、絶縁膜の第１の部分が除去され、かつ絶縁膜の第２の部分の配線に接する端部の表面が端部以外の第２の部分の表面よりも低くなる段差形状を有するように行われる。絶縁膜を除去する工程の後に、基板上に設けられかつ配線と電気的に接続された素子と、基板との間に配線および絶縁膜の各々を挟む部分を有しかつ基板上において素子を囲む部材とが形成される。基板上の部材に囲まれた領域上に空洞が形成されるように部材上にキャップが形成される。

本発明の一の局面にしたがう半導体装置によれば、第１の膜厚よりも厚い第２の膜厚を有している第２の配線が設けられているので、第１の膜厚の配線のみが設けられる場合に比して、素子への電気的接続のための配線の電気抵抗を小さくすることができる。また部材と基板との間に第２の膜厚よりも薄い第１の膜厚を有している第１の配線が設けられているため、第２の膜厚の配線のみが設けられる場合に比して部材上面の凹凸の発生を抑制することができるので、部材とキャップとを密に接合することができる。したがって、空洞の機密性の確保と、配線の電気抵抗の低減とを両立することができる。

本発明の他の局面にしたがう半導体装置によれば、溝部の側面と前記配線との間に形成される凹部が充填部により充填されるため、配線の膜厚が厚くても、配線の上面と充填部の上面とからなる面の凹凸を小さくすることができる。よってこの面上に形成される部材の上面の凹凸の発生が抑制されるので、部材とキャップとを密に接合することができる。したがって、空洞の機密性の確保と、配線の電気抵抗の低減とを両立することができる。

本発明のさらに他の局面にしたがう半導体装置によれば、パターンは配線と同じ材質からなるので、配線とパターンとを一括してパターニングすることができる。よって重ね合わせズレの影響を受けることなく、配線を挟むパターンにより配線に起因する凹凸を小さくすることができる。

本発明の半導体装置の製造方法によれば、第１のマスク層から露出した絶縁膜の除去が等方性エッチングにより行なわれるので、絶縁膜の端部が緩やかな段差形状を有する。よって絶縁膜の上面と配線の上面とからなる面の凹凸が緩やかとなるので、絶縁膜および配線の上に形成される部材の上面の凹凸が小さくなる。このため部材とキャップとを密に接合することができるので、空洞の機密性を確保することができる。

以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
はじめに本実施の形態の半導体装置としての加速度センサの構成について説明する。

図１は、本発明の実施の形態１における半導体装置としての加速度センサの構成を概略的に示す平面図である。図２は、図１のキャップが図示されていない平面図である。図３は、図２の一部拡大図である。図４〜図６のそれぞれは、図３のＩＶ−ＩＶ線、Ｖ−Ｖ線およびＶＩ−ＶＩ線に沿う概略的な部分断面図である。図７および図８のそれぞれは、図２のＶＩＩ−ＶＩＩ線およびＶＩＩＩ−ＶＩＩＩ線に沿う概略的な部分断面図である。図９は、図３のＩＸ−ＩＸ線に沿う概略的な部分断面図である。なお図１〜図３においては、基板と、この基板上に設けられた層間絶縁膜および窒化膜とが図示されていない。

主に図９を参照して、本実施の形態の半導体装置としての加速度センサは、主に、基板ＳＢ１と、ドープトポリシリコン層１３（第１の配線）と、ドープトポリシリコン層３（第２の配線）と、加速度検出部ＥＬ（素子）（図２）と、封止部６Ｓ（部材）と、キャップ１０とを有している。

基板ＳＢ１は、主面を有するシリコン基板１と、この主面上に形成された酸化膜２とを有している。酸化膜２はシリコン基板１と反対の側に溝部を有している。すなわち基板ＳＢ１は溝部を有している。

ドープトポリシリコン層１３は、この溝部に沿って溝部の底面上に位置している。ドープトポリシリコン層１３は、ドープされたポリシリコン（ドープトポリシリコン：ＤＯＰＯＳ(Doped Polycrystalline Silicon)）から形成されている。ドープされる不純物は、たとえば燐（Ｐ）である。ドープトポリシリコン層１３は、溝部の深さと同じ第１の膜厚を有し、好ましくは１００ｎｍ以下の膜厚を有している。

ドープトポリシリコン層３は、基板ＳＢ１上に設けられたドープトポリシリコンからなる層であり、第１の膜厚よりも厚い第２の膜厚を有し、好ましくは４００ｎｍ程度の膜厚を有している。ドープトポリシリコン層３はドープトポリシリコン層１３上に接するように形成された部分を有している。よってドープトポリシリコン層３はドープトポリシリコン層１３と電気的に接続されている。ドープトポリシリコン層３およびドープトポリシリコン層１３は、キャビティＣＶの内外を結ぶ３系統の配線ＰＦａ、ＰＦｂ、ＰＭ（図２および図１１）を構成している。なお溝部の側面とドープトポリシリコン層１３の側面との間の間隔寸法ＷＭ（図１２）は、加速度センサの製造工程における写真製版法に用いられる露光装置の重ね合わせ精度の寸法と、第１の膜厚との合計寸法程度とされることが好ましい。たとえばドープトポリシリコン層１３の膜厚が１００ｎｍであり重ね合わせ精度の寸法が２００ｎｍである場合、間隔寸法ＷＭは３００ｎｍ程度であることが好ましい。

加速度検出部ＥＬ（図２）は、基板ＳＢ１上に設けられた加速度を検出するための素子であり、ドープトポリシリコンから形成されている。加速度検出部ＥＬはドープトポリシリコン層１３を介してドープトポリシリコン層３と電気的に接続されている。

封止部６Ｓは、基板ＳＢ１との間にドープトポリシリコン層１３を挟む部分を有し、基板ＳＢ１上においてドープトポリシリコン層３および加速度検出部ＥＬ（図２）を囲んでいる。封止部６Ｓの膜厚は、ドープトポリシリコン層１３およびドープトポリシリコン層３の各々よりも厚く、たとえば４μｍである。封止部６Ｓは加速度検出部ＥＬと同じ材質で形成されている。すなわち封止部６Ｓはドープトポリシリコンから形成されている。

キャップ１０は、基板ＳＢ１上の封止部６Ｓに囲まれた領域上にキャビティＣＶ（空洞）が形成されるように封止部６Ｓ上に設けられている。キャップ１０と封止部６Ｓとの界面の凹凸は、好ましくは数十ｎｍ以下である。キャップ１０と封止部６Ｓとが陽極接合を用いて接合されいている場合は、キャップ１０の材質はガラスが好ましい。陽極接合の代わりにプラズマ接合または常温接合が用いられる場合は、ガラス製のキャップ１０の代わりにシリコン基板を用いることもできる。

また本実施の形態の加速度センサは、さらに、電極パッド９Ｆａ、９Ｆｂ、９Ｍと、この電極パッド９Ｆａ、９Ｆｂ、９Ｍの各々と基板ＳＢ１との間に個別に形成されたパッド台６Ｐと、層間絶縁膜４と、窒化膜５と、酸化膜７と、ポリシリコン膜８とを有している。

電極パッド９Ｆａ、９Ｆｂ、９Ｍの各々は、アルミニウムからなるパッドであり、キャビティＣＶの外部において、基板ＳＢ１上に個別に設けられたパッド台６Ｐの上に位置している。パッド台６Ｐは、加速度検出部ＥＬと同じ材質で形成されている。すなわちパッド台６Ｐはドープトポリシリコンから形成されている。電極パッド９Ｆａ、９Ｆｂ、９Ｍのそれぞれは、個別に形成されたパッド台６Ｐを介して配線ＰＦａ、ＰＦｂ、ＰＭに電気的に接続されている。なおパッド台６Ｐを設けずに、電極パッド９Ｆａ、９Ｆｂ、９Ｍのそれぞれが直接に配線ＰＦａ、ＰＦｂ、ＰＭと接する構成とすることもできる。

層間絶縁膜４は、ドープトポリシリコン層３とドープトポリシリコン層１３とが積層された部分の一部を絶縁している。また層間絶縁膜４は開口部を有しており、この開口部においてドープトポリシリコン層３とドープトポリシリコン層１３とが接している。また層間絶縁膜４は、基板ＳＢ１上のドープトポリシリコン層１３が形成されていない領域において、ドープトポリシリコン層３と酸化膜２とを隔てている。

窒化膜５は、基板ＳＢ１と、ドープトポリシリコン層１３と、層間絶縁膜４と、ドープトポリシリコン層３とを被覆している。また窒化膜５は開口部を有しており、この開口部においてパッド台６Ｐおよび加速度検出部ＥＬの各々は配線ＰＦａ、ＰＦｂ、ＰＭ（図２）のいずれかと接続されている。ポリシリコン膜８は、封止部６Ｓのキャップ１０側の面を被覆している。酸化膜７は封止部６Ｓとポリシリコン膜８との間の一部に位置している。なお陽極接合が用いられない場合は、酸化膜７およびポリシリコン膜８が省略された構成が好ましい。

次に加速度検出部ＥＬの構成と、加速度検出部ＥＬが加速度を検出する原理とについて説明する。

主に図２を参照して、加速度検出部ＥＬは、固定電極６Ｆａ、６Ｆｂ、および可動電極６Ｍを有している。固定電極６Ｆａ、６Ｆｂ、および可動電極６Ｍの各々は櫛歯電極を有している。固定電極６Ｆａ、６Ｆｂの各々の櫛歯は、可動電極６Ｍの櫛歯に対して一の方向（図中横方向）に沿って間隔を空けて対向することにより、キャパシタＣ１、Ｃ２（図１０）を形成している。

可動電極６Ｍは、バネ部ＳＰｘ、ＳＰｙを有している。バネ部ＳＰｘ、ＳＰｙの各々は、基板ＳＢ１上において一の方向（図中横方向）に弾性的に伸縮するように撓むことができるように構成されている。バネ部ＳＰｘ、ＳＰｙのそれぞれの一方端は、アンカーＡＮｘ、ＡＮｙにより基板ＳＢ１に固定された固定端とされている。バネ部ＳＰｘ、ＳＰｙのそれぞれの他方端すなわち自由端は、可動電極６Ｍの一方端および他方端に固定されている。これにより可動電極６Ｍは基板ＳＢ１に対して一の方向に沿って変位可能に支持されている。この変位は可動電極６Ｍが受ける一の方向に沿った加速度に応じて生じるので、この変位をキャパシタＣ１、Ｃ２の静電容量に基づいて算出することにより、一の方向に沿った加速度を検出することができる。

次に本実施の形態の変形例の構成について説明する。
図１１を参照して、上記の本実施の形態の加速度センサは１つの加速度検出部ＥＬを有しているが、本変形例の加速度センサは複数の加速度検出部ＥＬ（図示せず）を有している。各加速度検出部ＥＬの可動電極６Ｍは、共通の電極パッド９Ｍに電気的に接続されている。このような接続を行なうためには、配線ＰＭが分岐されて各加速度検出部ＥＬに接続されればよい。このためにドープトポリシリコン層１３から分岐されたドープトポリシリコン層１３ｖが形成されている。

ドープトポリシリコン層１３ｖは、基板ＳＢ１上において配線ＰＦｂのドープトポリシリコン層３と交差している。この交差する部分において、ドープトポリシリコン層１３ｖと、配線ＰＦｂのドープトポリシリコン層３との間は層間絶縁膜４により隔てられている。なおドープトポリシリコン層１３ｖとドープトポリシリコン層１３とは、１層のドープトポリシリコン層に対するパターニングにより一括して形成することができる。

次に本実施の形態の半導体装置としての加速度センサの製造方法について説明する。
図１３〜図２４は、本発明の実施の形態１における半導体装置としての加速度センサの製造方法を工程順に示す概略的な部分断面図である。なお図１３〜図２４の各々の断面位置は、図９の断面位置に対応している。

主に図１３を参照して、シリコン基板１上に酸化膜２が形成される。シリコン基板１が関与する寄生容量を低減するため、通常は酸化膜２の膜厚は１μｍ以上とされる。酸化膜２の表面に、ドープトポリシリコン層１３（図９）の膜厚（第１の膜厚）と同じ深さの溝が形成される。溝の深さは、たとえば１００ｎｍである。

図１４を参照して、ドープトポリシリコン層が成膜され、この層が写真製版法によりパターニングされるることで、ドープトポリシリコン層１３が形成される。

図１５を参照して、酸化膜などの絶縁膜が成膜され、この膜が写真製版法によりパターニングされるることで、層間絶縁膜４が形成される。

図１６を参照して、ドープトポリシリコン層が成膜され、この層が写真製版法によりパターニングされるることで、ドープトポリシリコン層３が形成される。成膜されるドープトポリシリコン層の膜厚は、たとえば４００ｎｍである。

図１７を参照して、窒化膜が成膜され、この膜が写真製版法によりパターニングされるることで、窒化膜５が形成される。

主に図１８を参照して、たとえばＰＳＧ(phosphosilicate glass)からなる層が成膜され、この層が写真製版法によりパターニングされるることで犠牲層２０が形成される。犠牲層２０は加速度検出部ＥＬ（図９）が基板ＳＢ１上において浮いている領域に設けられる。

図１９を参照して、ドープトポリシリコン層６が成膜される。ドープトポリシリコン層６の膜厚は、たとえば４μｍである。

図２０を参照して、ドープトポリシリコン層６上に酸化膜が成膜され、この膜が写真製版法によりパターニングされるることで、酸化膜７が形成される。このパターニングにより酸化膜７に開口部ＯＰが形成される。

図２１を参照して、ポリシリコン膜が成膜され、この膜が写真製版法によりパターニングされるることで、ポリシリコン膜８が形成される。

主に図２２を参照して、ドープトポリシリコン層６、酸化膜７およびポリシリコン膜８がパターニングされることで、パッド台６Ｐ、封止部６Ｓ、可動電極６Ｍ、固定電極６Ｆｂおよび６Ｆａ（図２）が形成される。

図２３を参照して、パッド台６Ｐ上に電極パッド９Ｍが形成される。
図２４を参照して、犠牲層２０が除去される工程（リリース工程）が行なわれる。この際、層間絶縁膜４は窒化膜５により保護される。

再び図９を参照して、キャップ１０が封止部６Ｓ上に接合される。接合方法としては、陽極接合、プラズマ接合または常温接合がある。陽極接合が用いられる場合、酸化膜７により接合部分に封止部６Ｓの不純物が拡散してくることが抑制されるので、不純物に起因する接合強度の低下が抑制される。

以上により、本実施の形態の加速度センサが得られる。なお上記の説明においては１個の加速度センサが製造される様子を図示したが、量産工程においては、複数の加速度センサが１枚の基板上に形成される工程（ウエハレベル工程）が行なわれた後に各加速度センサが分離されることが好ましい。

本実施の形態によれば、配線ＰＦａ、ＰＦｂ、ＰＭの各々として第１の膜厚よりも厚い第２の膜厚を有しているドープトポリシリコン層３が設けられている。よって第１の膜厚のドープトポリシリコン層１３のみが設けられる場合に比して、加速度検出部ＥＬへの電気的接続の電気抵抗を小さくすることができる。また封止部６Ｓと基板ＳＢ１との間に第２の膜厚よりも薄い第１の膜厚を有しているドープトポリシリコン層１３が設けられている。よって配線ＰＦａ、ＰＦｂ、ＰＭの各々として第２の膜厚のドープトポリシリコン層３のみが設けられる場合に比して封止部６Ｓ上面の凹凸の発生を抑制することができるので、封止部６Ｓとキャップ１０とを密に接合することができる。したがって、キャビティＣＶの機密性の確保と、配線ＰＦａ、ＰＦｂ、ＰＭの各々の電気抵抗の低減とを両立することができる。

また加速度検出部ＥＬおよび封止部６Ｓの各々がドープトポリシリコンからなるので、加速度検出部ＥＬに導電性を付与し、かつ、図２１から図２２に至る工程に示すように、加速度検出部ＥＬと封止部６Ｓとを一括して形成することができる。

また加速度検出部ＥＬは基板ＳＢ１に対して変位可能に設けられている可動電極６Ｍを有している。これによりキャビティＣＶ内に可動部を有する加速度検出部ＥＬを形成することができる。

また基板ＳＢ１の溝部の深さと、ドープトポリシリコン層１３の膜厚（第１の膜厚）とが同じであることにより、封止部６Ｓが形成される面の凹凸が抑制されるので、封止部６Ｓの上面（キャップ１０側の面）の平滑性が高くなる。これにより、封止部６Ｓとキャップ１０との接合強度を高めることができる。

また、図１２に示すように、酸化膜２の溝部の側面とドープトポリシリコン層１３の側面との間隔が上述した間隔寸法ＷＭとされる。これにより図２５に示す成長過程（図中破線）を経て、ほぼ平滑な上面を有する封止部６Ｓが形成される。なお、図２６に示すように、酸化膜２の溝部の側面とドープトポリシリコン層１３の側面との間隔が間隔寸法ＷＭに比して大きい間隔寸法ＷＭＣを有している場合、封止部６Ｓの上面に凹部がより大きくなるので、封止部６Ｓとキャップ１０との接合強度が低下してしまう。

本実施の形態の変形例によれば、図１１に示すように、ドープトポリシリコン層１３ｖを有する配線ＰＭと、配線ＰＦｂとのように、互いに絶縁されつつ交差する配線を設けることができる。よって配線同士が交差しないように配線を迂回させなければならない場合に比して、加速度センサ内の配線形成に必要な領域を小さくすることができるので、加速度センサを小型化することができる。

（実施の形態２）
はじめに本実施の形態の半導体装置としての加速度センサの構成について説明する。

図２７は、本発明の実施の形態２における半導体装置としての加速度センサの構成を概略的に示す部分平面図である。なお、図２７においては、キャップと、基板と、この基板上に設けられた層間絶縁膜および窒化膜とが図示されていない。図２８および図２９のそれぞれは、図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線およびＸＸＩＸ−ＸＸＩＸ線に沿う概略的な部分断面図である。

主に図２８および図２９を参照して、本実施の形態における加速度センサは、実施の形態１における溝部を有する基板ＳＢ１（図４および図９）の代わりに、溝部を有する基板ＳＢ２を含んでいる。基板ＳＢ２は、シリコン基板１（溝部の底面をなす基材部）と、酸化膜２ｆと、酸化膜１６（溝部の側面をなす絶縁膜）とを有している。酸化膜２ｆはシリコン基板１上に設けられている。シリコン基板１が関与する寄生容量を低減するため、通常は酸化膜２ｆの膜厚は１μｍ以上とされる。酸化膜１６は酸化膜２ｆ上に選択的に設けられており、酸化膜２ｆ上の酸化膜１６が設けられていない領域が基板ＳＢ２の溝部となっている。

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

次に本実施の形態の半導体装置としての加速度センサの製造方法について説明する。
図３０〜図３３は、本発明の実施の形態２における半導体装置としての加速度センサの製造方法を工程順に概略的に示す部分断面図である。なお図３０〜図３３の各々の断面位置は、図２８の断面位置に対応している。

図３０を参照して、シリコン基板１上に酸化膜２ｆが形成される。次にドープトポリシリコン層が成膜され、この層が写真製版法によりパターニングされるることで、ドープトポリシリコン層１３が形成される。ドープトポリシリコン層１３の膜厚は、たとえば１００ｎｍである。

図３１を参照して、酸化膜が成膜され、この膜が写真製版法によりパターニングされるることで、酸化膜１６が形成される。酸化膜１６の膜厚は、ドープトポリシリコン層１３の膜厚（第１の膜厚）と同じとされる。

図３２を参照して、酸化膜などの絶縁膜が成膜され、この膜が写真製版法によりパターニングされるることで、層間絶縁膜４が形成される。

図３３を参照して、ドープトポリシリコン層が成膜され、この層が写真製版法によりパターニングされるることで、ドープトポリシリコン層３が形成される。成膜されるドープトポリシリコン層の膜厚は、たとえば４００ｎｍである。

なおこれ以降の工程は、実施の形態１における図１７〜図２４とほぼ同じであるため、その説明を繰り返さない。

本実施の形態によれば、実施の形態１と同様の作用効果を得ることができる。
（実施の形態３）
はじめに本実施の形態の半導体装置としての加速度センサの構成について説明する。

図３４は、本発明の実施の形態３における半導体装置としての加速度センサの構成を概略的に示す部分平面図である。なお、図３４においては、キャップと、基板と、この基板上に設けられた酸化膜および窒化膜とが図示されていない。図３５および図３６のそれぞれは、図３４のＸＸＸＶ−ＸＸＸＶ線およびＸＸＸＶＩ−ＸＸＸＶＩ線に沿う概略的な部分断面図である。

主に図３５および図３６を参照して、本実施の形態の半導体装置としての加速度センサは、主に、基板ＳＢ３と、ドープトポリシリコン層３０と、酸化膜４０とを有している。

基板ＳＢ３は、主面を有するシリコン基板１と、この主面上に形成された酸化膜２ｆとを有している。酸化膜２ｆ上の一部に酸化膜４０が形成されている。基板ＳＢ３および酸化膜４０からなる構造は、酸化膜２ｆ上の酸化膜４０が形成されていない領域に溝部を有している。

ドープトポリシリコン層３０は、この溝部に沿って溝部の底面上に位置している。ドープトポリシリコン層３０は、ドープトポリシリコンから形成されている。ドープされる不純物は、たとえば燐（Ｐ）である。ドープトポリシリコン層３０は、溝部の深さ、すなわち酸化膜４０の膜厚と同じ膜厚を有している。ドープトポリシリコン層３０は、キャビティＣＶの内外を結ぶ３系統の配線ＰＦａ、ＰＦｂ、ＰＭ（図３４）を構成している。

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

次に本実施の形態の半導体装置としての加速度センサの製造方法について説明する。
図３７〜図３９は、本発明の実施の形態３における半導体装置としての加速度センサの製造方法を工程順に示す概略的な部分断面図である。なお図３７〜図３９の各々の断面位置は、図３５の断面位置に対応している。

図３７を参照して、シリコン基板１上に酸化膜２ｆが成膜されることで、基板ＳＢ３が形成される。シリコン基板１が関与する寄生容量を低減するため、通常は酸化膜２ｆの膜厚は１μｍ以上とされる。基板ＳＢ３の主面（酸化膜２ｆ側の面）上にドープトポリシリコン層が成膜され、この層が写真製版法によりパターニングされるることで、基板ＳＢ３の主面の一部を覆うドープトポリシリコン層３０（配線）が形成される。

図３８を参照して、基板ＳＢ３上に、ドープトポリシリコン層３０を覆う部分（第１の部分）と、ドープトポリシリコン層３０から露出した基板ＳＢ３の主面を覆う部分（第２の部分）とを有する酸化膜４０Ｂ（絶縁膜）が形成される。次に第２の部分を覆い、かつ第１の部分を露出するように、レジストマスク層１５（第１のマスク層）が形成される。次に等方性エッチングにより、レジストマスク層１５から露出した酸化膜４０Ｂが除去される。等方性エッチングは、たとえば希薄なフッ化水素酸を用いたウェットエッチングである。次にレジストマスク層１５が除去される。

主に図３９を参照して、上記の等方性エッチングにより、酸化膜４０Ｂ（図３９）から酸化膜４０が形成される。

なおこれ以降の工程は、実施の形態１における図１７〜図２４とほぼ同じであるため、その説明を繰り返さない。

次に比較例の加速度センサの構成について説明する。
図４０および図４１のそれぞれは、比較例における加速度センサの構成を概略的に示す部分断面図である。なお、図４０の断面位置は図３５の断面位置に対応している。また図４１の断面位置は図３６の断面位置に沿っている。

図４０および図４１を参照して、比較例の加速度センサは、基板ＳＢ１とドープトポリシリコン層３０とを有している。基板ＳＢ１は異方性エッチングにより形成された溝部を有している。この溝部の底面上にドープトポリシリコン層３０が設けられている。

本実施の形態によれば、等方性エッチングにより酸化膜４０Ｂ（図３８）がパターニングされて酸化膜４０が形成される。このため、図４２に示すように、酸化膜４０の端部が緩やかな段差形状を有する。よって酸化膜４０およびドープトポリシリコン層３０の上面の凹凸が緩やかとなるので、酸化膜４０およびドープトポリシリコン層３０の上に形成される封止部６Ｓの上面の凹凸が小さくなる。このため封止部６Ｓとキャップ１０とを密に接合することができるので、キャビティＣＶの機密性の確保と、配線ＰＦａ、ＰＦｂ、ＰＭの電気抵抗の低減とを両立することができる。また上記の酸化膜４０の端部の形状により、酸化膜４０の端部における応力が緩和される。これによりクラックの発生を抑制することができるので、加速度センサの信頼性を高めることができる。

なお比較例（図４０および図４１）の構造によれば、図４３のように酸化膜２の溝部の側面部が急峻な段差形状を有するので、溝部の側面部での応力（図中矢印）が大きくなる。

（実施の形態４）
はじめに本実施の形態の半導体装置としての加速度センサの構成について説明する。

図４４は、本発明の実施の形態４における半導体装置としての加速度センサの構成を概略的に示す部分平面図である。なお、図４４においては、キャップと、基板と、この基板上に設けられた窒化膜とが図示されていない。図４５および図４６のそれぞれは、図４４のＸＬＶ−ＸＬＶ線およびＸＬＶＩ−ＸＬＶＩ線に沿う概略的な部分断面図である。

主に図４５および図４６を参照して、本実施の形態における加速度センサは、実施の形態３における基板ＳＢ３および酸化膜４０（図３５および図３６）の代わりに、基板ＳＢ１（溝部を有する基板）を有している。また本実施の形態における加速度センサは、さらにポリシリコン層１１（被覆膜）および酸化膜１２（充填部）を有している。

基板ＳＢ１の溝部に沿って溝部の底面上にドープトポリシリコン層３０が位置している。ドープトポリシリコン層３０により配線ＰＦａ、ＰＦｂ、ＰＭ（図４４）が構成されている。たとえば、溝部の深さおよびドープトポリシリコン層３０の膜厚の各々は４００ｎｍであり、溝部の側面とドープトポリシリコン層３０の側面との間隔は５００ｎｍである。なおこの間隔は、ドープトポリシリコン層３０の膜厚と、製造時の写真製版工程のアラインメント精度とにより決定される。

基板ＳＢ１の溝部の側面とドープトポリシリコン層３０の側面との間の凹部の内面はポリシリコン（一の材質）からなるポリシリコン層１１により被覆されている。ポリシリコン層１１により被覆された凹部の内部は酸化物（一の材質と異なる材質）からなる酸化膜１２によりほぼ充填されている。酸化膜１２の上面は基板ＳＢ１の主面に対して緩やかな傾斜を有している。

なお、上記以外の構成については、上述した実施の形態１または３の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

次に本実施の形態の半導体装置としての加速度センサの製造方法について説明する。
図４７〜図５２は、本発明の実施の形態４における半導体装置としての加速度センサの製造方法を工程順に概略的に示す部分断面図である。なお図４７〜図５２の各々の断面位置は、図４５の断面位置に対応している。

図４７を参照して、シリコン基板１上に酸化膜２が形成される。シリコン基板１が関与する寄生容量を低減するため、通常は酸化膜２の膜厚は１μｍ以上とされる。酸化膜２の表面に、ドープトポリシリコン層３０（図４５）の膜厚と同じ深さの溝が形成される。これにより基板ＳＢ１が形成される。溝の深さは、たとえば４００ｎｍである。

図４８を参照して、ドープトポリシリコン層が成膜され、この層が写真製版法によりパターニングされるることで、ドープトポリシリコン層３０が形成される。基板ＳＢ１の溝部の側面と、ドープトポリシリコン層３の側面との間には凹部が形成される。

図４９を参照して、上記凹部の内面を被覆するようにポリシリコン層１１が成膜される。

図５０を参照して、ポリシリコン層１１により被覆された凹部を充填するように、酸化膜１２が成膜される。酸化膜１２の膜厚をドープトポリシリコン層３０の膜厚に比して十分に厚くすることにより、酸化膜１２表面の段差を小さくすることができる。次に酸化膜１２に対してエッチバックが開始される。

図５１を参照して、上記のエッチバックがポリシリコン層１１をストッパー層として停止される。

図５２を参照して、ポリシリコン層１１がパターニングされる。なおポリシリコン層１１にドープトポリシリコン層３０の不純物が拡散することによりポリシリコン層１１の抵抗率が低下するので、複数のポリシリコン層１１間の短絡を防止するためには、異なるポリシリコン層１１間の間隔を、たとえば１００μｍ以上とする。

なおこれ以降の工程は、実施の形態１における図１７〜図２４とほぼ同じであるため、その説明を繰り返さない。

本実施の形態によれば、図４５および図４６に示すように基板ＳＢ１の側面とドープトポリシリコン層３０の側面との間の凹部が酸化膜１２により充填されることで平滑化されるので、この凹部上に形成される封止部６Ｓ上面の凹凸の発生を抑制することができる。よって封止部６Ｓとキャップ１０とを密に接合することができる。したがって、キャビティＣＶの機密性の確保と、配線ＰＦａ、ＰＦｂ、ＰＭの各々の電気抵抗の低減とを両立することができる。

また酸化膜１２の上面は基板ＳＢ１の主面に対して緩やかな傾斜を有している。これにより凹部における基板ＳＢ１の主面内方向（図４５および図４６における横方向）の応力が緩和される。これによりクラックの発生を抑制することができるので、加速度センサの信頼性を高めることができる。

（実施の形態５）
はじめに本実施の形態の半導体装置としての加速度センサの構成について説明する。

図５３は、本発明の実施の形態５における半導体装置としての加速度センサの構成を概略的に示す部分平面図である。図５４および図５５のそれぞれは、図５３のＬＩＶ−ＬＩＶ線およびＬＶ−ＬＶ線に沿う概略的な部分断面図である。なお、図５３においては、キャップと、基板と、この基板上に設けられた層間絶縁膜および窒化膜とが図示されていない。

主に図５３〜図５５を参照して、本実施の形態における加速度センサは、実施の形態１における基板ＳＢ１（図４および図９）の代わりに、基板ＳＢ３を有している。また本実施の形態における加速度センサは、さらにドープトポリシリコン層１３ａ（配線を挟むパターン）を有している。

基板ＳＢ３は、主面を有するシリコン基板１と、この主面上に形成された酸化膜２ｆとを有している。基板ＳＢ３上に、加速度検出部ＥＬのための配線としてドープトポリシリコン層１３が形成されている。また基板ＳＢ３上において、ドープトポリシリコン層１３と間隔を空けて、ドープトポリシリコン層１３を挟むドープトポリシリコン層１３ａが設けられている。ドープトポリシリコン層１３とドープトポリシリコン層１３ａとは、同じ材質からなり、かつ同じ厚みを有している。封止部６Ｓは、基板ＳＢ３との間にドープトポリシリコン層１３およびドープトポリシリコン層１３ａを挟む部分を有し、基板ＳＢ３上において加速度検出部ＥＬを囲んでいる。封止部６Ｓおよび加速度検出部ＥＬはドープトポリシリコンからなる。

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

次に本実施の形態の半導体装置としての加速度センサの製造方法について説明する。
図５６および図５７は、本発明の実施の形態５における半導体装置としての加速度センサの製造方法の第１工程を概略的に示す部分断面図である。また図５８および図５９は、本発明の実施の形態５における半導体装置としての加速度センサの製造方法の第２工程を概略的に示す部分断面図である。なお図５６および図５８の各々の断面位置は、図５４の断面位置に対応している。また図５７および図５９の各々の断面位置は、図５５の断面位置に対応している。

図５６および図５７を参照して、シリコン基板１上に酸化膜２ｆが形成される。次にドープトポリシリコン層が成膜され、この層が写真製版法によりパターニングされるることで、ドープトポリシリコン層１３およびドープトポリシリコン層１３ａが一括して形成される。ドープトポリシリコン層の膜厚は、たとえば１００ｎｍである。またドープトポリシリコン層１３とドープトポリシリコン層１３ａとの間隔は、たとえば１μｍ以下である。

図５８および図５９を参照して、酸化膜が成膜され、この膜が写真製版法によりパターニングされるることで、層間絶縁膜４が形成される。

なおこれ以降の工程は、実施の形態１における図１７〜図２４とほぼ同じであるため、その説明を繰り返さない。

本実施の形態によれば、基板ＳＢ３上にドープトポリシリコン層１３が形成されることによる突起がドープトポリシリコン層１３ａに挟まれることにより平滑化される。これによりドープトポリシリコン層１３および１３ａを基板ＳＢ３と挟むように形成される封止部６Ｓの上面に凹凸が発生することが抑制される。よって封止部６Ｓとキャップ１０とを密に接合することができる。したがって、キャビティＣＶの機密性の確保と、配線ＰＦａ、ＰＦｂ、ＰＭの各々の電気抵抗の低減とを両立することができる。

またドープトポリシリコン層１３とドープトポリシリコン層１３ａとは、同じドープトポリシリコン膜から形成されるので、ドープトポリシリコン層１３およびドープトポリシリコン層１３ａの各々の膜厚を確実に同じにすることができる。よってドープトポリシリコン層１３ａによる平滑化を、より確実に行なうことができる。

またドープトポリシリコン層１３とドープトポリシリコン層１３ａとは一括して形成されるため、ドープトポリシリコン層１３とドープトポリシリコン層１３ａとの間に製造工程における重ね合わせズレが生じることがない。よってドープトポリシリコン層１３ａによる上記平滑化を、より確実に行なうことができる。

（実施の形態６）
はじめに本実施の形態の半導体装置としての加速度センサの構成について説明する。

図６０は、本発明の実施の形態６における半導体装置としての加速度センサの構成を概略的に示す部分平面図である。図６１および図６２のそれぞれは、図６０のＬＸＩ−ＬＸＩ線およびＬＸＩＩ−ＬＸＩＩ線に沿う概略的な部分断面図である。なお、図６０においては、キャップと、基板と、この基板上に設けられた窒化膜とが図示されていない。

主に図６１および図６２を参照して、本実施の形態における加速度センサは、実施の形態５と異なりドープトポリシリコン層３（図５４）が設けられておらず、ドープトポリシリコン層１３のみにより加速度検出部ＥＬのための配線が形成されている。またドープトポリシリコン層１３ａの一部は、加速度検出部ＥＬの固定電極６Ｆａ、６Ｆｂおよび可動電極６Ｍに面して設けられている。

本実施の形態によれば、実施の形態５と同様の作用効果が得られる。また基板ＳＢ３上の加速度検出部ＥＬが形成される領域上にドープトポリシリコン層１３ａが形成されているので、加速度検出部ＥＬが形成される面をより平滑にすることができる。よって加速度検出部ＥＬの櫛歯に段差が形成されることが抑制される。特に可動電極６Ｍの段差が抑制されることにより加速度検出部ＥＬの機械特性を向上させることができる。なお加速度検出部ＥＬが形成される面の段差が大きいと、図６３の比較例に示すように、加速度検出部ＥＬに生じる段差ＢＰが大きくなることで、加速度検出部ＥＬの機械特性が劣化する。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、空洞が形成された半導体装置およびその製造方法に特に有利に適用され得る。

本発明の実施の形態１における半導体装置としての加速度センサの構成を概略的に示す平面図である。 図１のキャップが図示されていない平面図である。 図２の一部拡大図である。 図３のＩＶ−ＩＶ線に沿う概略的な部分断面図である。 図３のＶ−Ｖ線に沿う概略的な部分断面図である。 図３のＶＩ−ＶＩ線に沿う概略的な部分断面図である。 図２のＶＩＩ−ＶＩＩ線に沿う概略的な部分断面図である。 図２のＶＩＩＩ−ＶＩＩＩ線に沿う概略的な部分断面図である。 図３のＩＸ−ＩＸ線に沿う概略的な部分断面図である。 本発明の実施の形態１における半導体装置としての加速度センサの構成を概略的に示す回路図である。 本発明の実施の形態１における半導体装置としての加速度センサの配線を概略的に示す平面図である。 本発明の実施の形態１における半導体装置としての加速度センサの配線と基板の溝部との位置関係を示す概略的な部分断面図である。 本発明の実施の形態１における半導体装置としての加速度センサの製造方法の第１工程を示す概略的な部分断面図である。 本発明の実施の形態１における半導体装置としての加速度センサの製造方法の第２工程を示す概略的な部分断面図である。 本発明の実施の形態１における半導体装置としての加速度センサの製造方法の第３工程を示す概略的な部分断面図である。 本発明の実施の形態１における半導体装置としての加速度センサの製造方法の第４工程を示す概略的な部分断面図である。 本発明の実施の形態１における半導体装置としての加速度センサの製造方法の第５工程を示す概略的な部分断面図である。 本発明の実施の形態１における半導体装置としての加速度センサの製造方法の第６工程を示す概略的な部分断面図である。 本発明の実施の形態１における半導体装置としての加速度センサの製造方法の第７工程を示す概略的な部分断面図である。 本発明の実施の形態１における半導体装置としての加速度センサの製造方法の第８工程を示す概略的な部分断面図である。 本発明の実施の形態１における半導体装置としての加速度センサの製造方法の第９工程を示す概略的な部分断面図である。 本発明の実施の形態１における半導体装置としての加速度センサの製造方法の第１０工程を示す概略的な部分断面図である。 本発明の実施の形態１における半導体装置としての加速度センサの製造方法の第１１工程を示す概略的な部分断面図である。 本発明の実施の形態１における半導体装置としての加速度センサの製造方法の第１２工程を示す概略的な部分断面図である。 本発明の実施の形態１における半導体装置としての加速度センサの封止部が形成される様子を示す概略的な部分断面図である。 比較例における加速度センサの封止部が形成される様子を示す概略的な部分断面図である。 本発明の実施の形態２における半導体装置としての加速度センサの構成を概略的に示す部分平面図である。 図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う概略的な部分断面図である。 図２７のＸＸＩＸ−ＸＸＩＸ線に沿う概略的な部分断面図である。 本発明の実施の形態２における半導体装置としての加速度センサの製造方法の第１工程を概略的に示す部分断面図である。 本発明の実施の形態２における半導体装置としての加速度センサの製造方法の第２工程を概略的に示す部分断面図である。 本発明の実施の形態２における半導体装置としての加速度センサの製造方法の第３工程を概略的に示す部分断面図である。 本発明の実施の形態２における半導体装置としての加速度センサの製造方法の第４工程を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置としての加速度センサの構成を概略的に示す部分平面図である。 図３４のＸＸＸＶ−ＸＸＸＶ線に沿う概略的な部分断面図である。 図３４のＸＸＸＶＩ−ＸＸＸＶＩ線に沿う概略的な部分断面図である。 本発明の実施の形態３における半導体装置としての加速度センサの製造方法の第１工程を示す概略的な部分断面図である。 本発明の実施の形態３における半導体装置としての加速度センサの製造方法の第２工程を示す概略的な部分断面図である。 本発明の実施の形態３における半導体装置としての加速度センサの製造方法の第３工程を示す概略的な部分断面図である。 比較例における加速度センサの構成を概略的に示す部分断面図である。 比較例における加速度センサの構成を概略的に示す部分断面図である。 図３６の破線部ＸＬＩＩの拡大図である。 比較例における加速度センサの図４２に対応する図である。 本発明の実施の形態４における半導体装置としての加速度センサの構成を概略的に示す部分平面図である。 図４４のＸＬＶ−ＸＬＶ線に沿う概略的な部分断面図である。 図４４のＸＬＶＩ−ＸＬＶＩ線に沿う概略的な部分断面図である。 本発明の実施の形態４における半導体装置としての加速度センサの製造方法の第１工程を概略的に示す部分断面図である。 本発明の実施の形態４における半導体装置としての加速度センサの製造方法の第２工程を概略的に示す部分断面図である。 本発明の実施の形態４における半導体装置としての加速度センサの製造方法の第３工程を概略的に示す部分断面図である。 本発明の実施の形態４における半導体装置としての加速度センサの製造方法の第４工程を概略的に示す部分断面図である。 本発明の実施の形態４における半導体装置としての加速度センサの製造方法の第５工程を概略的に示す部分断面図である。 本発明の実施の形態４における半導体装置としての加速度センサの製造方法の第６工程を概略的に示す部分断面図である。 本発明の実施の形態５における半導体装置としての加速度センサの構成を概略的に示す部分平面図である。 図５３のＬＩＶ−ＬＩＶ線に沿う概略的な部分断面図である。 図５３のＬＶ−ＬＶ線に沿う概略的な部分断面図である。 本発明の実施の形態５における半導体装置としての加速度センサの製造方法の第１工程を概略的に示す部分断面図である。 本発明の実施の形態５における半導体装置としての加速度センサの製造方法の第１工程を概略的に示す部分断面図である。 本発明の実施の形態５における半導体装置としての加速度センサの製造方法の第２工程を概略的に示す部分断面図である。 本発明の実施の形態５における半導体装置としての加速度センサの製造方法の第２工程を概略的に示す部分断面図である。 本発明の実施の形態６における半導体装置としての加速度センサの構成を概略的に示す部分平面図である。 図６０のＬＸＩ−ＬＸＩ線に沿う概略的な部分断面図である。 図６０のＬＸＩＩ−ＬＸＩＩ線に沿う概略的な部分断面図である。 比較例における加速度センサの図６２に対応する図である。

符号の説明

１ シリコン基板、２，２ｆ，１２，１６，４０，４０Ｂ 酸化膜、３，１３，１３ａ，１３ｖ，３０ ドープトポリシリコン層、４ 層間絶縁膜、５ 窒化膜、６ ドープトポリシリコン層、６Ｆａ，６Ｆｂ 固定電極、６Ｍ 可動電極、６Ｐ パッド台、６Ｓ 封止部、７ 酸化膜、８ ポリシリコン膜、９Ｆａ，９Ｆｂ，９Ｍ 電極パッド、１０ キャップ、１１ ポリシリコン層、１５ レジストマスク層、２０ 犠牲層、ＡＮ，ＡＮｘ，ＡＮｙ アンカー、Ｃ１，Ｃ２ キャパシタ、ＣＶ キャビティ、ＥＬ 加速度検出部、ＰＦａ，ＰＦｂ，ＰＭ 配線、ＳＢ１，ＳＢ２，ＳＢ３ 基板、ＳＰｘ，ＳＰｙ バネ部。

Claims (15)

1. 溝部を有する基板と、
   前記溝部に沿って前記溝部の底面上に設けられ、前記溝部の深さと同じ第１の膜厚を有する第１の配線と、
   前記基板上に設けられ、前記第１の配線に電気的に接続され、前記第１の膜厚よりも厚い第２の膜厚を有する第２の配線と、
   前記基板上に設けられ、前記第２の配線と電気的に接続された素子と、
   前記基板との間に前記第１の配線を挟む部分を有し、前記基板上において前記第２の配線および前記素子を囲む部材と、
   前記基板上の前記部材に囲まれた領域上に空洞が形成されるように前記部材上に設けられたキャップとを備えた、半導体装置。
2. 前記素子および前記部材の各々がドープされたポリシリコンからなる、請求項１に記載の半導体装置。
3. 前記素子は前記基板に対して変位可能に設けられている部分を含む、請求項１または２に記載の半導体装置。
4. 前記第１および第２の配線は前記基板上において互いに交差する部分を有し、
   前記交差する部分において前記第１および第２の配線を隔てる層間絶縁膜をさらに備えた、請求項１〜３のいずれかに記載の半導体装置。
5. 前記基板は、前記溝部の底面をなす基材部と、前記溝部の側面をなす絶縁膜とを含む、請求項１〜４のいずれかに記載の半導体装置。
6. 溝部を有する基板と、
   前記溝部の深さと同じ膜厚を有し、前記溝部の側面との間に凹部が形成されるように、前記溝部に沿って前記溝部の底面上に設けられた配線と、
   一の材質からなり、前記基板の上面と、前記配線の上面と、前記凹部の内面とを被覆する被覆膜と、
   前記一の材質と異なる材質からなり、前記被覆膜に被覆された前記凹部を充填する充填部と、
   前記基板上に設けられ、前記配線と電気的に接続された素子と、
   前記基板との間に前記配線および前記充填部の各々を挟む部分を有し、前記基板上において前記素子を囲む部材と、
   前記基板上の前記部材に囲まれた領域上に空洞が形成されるように前記部材上に設けられたキャップとを備えた、半導体装置。
7. 前記素子および前記部材の各々がドープされたポリシリコンからなる、請求項６に記載の半導体装置。
8. 前記素子は前記基板に対して変位可能に設けられている部分を含む、請求項６または７に記載の半導体装置。
9. 基板と、
   前記基板上に設けられた配線と、
   前記配線と同じ材質からなり、前記配線の膜厚と同じ膜厚を有し、前記基板上に設けられ、平面視において前記配線と間隔を空けて前記配線を挟むパターンと、
   前記基板上に設けられ、前記パターンと電気的に分離され、前記配線と電気的に接続された素子と、
   前記基板との間に前記配線および前記パターンの各々を挟む部分を有し、前記基板上において前記素子を囲む部材と、
   前記基板上の前記部材に囲まれた領域上に空洞が形成されるように前記部材上に設けられたキャップとを備えた、半導体装置。
10. 前記素子および前記部材の各々がドープされたポリシリコンからなる、請求項９に記載の半導体装置。
11. 前記素子は前記基板に対して変位可能に設けられている部分を含む、請求項９または１０に記載の半導体装置。
12. 前記パターンの一部は前記変位可能に設けられている部分に面している、請求項１１に記載の半導体装置。
13. 基板の主面の一部を覆う配線を形成する工程と、
    前記基板上に、前記配線を覆う第１の部分と、前記配線から露出した前記主面を覆う第２の部分とを有し、前記配線の膜厚と同じ膜厚を有する絶縁膜を形成する工程と、
    前記第２の部分を覆い、前記第１の部分を露出する第１のマスク層を形成する工程と、
    等方性エッチングにより、前記第１のマスク層から露出した前記絶縁膜を除去する工程とを備え、
    前記除去する工程は、前記絶縁膜の前記第１の部分が除去され、かつ前記絶縁膜の前記第２の部分の前記配線に接する端部の表面が前記端部以外の前記第２の部分の表面よりも低くなる段差形状を有するように行われ、さらに
    前記絶縁膜を除去する工程の後に、前記基板上に設けられかつ前記配線と電気的に接続された素子と、前記基板との間に前記配線および前記絶縁膜の各々を挟む部分を有しかつ前記基板上において前記素子を囲む部材とを形成する工程と、
    前記基板上の前記部材に囲まれた領域上に空洞が形成されるように前記部材上にキャップを形成する工程とを備えた、半導体装置の製造方法。
14. 前記部材および前記素子を形成する工程は、
    ドープされたポリシリコン層を形成する工程と、
    前記素子および前記部材が形成されるように前記ポリシリコン層をパターニングする工程とを含む、請求項１３に記載の半導体装置の製造方法。
15. 前記部材および前記素子を形成する工程は、
    前記ポリシリコン層を形成する工程の前に、前記基板上の前記素子が形成される領域の一部に犠牲層を形成する工程と、
    前記ポリシリコン層を形成する工程の後に、前記犠牲層を除去する工程とを含む、請求項１４に記載の半導体装置の製造方法。

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