JP2000133616A - 集積デバイスの製造方法および集積デバイス - Google Patents

集積デバイスの製造方法および集積デバイス

Info

Publication number
JP2000133616A
JP2000133616A JP11299374A JP29937499A JP2000133616A JP 2000133616 A JP2000133616 A JP 2000133616A JP 11299374 A JP11299374 A JP 11299374A JP 29937499 A JP29937499 A JP 29937499A JP 2000133616 A JP2000133616 A JP 2000133616A
Authority
JP
Japan
Prior art keywords
forming
electrical connection
region
connection line
regions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11299374A
Other languages
English (en)
Other versions
JP4567126B2 (ja
Inventor
Benedetto Vigna
ビーニャ ベネデット
Ubaldo Mastromatteo
マストロマッテオ ウバルド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SRL filed Critical STMicroelectronics SRL
Publication of JP2000133616A publication Critical patent/JP2000133616A/ja
Application granted granted Critical
Publication of JP4567126B2 publication Critical patent/JP4567126B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4821—Bridge structure with air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5221—Crossover interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

(57)【要約】 【課題】 集積デバイスにおいて懸垂接続ラインを容易
にかつ安全に形成する。 【解決手段】 集積デバイスは、少なくとも１個のエア
ギャップ（２４）によって分離される第１および第２の
領域を形成するエピタキシャル層（２２）を含む。第１
の領域（２３）は例えば、加速度計の懸垂質量を形成す
る。エアギャップ（２４）上にブリッジ素子（２６）が
延び、この素子は第１および第２の領域（２３、４５）
を電気的に接続する懸垂電気接続ライン（２８）と、全
側面において電気接続ライン（２８）を取り囲むエッチ
ングレジスト材料の保護構造（２９）とを有している。
保護構造（２９）は窒化シリコンの下部部分（３１ａ）
と炭化シリコンの上部部分（３２ａ）によって形成さ
れ、この炭化シリコンは上部および側面サイドにおいて
電気接続ライン（２８）を取り囲む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、微細構造と関連す
る懸垂式電気相互接続体を備える集積デバイスの製造方
法に関する。
【０００２】
【従来の技術】周知の様に、最近、半導体材料から形成
され、支持領域および電気接続領域によってウエファの
残りの部分と接続された懸垂式の質量を備える集積構造
が提案されている。このような微細構造は、例えば、加
速器および種々のタイプのセンサ（ガス、圧力等）およ
びマイクロアクチュエータを形成するために使用され
る。一般に、電気接続領域は、スタート物質中に形成さ
れた２個の絶縁層または導電領域によって取り囲まれた
多結晶シリコンストリップによって埋め込まれて形成さ
れている。
【０００３】理解を容易にするために、埋め込み接続体
の２個の例を図１および２に示しかつ説明する。図１
は、単結晶シリコンの基板２とエピタキシャル層３を含
む半導体材料のウエファ１を示す。底部において電気接
続部分５を有する懸垂質量４（例えば加速度計を定義す
る）がエピタキシャル層３中に形成される。電気接続部
分５は直接に埋め込み接続ライン６に接触しており、こ
の接続ライン６は通常多結晶シリコンであり懸垂質量４
をエピタキシャル領域１０に接続する。懸垂質量４、埋
め込み接続ライン６およびエピタキシャル領域１０は同
じ導電性タイプ、例えばＮであり、一方基板は例えばＰ
タイプの導電性を有している。電気接続ライン６は基板
２上に延び、第１の酸化層１１によって基板から電気的
に絶縁されており；第２の酸化層１２は、エピタキシャ
ル領域１０との接続部および、懸垂質量４を自由にする
ために取り除いた部分を除いて、電気接続ラインをエピ
タキシャル層から分離する。
【０００４】図２の解決方法において、１５で示す埋め
込み接続ラインは基板２中に形成されてダイオード１６
を形成する。この解決方法において、第１の酸化層１１
は存在しないが、第２の酸化層１２は存在してもよい。
基板２を懸垂質量４の電圧よりも従って埋め込み接続ラ
イン１５よりも常に低い電圧にバイアスすることによっ
て（例えば、基板２を接地し領域４、１５および１０を
正電圧に接続する事によって）、ダイオード１６は逆バ
イアスされ接合分離を定義する。
【０００５】上述の埋め込み接続体は、主に、図１の解
決方法に関して絶縁層１１および１２の不適切なブレー
クダウン電圧、図２の解決方法に関して基板２に対する
ダイオード１６の損失の可能性によるもの；隣接する接
続ラインおよびダイオード１６の不適切な逆降伏電圧に
よって形成される寄生成分のトリガの可能性によるもの
等の多くの不利益を有している。更に、この両者の場合
において、接続ライン６、１５は、懸垂質量４を自由に
するために犠牲層をエッチングする間、露出されてい
る。
【０００６】
【発明が解決しようとする課題】懸垂接続ラインは既に
提案されているが、これらを製造する間にかなりの問題
に遭遇する。実際、これらは製造工程の最後に、懸垂質
量が自由にされた後で形成することはできない；その一
方で、懸垂質量を自由にするための掘削作業はそれらを
損傷する危険を有する。
【０００７】本発明の目的は、従って、上記の問題を解
決する製造方法を提供する事である。
【０００８】
【課題を解決するための手段】本発明は、エッチングレ
ジスト材料の保護構造（２９）によって取り囲まれ半導
体材料基板（２０）の第１および第２の領域（２３、４
５）を電気的に接続する電気接続ライン２８を含むブリ
ッジ素子（２６）を前記半導体材料基板（２０）上に形
成し；前記半導体基板（２０）中に、前記ブリッジ素子
（２６）の下側に延びかつ前記第１および第２の領域
（２３、４５）を分離する、少なくとも１個の掘削（２
４）を形成する；各ステップを連続して実行することに
よって、上記課題を解決する。
【０００９】本発明は更に、少なくとも１個のエアギャ
ップ（２４）によって分離され第１および第２の領域
（２３、４５）を有する半導体材料基板（２０）を有す
る集積デバイスであって、前記第１および第２の領域
（２３、４５）間に延びかつ前記第１および第２の領域
（２３、４５）を電気的に結合する懸垂された電気接続
ライン（２８）と、前記電気接続ライン（２８）を取り
囲むエッチングレジスト材料の保護構造（２９）とを前
記ブリッジ素子（２６）が含むことを特徴とする、集積
デバイスを提供することによって、上記課題を解決す
る。
【００１０】
【発明の実施の形態】以下に図面を参照して、本発明の
好ましい実施形態を、純粋に非限定的な例として、説明
する。図３は、ここではＰタイプの基板２１と、懸垂質
量２３を区画するＮタイプのエピタキシャル層２２を有
するウエファ２０の一部分を示している。図示の部分に
おいて、エピタキシャル層２２は部分的に除去されかつ
開口２４がエピタキシャル層２２の残りの部分から懸垂
質量２３を分離する。特に、開口２４はエピタキシャル
層２２の厚さ全体上に延びるトレンチ２４ａと以下に詳
細に示すように基板２１と懸垂質量２３間に延び犠牲層
を除去することによって形成される下側部分２４ｂを有
している。
【００１１】複数の重畳層によって形成されかつ穴２７
を有する絶縁構造２５はエピタキシャル層２２上に延び
ている。絶縁構造２５は、電気接続ライン２８と、保護
および支持のために電気接続ライン２８を取り囲む保護
構造２９を有するブリッジ素子２６を形成する。詳しく
言うと、絶縁構造２５は窒化シリコンの下部層３１と炭
化シリコンの上部層３２を有している。ブリッジ素子２
６において、下部層３１および上部層３２は下側保護領
域３１ａおよび上側保護領域３２ａを形成する。酸化シ
リコン(Silicon Oxide) の絶縁領域３４は、下部保護領
域３１ａと電気接続ライン２８間に延び、この電気接続
ライン２８は例えばアルミニウムで形成され、懸垂質量
２３を固定領域４５（図４）に接続する。懸垂質量２３
において、絶縁構造２５は更に例えばフィールド酸化物
である酸化層４０を有している。
【００１２】図４は、図３の絶縁構造２５をウエファ２
０の固定領域の方向において示している。特に、酸化層
３７は基板２１とエピタキシャル層２２間に延び、開口
２４の下側部分２４ｂにおいて除去されており；更に２
個の穴２７の形を見ることができる。この図において、
絶縁層２５の成層構造は単純化のために図示されていな
い。
【００１３】絶縁構造２５と電気接続ライン２８の製造
ステップの一例を図５乃至７を参照して以下に説明す
る。先ず、ウエファを形成するための通常の初期ステッ
プが実行される。この場合、図示の例では、基板２１と
エピタキシャル層２２間の通常酸化シリコンである犠牲
材料層または少なくとも部分３７を有するウエファを使
用している。あるいはまた、絶縁材料層（例えば酸化シ
リコン）によって分離された２個のシリコン基板によっ
て形成される、所謂ＳＯＩ(Silicon-on Insulator)基板
を使用する事も可能である。
【００１４】次に、集積回路部品を形成するために必要
なステップが実行される。このステップは、エピタキシ
ャル層２２内の最後の拡散の形成の限りにおいて、それ
自体周知の方法であり詳細には説明しない。特に、フィ
ールド酸化物領域４０のような酸化領域は、ウエファの
懸垂構造が形成される区域内に形成される。次に、図５
ａを参照すると、窒化シリコン層(Silicon Nitride）３
１’が堆積され、懸垂構造が形成されるべき領域におい
てフィールド酸化物領域４０に重畳されている。窒化物
層３１’は次にマスクされ、穴２７（開口４１）を形成
すべき区域内において選択的に除去される。この窒化物
層は、しかしながら、絶縁体構造２５が形成されるべき
場所において残され、下部層３１を区画する（図５
ｂ）。例えばＢＰＳＧ（図５ｃの、ボロン・燐・シリコ
ンガラス）のような保護誘電層３４’が次に堆積され、
絶縁領域３４を形成するために成形される。次に接触マ
スクが形成される（図示せず）。
【００１５】例えばアルミニウムの導電層２８’が次に
堆積され；この導電層２８’は次に、電気接続ライン２
８を含むウエファ２０中に集積されるデバイスのための
接続ラインとコンタクト（図示せず）を形成し、図６ｃ
の構造を得るために成形される。次に炭化シリコン層(S
ilicon Carbide）３２’が堆積され（図７ａ）；この炭
化シリコン層３２’は次に適当なレジストマスク４２を
用いて区画され上部層３２を形成する（図７ｂ）。開口
２７がこのステップにおいて形成される。
【００１６】次にフィールド酸化物領域４０がレジスト
マスク４２を用いてエッチングされ、その後エピタキシ
ャル層２２が等方的にエッチングされる。このステップ
において、等方エッチングのために、エピタキシャル層
２２は開口２７の下方のみならず横方向にも除去され、
特にブリッジ素子２６上において（図７ｃ）開口２４を
形成する。更に、エピタキシャル層２２のシリコン材料
のエッチングがかなりの時間を要しかつレジストマスク
４２が十分なレジスト性を持たなくとも、絶縁構造２５
は下側の構造を確実に保護し、特に電気接続ライン２８
が損傷されないようにする。次に、複数の技術的ステッ
プ（マスク工程およびエッチング工程）が実行され、懸
垂質量２３内で、電気接続ライン２８によって接続され
るべき集積化された微細構造を区画する。このステップ
において、ウエファを感光性のフォイルスティックまた
はウエファ表面に粘着する非液体の粘着材料を使用して
マスクすることも可能である。これらは、一般的な写真
石版技術によってホトレジストと類似の方法で成形さ
れ、非液体であるため開口２４中に入り込むことなくこ
れをカバーする。
【００１７】最後に、犠牲材料層３７が例えばフッ化水
素酸溶液を用いてエッチングされ、懸垂質量２３を自由
にする。このステップにおいて、フィールド酸化物領域
４０は更にブリッジ素子２６と露出された絶縁構造２５
の下側で除去される。図８に示す最終構造がこの様にし
て得られる。特に、図８は懸垂質量２３と固定領域４５
間の電気接続ライン２８を介した接続を示すが、簡略化
のためにこの図では絶縁領域３４とフィールド酸化物領
域４０は示されていない。電気接続ライン２８はブリッ
ジ素子２６を越えて延び、かつ懸垂質量２３および固定
領域４５とそれぞれ直接コンタクトする端部２８ａ、２
８ｂを有している。
【００１８】
【発明の効果】説明したデバイスおよび製造方法の利点
は以下の通りである。第１に懸垂電気接続ライン２８
は、埋め込み接続に関して上記で説明した欠点を有さ
ず；更に懸垂質量２３を自由にするためのエッチングの
間とその後の外部環境から保護され、それによって高湿
度で酸化性の雰囲気またはその他の劣化原因の場合にお
いてもその機能を保留する。
【００１９】特に、窒化シリコンの下部層３１上の酸化
シリコンの絶縁領域３４は、接続ライン２８がエピタキ
シャル層２２上を走る区画内で必要な電圧制限を確実に
する。窒化物を保護構造２５の下部層３１として使用す
ることで、下部層３１がエピタキシャル層（および例え
ばフィールド酸化物領域４０のような、存在する全ての
誘電層）上に確実に堆積されるようにしている。炭化物
を絶縁構造の上部層３２として使用することにより、ど
の様な条件下でも、上述したように、エピタキシャル層
２２と犠牲層３７のエッチングの間で接続ライン２８の
保護を確実に行う。
【００２０】更に、懸垂接続体は集積デバイスのパッケ
ージ作業を簡単にする。最後に、ここに記載しかつ図示
したプロセスおよびデバイスに多くの修正および変形が
成しうることは明らかであり、各請求項に定義するよう
に、これら全ては本発明の範囲内である。特に保護構造
の材料は記載したものとは異なっている場合もあり、特
に下部層が必要な電気的性質を有する場合および／また
はデバイスが低電圧で作動する場合、絶縁領域３４を省
略することが可能であり；更に絶縁構造２５をブリッジ
素子にのみ提供することもでき、さらにどこか他を除去
してもよく；懸垂質量２３は、例えばエピタキシャルシ
リコンを掘削し、適当な犠牲領域を除去することによ
り、別々に自由にされかつエッチングされても良い。最
後に、この方法は、電気機械的機能を意図する懸垂質量
に適用されるのみならず、同様に、掘削を介して隣接す
る領域から分離された領域のために使用することも可能
である。この掘削は充填されておらず従ってエアギャッ
プによって取り囲まれ、隣接の領域への電気接続が必要
である。
【図面の簡単な説明】
【図１】既知のタイプの電気接触を有する懸垂質量を組
み込んだウエファの断面を示す。
【図２】既知の異なる解決方法に関係する、図１に類似
の断面を示す。
【図３】本発明にかかる集積デバイスの断面透視図であ
る。
【図４】図３とは反対の方向における、より小さなスケ
ールの断面透視図である。
【図５】連続する３個の製造ステップにおける、ウエフ
ァの断面図である。
【図６】図５の最後のステップの次の３個の製造ステッ
プにおける、ウエファの断面図である。
【図７】図６の最後のステップの次の３個の製造ステッ
プにおける、ウエファの断面図である。
【図８】連続する製造ステップにおいて図７ａの断面に
垂直な面に沿って、ラインＶＩ−ＩＶに従って取った断
面図である。

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 エッチングレジスト材料の保護構造（２
    ９）によって取り囲まれ半導体材料基板（２０）の第１
    および第２の領域（２３、４５）を電気的に接続する電
    気接続ライン２８を含むブリッジ素子（２６）を前記半
    導体材料基板（２０）上に形成し；前記半導体基板（２
    ０）中に、前記ブリッジ素子（２６）の下側に延びかつ
    前記第１および第２の領域（２３、４５）を分離する、
    少なくとも１個の掘削（２４）を形成する；各ステップ
    を連続して有する集積デバイスの製造方法。
  2. 【請求項２】 前記少なくとも１個の掘削（２４）を形
    成するステップは、前記半導体材料基板（２０）中にト
    レンチ（２４ａ）を形成するステップを含む、請求項１
    に記載の方法。
  3. 【請求項３】 前記少なくとも１個の掘削（２４）を形
    成するステップは、前記第１の領域（２３）の少なくと
    も１部分の下側に延びる犠牲増（３７）を除去するステ
    ップを含む、請求項１または２に記載の方法。
  4. 【請求項４】 前記ブリッジ素子（２６）を形成するス
    テップは：電気的分離材料の下部保護領域（３１ａ）を
    形成し；それぞれ前記第１および前記第２の領域（２
    ３、４５）に直接電気的に接触する第１および第２の端
    部（２８ａ、２８ｂ）を有する電気接続ライン（２８）
    を前記下部保護領域（３１ａ）上に形成し；更にその上
    部および側面上に、前記電気接続ラインをカバーする電
    気絶縁材料の上部保護領域（３２ａ）を形成する；各ス
    テップを含む、請求項１乃至３の何れか１項に記載の方
    法。
  5. 【請求項５】 下部保護領域（３１ａ）を形成する前記
    ステップは窒化シリコン部分を形成するステップを含
    む、請求項４に記載の方法。
  6. 【請求項６】 下部保護領域（３１ａ）を形成する前記
    ステップの後で、前記窒化シリコン部分上に酸化シリコ
    ンの領域（３４）を形成するステップを実行する、請求
    項５に記載の方法。
  7. 【請求項７】 上部保護領域（３２ａ）を形成する前記
    ステップは炭化シリコン部分を形成するステップを含
    む、請求項４乃至６の何れか１項に記載の方法。
  8. 【請求項８】 ブリッジ素子（２６）を形成する前記ス
    テップは：前記半導体材料基板上に電気絶縁材料の第１
    の層（３１）を堆積させ；コンタクトのための開口を形
    成するために絶縁体第１の層（３１）を選択的に除去
    し；前記コンタクトのための開口において前記第１およ
    び第２の領域（２３、４５）に直接電気接続して前記電
    気接続ライン（２８）を形成し；前記電気接続ライン
    （２８）上に電気絶縁材料の第２の層（３２）を堆積さ
    せ；更に前記ブリッジ素子（２６）の境界を定めるため
    に穴（２７）を横方向に形成するために前記第２の層
    （３２）の一部分を選択的に除去する；各ステップを有
    し、 更に掘削（２４）を形成する前記ステップは前記半導体
    材料基板（２０）を等方的にエッチングするステップを
    含む、請求項１乃至７の何れか１項に記載の方法。
  9. 【請求項９】 少なくとも１個のエアギャップ（２４）
    によって分離された第１および第２の領域（２３、４
    ５）を有する半導体材料基板（２０）を備える集積デバ
    イスであって、前記第１および第２の領域（２３、４
    ５）間に延びかつ前記第１および第２の領域（２３、４
    ５）を電気的に結合する懸垂された電気接続ライン（２
    ８）と、前記電気接続ライン（２８）を取り囲むエッチ
    ングレジスト材料の保護構造（２９）とを前記ブリッジ
    素子（２６）が含むことを特徴とする、集積デバイス。
  10. 【請求項１０】 前記エアギャップ（２４）は前記半導
    体材料基板（２０）中でかつ懸垂質量を区画する前記第
    １の領域（２３）の少なくとも一部分の下側に延びるこ
    とを特徴とする、請求項９に記載のデバイス。
  11. 【請求項１１】 前記保護構造（２９）は共に電気絶縁
    材料でかつ前記電気接続ライン（２８）を取り囲む下部
    保護領域（３１ａ）と上部保護領域（３２ａ）を含み、
    前記電気接続ライン（２８）はそれぞれ前記第１および
    第２の領域（２３、４５）に直接電気的に接続する第１
    および第２の端部（２８ａ、２８ｂ）を有することを特
    徴とする、請求項９または１０に記載のデバイス。
  12. 【請求項１２】 前記下部保護領域（３１ａ）は窒化シ
    リコンの部分を含むことを特徴とする、請求項１１に記
    載のデバイス。
  13. 【請求項１３】 前記窒化シリコン部分（３１ａ）と前
    記電気接続ライン（２８）間に堆積された酸化シリコン
    の領域（３４）を更に特徴とする、請求項１２に記載の
    デバイス。
  14. 【請求項１４】 前記上部保護領域（３２ａ）は炭化シ
    リコン部分を含むことを特徴とする、請求項１１乃至１
    ３の何れか１項に記載のデバイス。
JP29937499A 1998-10-21 1999-10-21 集積デバイスの製造方法および集積デバイス Expired - Lifetime JP4567126B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP98830629A EP0996157B1 (en) 1998-10-21 1998-10-21 Process for manufacturing integrated devices comprising microstructures and associated suspended electrical interconnections
EP98830629:6 1998-10-21

Publications (2)

Publication Number Publication Date
JP2000133616A true JP2000133616A (ja) 2000-05-12
JP4567126B2 JP4567126B2 (ja) 2010-10-20

Family

ID=8236843

Family Applications (1)

Application Number Title Priority Date Filing Date
JP29937499A Expired - Lifetime JP4567126B2 (ja) 1998-10-21 1999-10-21 集積デバイスの製造方法および集積デバイス

Country Status (4)

Country Link
US (1) US6469330B1 (ja)
EP (1) EP0996157B1 (ja)
JP (1) JP4567126B2 (ja)
DE (1) DE69831075D1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6809384B1 (en) 2002-08-09 2004-10-26 Pts Corporation Method and apparatus for protecting wiring and integrated circuit device
US7002215B1 (en) * 2002-09-30 2006-02-21 Pts Corporation Floating entrance guard for preventing electrical short circuits
US7084762B2 (en) * 2003-01-10 2006-08-01 Stmicroelectronics, Inc. Electronic device including motion sensitive power switching integrated circuit and related methods
US6917459B2 (en) * 2003-06-03 2005-07-12 Hewlett-Packard Development Company, L.P. MEMS device and method of forming MEMS device
US6914709B2 (en) * 2003-10-02 2005-07-05 Hewlett-Packard Development Company, L.P. MEMS device and method of forming MEMS device
US6861277B1 (en) 2003-10-02 2005-03-01 Hewlett-Packard Development Company, L.P. Method of forming MEMS device
US6874363B1 (en) 2003-10-31 2005-04-05 Honeywell International, Inc. Trapped charge field bias vibrating beam accelerometer
EP1617178B1 (en) * 2004-07-12 2017-04-12 STMicroelectronics Srl Micro-electro-mechanical structure having electrically insulated regions and manufacturing process thereof
EP3019442A4 (en) 2013-07-08 2017-01-25 Motion Engine Inc. Mems device and method of manufacturing
WO2015042700A1 (en) 2013-09-24 2015-04-02 Motion Engine Inc. Mems components and method of wafer-level manufacturing thereof
EP3028007A4 (en) 2013-08-02 2017-07-12 Motion Engine Inc. Mems motion sensor and method of manufacturing
JP6590812B2 (ja) 2014-01-09 2019-10-16 モーション・エンジン・インコーポレーテッド 集積ｍｅｍｓシステム
US20170030788A1 (en) 2014-04-10 2017-02-02 Motion Engine Inc. Mems pressure sensor
US11674803B2 (en) 2014-06-02 2023-06-13 Motion Engine, Inc. Multi-mass MEMS motion sensor
WO2016090467A1 (en) 2014-12-09 2016-06-16 Motion Engine Inc. 3d mems magnetometer and associated methods
US10407299B2 (en) 2015-01-15 2019-09-10 Motion Engine Inc. 3D MEMS device with hermetic cavity

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2001468A1 (de) * 1970-01-14 1971-07-22 Philips Nv Verfahren zur Herstellung von Halbleiterbauelementen
JPS63249354A (ja) * 1987-04-06 1988-10-17 Toshiba Corp 橋絡配線方法
JPH07202220A (ja) * 1993-12-29 1995-08-04 Zexel Corp 半導体加速度センサ
JPH09119912A (ja) * 1995-06-30 1997-05-06 Motorola Semiconducteurs Sa 半導体センサ装置およびその形成方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1153051A (en) * 1965-06-30 1969-05-21 Texas Instruments Inc Electrical Isolation of Semiconductor Circuit Components
JP2856778B2 (ja) * 1989-09-07 1999-02-10 株式会社東芝 半導体装置の配線構造
JP3367113B2 (ja) * 1992-04-27 2003-01-14 株式会社デンソー 加速度センサ
US5531018A (en) * 1993-12-20 1996-07-02 General Electric Company Method of micromachining electromagnetically actuated current switches with polyimide reinforcement seals, and switches produced thereby
US6492705B1 (en) * 1996-06-04 2002-12-10 Intersil Corporation Integrated circuit air bridge structures and methods of fabricating same
DE69630292D1 (de) * 1996-07-31 2003-11-13 St Microelectronics Srl Verfahren zur Herstellung von integrierten Halbleiteranordnungen mit chemoresistivem Gasmikrosensor
KR100210848B1 (ko) * 1996-08-26 1999-07-15 구본준 실리콘 미세 기계의 제조방법
EP0826967A1 (en) * 1996-09-02 1998-03-04 STMicroelectronics S.r.l. Semiconductor acceleration sensor
EP0895090B1 (en) * 1997-07-31 2003-12-10 STMicroelectronics S.r.l. Process for manufacturing high-sensitivity accelerometric and gyroscopic integrated sensors, and sensor thus produced

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2001468A1 (de) * 1970-01-14 1971-07-22 Philips Nv Verfahren zur Herstellung von Halbleiterbauelementen
JPS63249354A (ja) * 1987-04-06 1988-10-17 Toshiba Corp 橋絡配線方法
JPH07202220A (ja) * 1993-12-29 1995-08-04 Zexel Corp 半導体加速度センサ
JPH09119912A (ja) * 1995-06-30 1997-05-06 Motorola Semiconducteurs Sa 半導体センサ装置およびその形成方法

Also Published As

Publication number Publication date
US6469330B1 (en) 2002-10-22
EP0996157A1 (en) 2000-04-26
JP4567126B2 (ja) 2010-10-20
DE69831075D1 (de) 2005-09-08
EP0996157B1 (en) 2005-08-03

Similar Documents

Publication Publication Date Title
EP0762510B1 (en) Method for fabricating a monolithic semiconductor device with integrated surface micromachined structures
JP4567126B2 (ja) 集積デバイスの製造方法および集積デバイス
US5949144A (en) Pre-bond cavity air bridge
US7678601B2 (en) Method of forming an acceleration sensor
EP0615286B1 (en) Semiconductor device provided with isolation region
JP4544140B2 (ja) Ｍｅｍｓ素子
US5930595A (en) Isolation process for surface micromachined sensors and actuators
JP2009507658A (ja) Ｍｅｍｓ装置及び製造方法
JP4248355B2 (ja) 半導体装置および半導体装置の製造方法
US7371601B2 (en) Piezoresistive sensing structure
JP2006224220A (ja) Ｍｅｍｓ素子およびｍｅｍｓ素子の製造方法
JP4852220B2 (ja) ミクロ構造、およびこれを製造する方法
EP3009793B1 (en) Method of fabricating piezoelectric mems device
JP2006224219A (ja) Ｍｅｍｓ素子の製造方法
US7321156B2 (en) Device for capacitive pressure measurement and method for manufacturing a capacitive pressure measuring device
WO2003015183A1 (fr) Procede de fabrication d'une structure a couches minces
US6346429B1 (en) Method for fabricating integrated sensors
JP3129284B2 (ja) 半導集積回路装置の製造方法
JP4124553B2 (ja) 半導体装置
JP2767104B2 (ja) 半導体装置の製造方法
JP4149643B2 (ja) 半導体装置の製造方法
JP2000294623A (ja) 誘電体分離基板の製造方法
US6720635B1 (en) Electronic component
JP3204449B2 (ja) 半導体装置
US20070202661A1 (en) Semiconductor substrate, production method thereof and semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060802

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100628

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100706

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100805

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4567126

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130813

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term