JP4149643B2 - 半導体装置の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ(Silicon On Insulator)基板を用い、過大電流に対する入力保護又は出力保護を有する半導体装置に関する。
【０００２】
【従来の技術】
半導体集積回路装置において、静電気等の外部から規格以上の過大電流が入力されたときに内部回路の破壊を防止するため、一般的に内部回路と外部接続端子の間にダイオードやＭＯＳトランジスタを用いた入力保護素子もしくは出力保護素子が配置されている。図２は入力保護回路を備えた半導体装置の入力回路部の構成の一実施例を示したものである。図２においては、内部回路としてＮ型ＭＯＳトランジスタ９とＰ型ＭＯＳトランジスタ１０で構成されるインバータが用いられている。このインバータと外部入力パッド８との間に入力保護素子としての保護Ｎ型ＭＯＳトランジスタ１１が設けている。上記の構成により、外部入力パッド８に負の過電圧が印加されると、保護ＮＭＯＳトランジスタ１１のＰＮ接合が順方向となり、保護トランジスタ１１に電流が流れて内部回路を保護する。一方、正の過電圧が印加された場合は、保護ＮＭＯＳトランジスタ１１のＰＮ接合のアバランシェブレークダウンで電流を保護ＭＯＳトランジスタへ流す。このようにして入力保護素子を介し、接地された基板に過大電流を直接逃がして内部回路へ過大電流が流れないようにしている。
【０００３】
【発明が解決しようとする課題】
しかしＳＯＩ基板の場合、保護素子をシリコン活性層上に形成すると、埋込酸化膜及び素子分離であるフィールド酸化膜により、半導体支持基板へ直接過大電流を逃がすことが不可能となり、また周囲を放熱性の悪い絶縁体層で囲まれた形となるため、過大電流による発熱により、耐静電破壊素子が破壊されやすくなる。そのため十分な耐静電破壊性を得ることができない。
【０００４】
また、内部回路をシリコン活性層に、入力保護素子もしくは出力保護素子を半導体支持基板に形成する半導体集積回路装置として、例えば特開平４−３４５０６４号公報に示すものがある。しかしシリコン活性層及び埋込酸化膜をエッチングで除去し半導体支持基板に保護素子形成領域を形成する際、埋込酸化膜をＲＩＥ異方性ドライエッチで除去した場合は保護素子形成領域にエッチングによるダメージが生じ、保護素子の信頼性低下が問題となる。また、埋込酸化膜を等方性ウェットエッチで除去した場合、深さ方向のみならず横方向もエッチングされるため、埋込酸化膜の横方向エッチングによるシリコン活性層の剥がれなどの問題や、シリコン活性層下が庇形状となり、後の工程でこの庇形状部に膜残りなどの問題が生じてくる。
【０００５】
さらに、チャネル形成時にシリコン活性層が完全に空乏化する完全空乏型ＳＯＩＭＯＳトランジスタの場合においてはそのシリコン活性層が薄くなるため、シリコン活性層および埋込酸化膜をエッチングし、半導体支持基板開口部を形成後、パターニングのためのフォトレジストをコーティングしても、コートムラなどの段差による影響は現れないが、チャネル形成時にシリコン活性層が完全に空乏化せず、一部分中性状態が残る部分空乏型ＳＯＩＭＯＳトランジスタの場合においては、シリコン活性層および埋込酸化膜が厚くなるため、半導体支持基板表面を露出させ保護素子形成領域を形成すると、シリコン活性層と半導体支持基板との段差が大きくなる。例えばシリコン活性層厚が０．４μｍ、埋込酸化膜厚が０．４μｍの場合、エッチング後のシリコン活性層と半導体支持基板の間に約１．０μｍ近い段差が生じており、レジストのコーティングの際にコートムラを生じ、安定した生産が行えない問題が生じる。また段差が急なため金属配線が段差部分において断切れを起こしやすくなり、歩留まりの低下を引き起こす。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本発明は次の手段を用いた。
【０００７】
半導体装置において、シリコン活性層上にパターニングを施す工程と、シリコン活性層を異方性ドライエッチにより部分的に除去する工程と、埋込酸化膜をエッチングし半導体支持基板表面部を部分的に露出し入力保護素子又は出力保護素子を形成するための開口部を形成する工程と、熱酸化膜を形成する工程と、多結晶シリコンをシリコン活性層から半導体支持基板表面部までの深さと同程度の厚さで堆積する工程と、異方性ドライエッチで多結晶シリコンを熱酸化膜表面が露出するまでエッチングを行いシリコン活性層と半導体支持基板の段差部分にサイドスペーサーを形成する工程を特徴とする半導体装置の製造方法とした。
【０００８】
また、先の製造方法において、異方性ドライエッチを用いて埋込酸化膜の途中までエッチングする工程と、残りの埋込酸化膜を等方性ウェットエッチで除去し半導体支持基板表面部を露出させる工程とからなる半導体装置の製造方法とした。
【０００９】
【発明の実施の形態】
以下、本発明の実施例を図面を用いて詳細に説明する。図１は本発明の一実施例を示す入力保護素子を有する半導体装置の断面図である。なお出力保護素子を有する半導体装置の場合も同様である。本実施例では、シリコン活性層３上にN型MOSトランジスタ９とP型MOSトランジスタ１０からなるCMOSインバータが形成され、このCMOSインバータと外部入力パッド８の間に、半導体支持基板１上に形成された保護N型MOSトランジスタ１１が接続されている。例えば保護素子をシリコン活性層上に形成すると、周囲が絶縁体層で囲まれるため熱容量が小さく、過大電流による発熱で破壊されやすくなる。そのため十分な熱容量を確保するために非常に大きな保護素子が必要となるが、本実施例のように半導体支持基板１に保護素子を形成することで十分な耐静電破壊性をもつ保護素子を従来のバルクシリコンと同等のサイズで形成することが可能となる。さらに本実施例ではシリコン活性層３と半導体支持基板１の間で生じた段差部に多結晶シリコンからなるサイドスペーサー７を形成した構造となっている。この構造により、フォトレジストのコーティングの際にコートムラを防ぐことができ、安定した生産が可能となる。
【００１０】
次に図１に示す半導体装置の製造工程例を図３をもとに説明する。
【００１１】
Ｐ型導電型である半導体支持基板１上に膜厚が０．２μｍから０．５μｍである埋込酸化膜２が形成され、さらにこの埋込酸化膜２の上に膜厚が０．２μｍから０．５μｍのＰ型シリコン活性層３を有する貼り合わせＳＯＩ基板を用意する。この埋込酸化膜２の厚さは必要とされる絶縁膜耐圧、シリコン活性層３の厚さは必要とされるソース・ドレイン間の耐圧により決まる。また半導体支持基板１とシリコン活性層３は、入力保護素子及び内部回路の特性に合わせ、異なる濃度の基板を用いて構わない。またシリコン活性層３の導電型はＮ型でも構わない。さらにシリコン活性層３と半導体支持基板１が同導電型で基板濃度も等しい場合はＳＩＭＯＸ基板を用いても構わない。
【００１２】
このＳＯＩ基板にフォトレジスト１２をコートし、後に半導体支持基板１に入力保護素子を形成する領域のパターニングを施す（図３（ａ））。このレジストパターン１２をマスク材としてＲＩＥ異方性ドライエッチでシリコン活性層３を埋込酸化膜２が露出するまでエッチングする（図３（ｂ））。さらにこのフォトレジスト１２をマスク材として、ＲＩＥ異方性ドライエッチにより埋込酸化膜２をエッチングする。このときエッチングは途中で止め、埋込酸化膜２の一部が残るようにする（図３（ｃ））。このエッチング残りの埋込酸化膜が０．０５μｍから０．１μｍまでになるようにエッチングを行うのが好ましい。その後、フォトレジスト１２を除去したのち、例えばバッファードフッ酸を用いて等方性ウェットエッチングを行い、残りの埋込酸化膜を取り除き、半導体支持基板１の表面を露出させる（図３（ｄ））。このように埋込酸化膜除去に異方性ドライエッチ及び等方性ウェットエッチを用いることで、半導体支持基板１にダメージを与えることなく、保護素子を形成する領域を形成することができ、また埋込酸化膜２の横方向のエッチングを極力抑えることでシリコン活性層３の剥がれを防ぐことができる。
【００１３】
次に熱酸化を行い、シリコン活性層３及び半導体支持基板１に熱酸化膜１３を形成する。この熱酸化膜厚はおよそ０．０１μｍから０．０４μｍである。この熱酸化膜の上に、減圧ＣＶＤ法で多結晶シリコン７を堆積させる（図３(e)）。この時多結晶シリコンは、ウェットエッチングによる埋込酸化膜２の横方向エッチで形成された庇形状部分下にも回り込んで堆積する。ここの多結晶シリコン７の膜厚は、シリコン活性層１から半導体支持基板３までの深さと同等とする。その後ＲＩＥ異方性ドライエッチで多結晶シリコン膜をその下の熱酸化膜が露出するまでエッチングすることで、シリコン活性層と半導体支持基板の段差部側壁に多結晶シリコンのサイドスペーサーを形成する（図３(f)）。この時異方性エッチングの反応ガスはＳＦ₆が望ましい。これらの工程により半導体支持基板開口部形成で生じた段差形状を改善することができる。上記の工程のあとは、従来のバルクシリコン基板にＭＯＳトランジスタを形成する工程を、シリコン活性層３及び半導体支持基板１に施すことにより、図１に示すような構成が完成する。また図1において入力保護素子をＮ型MOSトタンジスタ１１としたが、ダイオードを保護素子として用いても構わない。
【００１４】
また、図４は図１における入力保護素子領域の一実施例を示す断面図である。図４の示すように段差部側壁に形成した多結晶シリコンのサイドスペーサが接続孔を介して金属配線で基板接地をとることで、多結晶シリコンからなるサイドスペーサーが電気的にフローティングとなることを防ぎ寄生チャネル形成等を防ぐことができる。
【００１５】
【発明の効果】
本発明によれば、過大電流を半導体支持基板に放出することができ、静電破壊耐性が向上する。
【００１６】
シリコン活性層と半導体支持基板との段差部側壁の形状を改善することで安定した生産を行うことができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施例を示す断面図である。
【図２】入力保護回路を備えた半導体装置の入力回路部の構成を示す電気結線部の一実施例を示したものである。
【図３】本発明の半導体装置の製造方法の一実施例を示す工程断面図である。
【図４】本発明の半導体装置おける保護素子領域の一実施例を示す断面図である。
【符号の説明】
１ Ｐ型半導体支持基板
２ 埋込酸化膜
３ Ｐ型シリコン活性層
４ ゲート電極
５ ゲート酸化膜
６ フィールド酸化膜
７ 多結晶シリコン
８ 外部入力パッド
９ Ｎ型ＭＯＳトランジスタ
１０ Ｐ型MOSトランジスタ
１１ 保護N型MOSトランジスタ
１２ フォトレジスト
１３ 熱酸化膜
１４ 金属配線
１５ 層間絶縁膜

Claims (3)

1. 半導体支持基板と前記半導体支持基板上に埋込酸化膜を介して配置されたシリコン活性層からなるＳＯＩ（Silicon On Insulator）基板を構成する前記シリコン活性層上にマスク材をパターニングする工程と、
   前記マスク材を用いて前記シリコン活性層を異方性ドライエッチングにより部分的に除去する工程と、
   引き続き前記埋込酸化膜を途中まで異方性ドライエッチングによりエッチングし、残りの前記埋込酸化膜を等方性ウェットエッチングにより除去し、前記半導体支持基板の表面部を部分的に露出することで、前記半導体支持基板上に入力保護素子又は出力保護素子を形成するための開口部を形成する工程と、
   前記シリコン活性層の表面、段差側壁および前記半導体支持基板の露出された前記表面部に後に形成されるサイドスペーサーとなる多結晶シリコンの下地となる熱酸化膜を形成する工程と、
   多結晶シリコンを前記開口部の深さと概ね同じ厚さで堆積する工程と、
   異方性ドライエッチングで前記多結晶シリコンを前記熱酸化膜表面が露出するまでエッチングを行い前記シリコン活性層と前記半導体支持基板の段差部側壁にサイドスペーサーを形成する工程と、
   引き続き入力保護素子又は出力保護素子を前記半導体支持基板上に形成し、ＭＯＳトランジスタを前記シリコン活性層上に形成する工程とからなる半導体装置の製造方法。
2. 前記シリコン活性層の厚さが０．２μｍから０．５μｍであることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記埋込酸化膜の厚さが０．２μｍから０．５μｍであることを特徴とする請求項１記載の半導体装置の製造方法。

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