JP2002050747A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Abstract

(57)【要約】 【課題】 ＳＯＩ基板を用いた半導体装置において、半
導体支持基板に保護素子を形成するため半導体支持基板
の開口部を形成する際、シリコン活性層と半導体支持基
板との段差が大きくなると、フォトレジストのコーティ
ングの際にコートムラを生じる。また段差が急なため金
属配線が段差部分において断切れを起こしやすくなる。 【解決手段】 シリコン活性層と半導体支持基板との段
差部側壁に多結晶シリコンからなるサイドスペーサーを
形成し、段差部の形状を改善した。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ(Silicon O
n Insulator)基板を用い、過大電流に対する入力保護又
は出力保護を有する半導体装置に関する。
【０００２】
【従来の技術】半導体集積回路装置において、静電気等
の外部から規格以上の過大電流が入力されたときに内部
回路の破壊を防止するため、一般的に内部回路と外部接
続端子の間にダイオードやＭＯＳトランジスタを用いた
入力保護素子もしくは出力保護素子が配置されている。
図２は入力保護回路を備えた半導体装置の入力回路部の
構成の一実施例を示したものである。図２においては、
内部回路としてＮ型ＭＯＳトランジスタ９とＰ型ＭＯＳ
トランジスタ１０で構成されるインバータが用いられて
いる。このインバータと外部入力パッド８との間に入力
保護素子としての保護Ｎ型ＭＯＳトランジスタ１１が設
けている。上記の構成により、外部入力パッド８に負の
過電圧が印加されると、保護ＮＭＯＳトランジスタ１１
のＰＮ接合が順方向となり、保護トランジスタ１１に電
流が流れて内部回路を保護する。一方、正の過電圧が印
加された場合は、保護ＮＭＯＳトランジスタ１１のＰＮ
接合のアバランシェブレークダウンで電流を保護ＭＯＳ
トランジスタへ流す。このようにして入力保護素子を介
し、接地された基板に過大電流を直接逃がして内部回路
へ過大電流が流れないようにしている。
【０００３】
【発明が解決しようとする課題】しかしＳＯＩ基板の場
合、保護素子をシリコン活性層上に形成すると、埋込酸
化膜及び素子分離であるフィールド酸化膜により、半導
体支持基板へ直接過大電流を逃がすことが不可能とな
り、また周囲を放熱性の悪い絶縁体層で囲まれた形とな
るため、過大電流による発熱により、耐静電破壊素子が
破壊されやすくなる。そのため十分な耐静電破壊性を得
ることができない。
【０００４】また、内部回路をシリコン活性層に、入力
保護素子もしくは出力保護素子を半導体支持基板に形成
する半導体集積回路装置として、例えば特開平４−３４
５０６４号公報に示すものがある。しかしシリコン活性
層及び埋込酸化膜をエッチングで除去し半導体支持基板
に保護素子形成領域を形成する際、埋込酸化膜をＲＩＥ
異方性ドライエッチで除去した場合は保護素子形成領域
にエッチングによるダメージが生じ、保護素子の信頼性
低下が問題となる。また、埋込酸化膜を等方性ウェット
エッチで除去した場合、深さ方向のみならず横方向もエ
ッチングされるため、埋込酸化膜の横方向エッチングに
よるシリコン活性層の剥がれなどの問題や、シリコン活
性層下が庇形状となり、後の工程でこの庇形状部に膜残
りなどの問題が生じてくる。
【０００５】さらに、チャネル形成時にシリコン活性層
が完全に空乏化する完全空乏型ＳＯＩＭＯＳトランジス
タの場合においてはそのシリコン活性層が薄くなるた
め、シリコン活性層および埋込酸化膜をエッチングし、
半導体支持基板開口部を形成後、パターニングのための
フォトレジストをコーティングしても、コートムラなど
の段差による影響は現れないが、チャネル形成時にシリ
コン活性層が完全に空乏化せず、一部分中性状態が残る
部分空乏型ＳＯＩＭＯＳトランジスタの場合において
は、シリコン活性層および埋込酸化膜が厚くなるため、
半導体支持基板表面を露出させ保護素子形成領域を形成
すると、シリコン活性層と半導体支持基板との段差が大
きくなる。例えばシリコン活性層厚が０．４μｍ、埋込
酸化膜厚が０．４μｍの場合、エッチング後のシリコン
活性層と半導体支持基板の間に約１．０μｍ近い段差が
生じており、レジストのコーティングの際にコートムラ
を生じ、安定した生産が行えない問題が生じる。また段
差が急なため金属配線が段差部分において断切れを起こ
しやすくなり、歩留まりの低下を引き起こす。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明は次の手段を用いた。
【０００７】半導体装置において、シリコン活性層上に
パターニングを施す工程と、シリコン活性層を異方性ド
ライエッチにより部分的に除去する工程と、埋込酸化膜
をエッチングし半導体支持基板表面部を部分的に露出し
入力保護素子又は出力保護素子を形成するための開口部
を形成する工程と、熱酸化膜を形成する工程と、多結晶
シリコンをシリコン活性層から半導体支持基板表面部ま
での深さと同程度の厚さで堆積する工程と、異方性ドラ
イエッチで多結晶シリコンを熱酸化膜表面が露出するま
でエッチングを行いシリコン活性層と半導体支持基板の
段差部分にサイドスペーサーを形成する工程を特徴とす
る半導体装置の製造方法とした。
【０００８】また、先の製造方法において、異方性ドラ
イエッチを用いて埋込酸化膜の途中までエッチングする
工程と、残りの埋込酸化膜を等方性ウェットエッチで除
去し半導体支持基板表面部を露出させる工程とからなる
半導体装置の製造方法とした。
【０００９】
【発明の実施の形態】以下、本発明の実施例を図面を用
いて詳細に説明する。図１は本発明の一実施例を示す入
力保護素子を有する半導体装置の断面図である。なお出
力保護素子を有する半導体装置の場合も同様である。本
実施例では、シリコン活性層３上にN型MOSトランジスタ
９とP型MOSトランジスタ１０からなるCMOSインバータが
形成され、このCMOSインバータと外部入力パッド８の間
に、半導体支持基板１上に形成された保護N型MOSトラン
ジスタ１１が接続されている。例えば保護素子をシリコ
ン活性層上に形成すると、周囲が絶縁体層で囲まれるた
め熱容量が小さく、過大電流による発熱で破壊されやす
くなる。そのため十分な熱容量を確保するために非常に
大きな保護素子が必要となるが、本実施例のように半導
体支持基板１に保護素子を形成することで十分な耐静電
破壊性をもつ保護素子を従来のバルクシリコンと同等の
サイズで形成することが可能となる。さらに本実施例で
はシリコン活性層３と半導体支持基板１の間で生じた段
差部に多結晶シリコンからなるサイドスペーサー７を形
成した構造となっている。この構造により、フォトレジ
ストのコーティングの際にコートムラを防ぐことがで
き、安定した生産が可能となる。
【００１０】次に図１に示す半導体装置の製造工程例を
図３をもとに説明する。
【００１１】Ｐ型導電型である半導体支持基板１上に膜
厚が０．２μｍから０．５μｍである埋込酸化膜２が形
成され、さらにこの埋込酸化膜２の上に膜厚が０．２μ
ｍから０．５μｍのＰ型シリコン活性層３を有する貼り
合わせＳＯＩ基板を用意する。この埋込酸化膜２の厚さ
は必要とされる絶縁膜耐圧、シリコン活性層３の厚さは
必要とされるソース・ドレイン間の耐圧により決まる。
また半導体支持基板１とシリコン活性層３は、入力保護
素子及び内部回路の特性に合わせ、異なる濃度の基板を
用いて構わない。またシリコン活性層３の導電型はＮ型
でも構わない。さらにシリコン活性層３と半導体支持基
板１が同導電型で基板濃度も等しい場合はＳＩＭＯＸ基
板を用いても構わない。
【００１２】このＳＯＩ基板にフォトレジスト１２をコ
ートし、後に半導体支持基板１に入力保護素子を形成す
る領域のパターニングを施す（図3(a)）。このレジスト
パターン１２をマスク材としてＲＩＥ異方性ドライエッ
チでシリコン活性層３を埋込酸化膜２が露出するまでエ
ッチングする(図３(b))。さらにこのフォトレジスト１
２をマスク材として、ＲＩＥ異方性ドライエッチにより
埋込酸化膜２をエッチングする。このときエッチングは
途中で止め、埋込酸化膜１２に一部が残るようにする
（図３(c)）。このエッチング残りの埋込酸化膜が０．
０５μｍから０．１μｍまでになるようにエッチングを
行うのが好ましい。その後、フォトレジスト１２を除去
したのち、例えばバッファードフッ酸を用いて等方性ウ
ェットエッチングを行い、残りの埋込酸化膜を取り除
き、半導体支持基板１の表面を露出させる（図３
(d)）。このように埋込酸化膜除去に異方性ドライエッ
チ及び等方性ウェットエッチを用いることで、半導体支
持基板１にダメージを与えることなく、保護素子を形成
する領域を形成することができ、また埋込酸化膜２の横
方向のエッチングを極力抑えることでシリコン活性層３
の剥がれを防ぐことができる。
【００１３】次に熱酸化を行い、シリコン活性層３及び
半導体支持基板１に熱酸化膜１３を形成する。この熱酸
化膜厚はおよそ０．０１μｍから０．０４μｍである。
この熱酸化膜の上に、減圧ＣＶＤ法で多結晶シリコン７
を堆積させる（図３(e)）。この時多結晶シリコンは、
ウェットエッチングによる埋込酸化膜２の横方向エッチ
で形成された庇形状部分下にも回り込んで堆積する。こ
この多結晶シリコン７の膜厚は、シリコン活性層１から
半導体支持基板３までの深さと同等とする。その後ＲＩ
Ｅ異方性ドライエッチで多結晶シリコン膜をその下の熱
酸化膜が露出するまでエッチングすることで、シリコン
活性層と半導体支持基板の段差部側壁に多結晶シリコン
のサイドスペーサーを形成する（図３(f)）。この時異
方性エッチングの反応ガスはＳＦ6が望ましい。これら
の工程により半導体支持基板開口部形成で生じた段差形
状を改善することができる。上記の工程のあとは、従来
のバルクシリコン基板にＭＯＳトランジスタを形成する
工程を、シリコン活性層３及び半導体支持基板１に施す
ことにより、図１に示すような構成が完成する。また図
1において入力保護素子をＮ型MOSトタンジスタ１１とし
たが、ダイオードを保護素子として用いても構わない。
【００１４】また、図４は図１における入力保護素子領
域の一実施例を示す断面図である。図４の示すように段
差部側壁に形成した多結晶シリコンのサイドスペーサが
接続孔を介して金属配線で基板接地をとることで、多結
晶シリコンからなるサイドスペーサーが電気的にフロー
ティングとなることを防ぎ寄生チャネル形成等を防ぐこ
とができる。
【００１５】
【発明の効果】本発明によれば、過大電流を半導体支持
基板に放出することができ、静電破壊耐性が向上する。
【００１６】シリコン活性層と半導体支持基板との段差
部側壁の形状を改善することで安定した生産を行うこと
ができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施例を示す断面図で
ある。
【図２】入力保護回路を備えた半導体装置の入力回路部
の構成を示す電気結線部の一実施例を示したものであ
る。
【図３】本発明の半導体装置の製造方法の一実施例を示
す工程断面図である。
【図４】本発明の半導体装置おける保護素子領域の一実
施例を示す断面図である。
【符号の説明】
１ Ｐ型半導体支持基板 ２ 埋込酸化膜 ３ Ｐ型シリコン活性層 ４ ゲート電極 ５ ゲート酸化膜 ６ フィールド酸化膜 ７ 多結晶シリコン ８ 外部入力パッド ９ Ｎ型ＭＯＳトランジスタ １０ Ｐ型MOSトランジスタ １１ 保護N型MOSトランジスタ １２ フォトレジスト １３ 熱酸化膜 １４ 金属配線 １５ 層間絶縁膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年１０月３日（２０００．１０．
３）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】このＳＯＩ基板にフォトレジスト１２をコ
ートし、後に半導体支持基板１に入力保護素子を形成す
る領域のパターニングを施す（図３（ａ））。このレジ
ストパターン１２をマスク材としてＲＩＥ異方性ドライ
エッチでシリコン活性層３を埋込酸化膜２が露出するま
でエッチングする（図３（ｂ））。さらにこのフォトレ
ジスト１２をマスク材として、ＲＩＥ異方性ドライエッ
チにより埋込酸化膜２をエッチングする。このときエッ
チングは途中で止め、埋込酸化膜２の一部が残るように
する（図３（ｃ））。このエッチング残りの埋込酸化膜
が０．０５μｍから０．１μｍまでになるようにエッチ
ングを行うのが好ましい。その後、フォトレジスト１２
を除去したのち、例えばバッファードフッ酸を用いて異
方性ウエットエッチングを行い、残りの埋込酸化膜を取
り除き、半導体支持基板１の表面を露出させる（図３
（ｄ））。このように埋込酸化膜除去に異方性ドライエ
ッチ及び等方性ウエットエッチを用いることで、半導体
支持基板１にダメージを与えることなく、保護素子を形
成する領域を形成することができ、また埋込酸化膜２の
横方向のエッチングを極力抑えることでシリコン活性層
３の剥がれを防ぐことができる。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｆターム(参考） 5F038 AV06 BH05 BH07 BH13 DF01 EZ06 EZ20 5F048 AA02 AB04 AC03 BA01 BA16 BA19 BF17 BG05 CC06 CC08 CC11 CC15 CC16 CC19 5F110 AA22 AA23 BB04 CC02 DD05 DD13 DD22 GG02 GG12 GG24 NN63 NN71 NN74 QQ04 QQ05 QQ17

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 シリコン活性層上にパターニングを施す
    工程と、前記シリコン活性層を異方性ドライエッチによ
    り部分的に除去する工程と、前記埋込酸化膜をエッチン
    グし前記半導体支持基板表面部を部分的に露出し入力保
    護素子又は出力保護素子を形成するための開口部を形成
    する工程と、熱酸化膜を形成する工程と、多結晶シリコ
    ンを前記シリコン活性層から前記半導体支持基板表面部
    までの深さと同程度の厚さで堆積する工程と、異方性ド
    ライエッチで前記多結晶シリコンを前記熱酸化膜表面が
    露出するまでエッチングを行い前記シリコン活性層と前
    記半導体支持基板の段差部側壁にサイドスペーサーを形
    成する工程とからなる半導体装置の製造方法。
  2. 【請求項２】 異方性ドライエッチを用いて前記埋込酸
    化膜の途中までエッチングする工程と、残りの前記埋込
    酸化膜を等方性ウェットエッチで除去し、前記半導体支
    持基板表面部を露出させる工程とからなる請求項１記載
    の半導体装置の製造方法。
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JP2009065024A (ja) * 2007-09-07 2009-03-26 Elpida Memory Inc 半導体装置及びその製造方法

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