JP2940448B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2940448B2 JP2940448B2 JP7250623A JP25062395A JP2940448B2 JP 2940448 B2 JP2940448 B2 JP 2940448B2 JP 7250623 A JP7250623 A JP 7250623A JP 25062395 A JP25062395 A JP 25062395A JP 2940448 B2 JP2940448 B2 JP 2940448B2
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- JP
- Japan
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- integrated circuit
- semiconductor integrated
- oxide film
- element isolation
- film
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に素子分離領域の構造に関する。
し、特に素子分離領域の構造に関する。
【０００２】
【従来の技術】従来の半導体集積回路の素子分離領域
は、その後のリソグラフィ工程への悪影響をなくす為
に、ほぼ平坦に形成されていた。以下図２を用いて説明
する。
は、その後のリソグラフィ工程への悪影響をなくす為
に、ほぼ平坦に形成されていた。以下図２を用いて説明
する。
【０００３】まず図２（ａ）に示すように、シリコン基
板１上に熱酸化膜２を２０〜６０ｎｍ成長し、その上に
ＣＶＤ法により窒化膜３を１００〜３００ｎｍ成長す
る。次でフォトレジスト膜４を形成したのちパターニン
グし、素子分離領域のフォトレジスト膜を除去する。次
でこのフォトレジスト膜４をマスクとし窒化膜４のエッ
チングを行ったのちさらに、開口部の熱酸化膜２とシリ
コン基板１の表面を４０〜１５０ｎｍの深さにエッチン
グする。次に図２（ｂ）に示すように、フォトレジスト
膜４を除去した後、選択酸化を行ない開口部に、素子分
離酸化膜５Ａを３００〜１０００ｎｍの長さに形成す
る。その後、図２（ｃ）に示すように窒化膜３と熱酸化
膜２を除去することにより酸化膜５Ａからなる平坦化さ
れた素子分離領域を形成する。
板１上に熱酸化膜２を２０〜６０ｎｍ成長し、その上に
ＣＶＤ法により窒化膜３を１００〜３００ｎｍ成長す
る。次でフォトレジスト膜４を形成したのちパターニン
グし、素子分離領域のフォトレジスト膜を除去する。次
でこのフォトレジスト膜４をマスクとし窒化膜４のエッ
チングを行ったのちさらに、開口部の熱酸化膜２とシリ
コン基板１の表面を４０〜１５０ｎｍの深さにエッチン
グする。次に図２（ｂ）に示すように、フォトレジスト
膜４を除去した後、選択酸化を行ない開口部に、素子分
離酸化膜５Ａを３００〜１０００ｎｍの長さに形成す
る。その後、図２（ｃ）に示すように窒化膜３と熱酸化
膜２を除去することにより酸化膜５Ａからなる平坦化さ
れた素子分離領域を形成する。
【０００４】
【発明が解決しようとする課題】この従来の素子分離領
域は、平坦化された酸化膜で構成されている為、次工程
の目合せ時分離領域を光学的に検出すること（検知）が
難しくなりアライメント精度が低下するという問題点が
ある。
域は、平坦化された酸化膜で構成されている為、次工程
の目合せ時分離領域を光学的に検出すること（検知）が
難しくなりアライメント精度が低下するという問題点が
ある。
【０００５】又半導体集積回路では、静電破壊を防止す
る為に入力端子と内部回路間に保護回路を挿入し過電圧
を吸収するのが一般的である。この保護回路にはＭＯＳ
トランジスタを用いたＥＳＤ（静電破壊）保護素子が用
いられるが、このトランジスタとしては一般に周辺回路
部に形成される寄生トランジスタが用いられる。しかし
従来の半導体集積回路における素子分離酸化膜は一種類
の構造である為、ＥＳＤ保護素子として用いる寄生トラ
ンジスタの耐圧は他の回路領域に形成される寄生トラン
ジスタの耐圧と同一となる為、ＥＳＤ保護素子の保護能
力が不十分となり集積回路のＥＳＤ耐性が低下するとい
う問題点があった。
る為に入力端子と内部回路間に保護回路を挿入し過電圧
を吸収するのが一般的である。この保護回路にはＭＯＳ
トランジスタを用いたＥＳＤ（静電破壊）保護素子が用
いられるが、このトランジスタとしては一般に周辺回路
部に形成される寄生トランジスタが用いられる。しかし
従来の半導体集積回路における素子分離酸化膜は一種類
の構造である為、ＥＳＤ保護素子として用いる寄生トラ
ンジスタの耐圧は他の回路領域に形成される寄生トラン
ジスタの耐圧と同一となる為、ＥＳＤ保護素子の保護能
力が不十分となり集積回路のＥＳＤ耐性が低下するとい
う問題点があった。
【０００６】本発明の目的は、目合せ時のアライメント
精度とＥＳＤ耐性の向上した半導体集積回路を提供する
ことにある。
精度とＥＳＤ耐性の向上した半導体集積回路を提供する
ことにある。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
は、平坦化されている第１絶縁膜と断面形状が凸状の平
坦化されてない第２絶縁膜の２種類の絶縁膜から素子分
離領域を形成しているものであり、特にＥＳＤ保護素子
部は第２絶縁膜で分離されているものである。
は、平坦化されている第１絶縁膜と断面形状が凸状の平
坦化されてない第２絶縁膜の２種類の絶縁膜から素子分
離領域を形成しているものであり、特にＥＳＤ保護素子
部は第２絶縁膜で分離されているものである。
【０００８】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１（ａ）〜（ｃ）は本発明の一実施の形
態を説明する為の半導体チップの断面図である。以下製
造工程順に説明する。
て説明する。図１（ａ）〜（ｃ）は本発明の一実施の形
態を説明する為の半導体チップの断面図である。以下製
造工程順に説明する。
【０００９】まず図１（ａ）に示すように、シリコン基
板１上に熱酸化膜２を２０〜６０ｎｍの厚さに形成した
のち、ＣＶＤ法により厚さ１００〜３００ｎｍの窒化膜
３を形成する。次に全面にフォトレジスト膜４を形成し
たのちパターニングし、素子分離領域に開口部を形成す
る。次でこのフォトレジスト膜４をマスクとしドライエ
ッチング法により露出した窒化膜３をエッチングする。
次に素子分離領域を構成する絶縁膜を平坦化したくない
領域、例えば目合せ検知用マークとして利用する部分や
周辺回路領域の寄生トランジスタの耐圧を低くしたいＥ
ＳＤ保護素子形成領域１０をフォトレジスト膜４Ａで覆
う。次で素子分離絶縁膜を平坦化したい領域、例えば内
部回路の素子形成領域１１や寄生トランジスタの耐圧を
高くしたい領域の熱酸化膜２とシリコン基板１を４０〜
１５０ｎｍの深さ迄エッチングする。
板１上に熱酸化膜２を２０〜６０ｎｍの厚さに形成した
のち、ＣＶＤ法により厚さ１００〜３００ｎｍの窒化膜
３を形成する。次に全面にフォトレジスト膜４を形成し
たのちパターニングし、素子分離領域に開口部を形成す
る。次でこのフォトレジスト膜４をマスクとしドライエ
ッチング法により露出した窒化膜３をエッチングする。
次に素子分離領域を構成する絶縁膜を平坦化したくない
領域、例えば目合せ検知用マークとして利用する部分や
周辺回路領域の寄生トランジスタの耐圧を低くしたいＥ
ＳＤ保護素子形成領域１０をフォトレジスト膜４Ａで覆
う。次で素子分離絶縁膜を平坦化したい領域、例えば内
部回路の素子形成領域１１や寄生トランジスタの耐圧を
高くしたい領域の熱酸化膜２とシリコン基板１を４０〜
１５０ｎｍの深さ迄エッチングする。
【００１０】次に図１（ｂ）に示すように、フォトレジ
スト膜４，４Ａを除去したのち酸化し、素子分離酸化膜
５Ａ，５Ｂを形成する。この時、シリコン基板１の表面
をエッチングした部分の素子分離酸化膜５Ａはほぼ平坦
化されたものとなるのに対し、シリコン基板１をエッチ
ングしない部分の素子分離酸化膜５Ｂの断面形状は凸状
となる。
スト膜４，４Ａを除去したのち酸化し、素子分離酸化膜
５Ａ，５Ｂを形成する。この時、シリコン基板１の表面
をエッチングした部分の素子分離酸化膜５Ａはほぼ平坦
化されたものとなるのに対し、シリコン基板１をエッチ
ングしない部分の素子分離酸化膜５Ｂの断面形状は凸状
となる。
【００１１】次に図１（ｃ）に示すように、窒化膜３と
熱酸化膜２とを除去することにより２種類の素子分離酸
化膜を有するシリコン基板が形成される。以下素子分離
酸化膜５Ａ，５Ｂにより分離された領域に素子等を形成
し半導体集積回路を完成させる。
熱酸化膜２とを除去することにより２種類の素子分離酸
化膜を有するシリコン基板が形成される。以下素子分離
酸化膜５Ａ，５Ｂにより分離された領域に素子等を形成
し半導体集積回路を完成させる。
【００１２】このように構成された本実施の形態によれ
ば、素子分離酸化膜を目合せ用に利用したり、又ＥＳＤ
保護素子の耐圧を低下させる手段に用いる場合は、その
断面形状を凸状に形成して電流パスを短くし、その他の
領域では素子分離酸化膜を平坦化している為、回路素子
形成領域におけるリソグラフィー工程へ悪影響を与える
ことなく、目合せ時のアライメント精度を向上させ、Ｅ
ＳＤ保護回路素子の耐圧を低くできる。
ば、素子分離酸化膜を目合せ用に利用したり、又ＥＳＤ
保護素子の耐圧を低下させる手段に用いる場合は、その
断面形状を凸状に形成して電流パスを短くし、その他の
領域では素子分離酸化膜を平坦化している為、回路素子
形成領域におけるリソグラフィー工程へ悪影響を与える
ことなく、目合せ時のアライメント精度を向上させ、Ｅ
ＳＤ保護回路素子の耐圧を低くできる。
【００１３】
【発明の効果】以上説明したように本発明は、素子分離
絶縁膜として平坦な酸化膜と凸状の酸化膜との２種類の
酸化膜を設けることにより、平坦化されてない素子分離
酸化膜は、目合時のアライメント精度を向上させ、かつ
寄生トランジスタの耐圧を低くしたＥＳＤ保護素子部で
使用することにより、ＥＳＤ耐性を向上させることがで
きるという効果がある。一方、平坦化されている素子分
離酸化膜を持つ部分は従来通り目合せ時の焦点深度等の
マージンを保ち、寄生トランジスタの耐圧を高く保つこ
とができる。
絶縁膜として平坦な酸化膜と凸状の酸化膜との２種類の
酸化膜を設けることにより、平坦化されてない素子分離
酸化膜は、目合時のアライメント精度を向上させ、かつ
寄生トランジスタの耐圧を低くしたＥＳＤ保護素子部で
使用することにより、ＥＳＤ耐性を向上させることがで
きるという効果がある。一方、平坦化されている素子分
離酸化膜を持つ部分は従来通り目合せ時の焦点深度等の
マージンを保ち、寄生トランジスタの耐圧を高く保つこ
とができる。
【図１】本発明の実施の形態を説明する為の半導体チッ
プの断面図。
プの断面図。
【図２】従来の素子分離酸化膜の製造方法を説明する為
の半導体チップの断面図。
の半導体チップの断面図。
１ シリコン基板 ２ 熱酸化膜 ３ 窒化膜 ４，４Ａ フォトレジスト膜 ５Ａ，５Ｂ 素子分離酸化膜 １０ ＥＳＤ素子形成領域 １１ 回路素子形成領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/092 29/78 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/822 H01L 21/76 - 21/765 H01L 21/31 H01L 27/088 - 27/092 H01L 29/78
Claims (1)
- 【請求項１】 半導体基板上に形成された内部回路領域
と、ＥＳＤ保護素子を含む周辺回路領域と、素子分離の
為の素子分離領域とを有する半導体集積回路において、
前記素子分離領域は平坦化された第１絶縁膜と断面形状
が凸形の第２絶縁膜とから構成され、ＥＳＤ保護素子部
は前記第２絶縁膜で分離されていることを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7250623A JP2940448B2 (ja) | 1995-09-28 | 1995-09-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7250623A JP2940448B2 (ja) | 1995-09-28 | 1995-09-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0992788A JPH0992788A (ja) | 1997-04-04 |
| JP2940448B2 true JP2940448B2 (ja) | 1999-08-25 |
Family
ID=17210615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7250623A Expired - Lifetime JP2940448B2 (ja) | 1995-09-28 | 1995-09-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2940448B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5994238B2 (ja) * | 2011-11-25 | 2016-09-21 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06252411A (ja) * | 1993-02-24 | 1994-09-09 | Nkk Corp | 半導体記憶装置の製造方法 |
-
1995
- 1995-09-28 JP JP7250623A patent/JP2940448B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0992788A (ja) | 1997-04-04 |
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