KR0172268B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조방법을 제공하는 것으로, 고전압 트랜지스터 영역을 형성시 소스접합영역을 개방하고, 상기 접합영역의 표면을 산화시켜서 셀 스페이서 식각시 소스접합영역의 식각손상을 방지하여 누설전류 및 저항증가를 억제함으로써 소자의 수율을 향상시킬 수 있는 효과가 있다.

Description

반도체 소자의 제조방법

제1도는 종래 고전압 트랜지스터 영역을 형성하기 위해 실리콘기판 상에 감광막을 패터닝한 반도체 소자의 평면도.

제2a도 내지 제2c도는 종래 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도.

제3도는 본 발명에 따른 고전압 트랜지스터 영역 및 접합영역을 개방하기 위해 실리콘기판 상에 감광막을 패터닝한 반도체 소자의 평면도.

제4a도 내지 제4c도는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도.

* 도면의 주요부분에 대한 부호의 설명

11 : 실리콘기판 12 : 게이트전극

13 : 절연막 14 : 제1감광막

15 : 제2감광막 16 : 필드산화막

17 : 접합영역 산화막

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 고전압 게이트 산화시 접합영역을 산화시켜 셀 스페이서 식각시 소스접합영역의 손상을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.

일반적으로 스플릿 게이트(Split Gate) 형태를 갖는 메모리 소자는 고전압 트랜지스터 및 저전압 트랜지스터를 필요로 하게 되고, 메모리셀 제조공정 중 상기 스플릿 게이트의 일측을 스페이서 식각하게 되는데, 그러면 종래 반도체 소자의 제조방법을 첨부도면을 참조하여 설명하면 다음과 같다.

제1도는 고전압 트랜지스터 영역을 형성하기 위해 실리콘기판 상에 감광막을 패터닝한 반도체 소자의 평면도이며, 제2a도 내지 제2c도는 반도체소자의 제조방법을 설명하기 위한 소자의 단면도이다.

제1도는 필드산화막(6) 및 접합영역(1A 및 1B)이 형성된 실리콘기판(1) 상에 고전압 트랜지스터 영역(도시 안됨)을 개방(Open)하기 위하여 제1감광막(4)을 형성한 상태의 평면도이다.

제2a도는 제1도에 도시한 바와 같이 접합영역(1A 및 1B)이 형성된 실리콘기판(1) 상에 적층구조를 갖는 게이트전극(2)을 형성한 후 그 전체 상부면에 상기 게이트전극(2) 및 후속공정의 콘트롤게이트(도시 안됨)간의 절연을 위한 절연막(3)을 형성하고, 그 전체 상부면에 고전압 트랜지스터 영역을 개방하기 위한 제1감광막(4)을 형성한 상태의 단면도이다.

제2b도는 상기 제1감광막(4)을 제거한 후 상기 게이트전극(2)의 일측벽에 셀스페이서(3A)를 형성하기 위해 상기 절연막(3) 상에 제2감광막(5)을 패터닝한 상태의 단면도이다. 상기 절연막(3)은 터널산화막 및 질화막으로 이루어진다.

제2c도는 상기 제2감광막(5)을 마스크로 이용하여 노출된 상기 절연막(3)을 제거한 상태의 단면도이다. 이때 상기 게이트전극(2)의 일측벽에는 셀 스페이서(3A)가 형성되는 동시에 소스접합영역(1A)의 노출된 부분은 식각손상을 받는다.

상기 노출된 소스접합영역(1A)은 식각비가 높아서 식각공정시 손상을 받게되어 누설전류가 발생하고, 또한 표면특성이 나빠져서 저항이 커지며, 이로 인해 소자의 수율이 감소한다는 문제점이 있다.

따라서 본 발명은 고전압 트랜지스터 영역을 형성시 접합영역을 개방한 후 상기 접합영역의 표면을 산화시켜서 셀 스페이서 식각시 소스접합의 손상을 방지함으로써 상기한 단점을 해소할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명은 접합영역이 형성된 실리콘기판 상에 적층구조를 갖는 게이트전극을 형성한 후 그 전체 상부면에 절연막을 형성하는 단계와, 상기 단계로부터 제1감광막을 패터닝한 후 상기 접합영역 상에 형성된 절연막을 식각하는 단계와, 상기 단계로부터 노출된 상기 소스접합영역의 표면에 산화공정으로 접합영역 산화막을 형성하는 단계와, 상기 단계로부터 제2감광막을 패터닝한 후 상기 절연막을 제거하는 단계로 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

제3도는 고전압 트랜지스터 영역 및 접합영역을 개방하기 위해 실리콘기판 상에 감광막을 패터닝한 반도체 소자의 평면도이며, 제4a도 내지 제4c도는 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도이다.

제3도는 필드산화막(16) 및 접합영역(11A 및 11B)이 형성된 실리콘기판(11) 상에 고전압 트랜지스터 영역(도시 안됨)을 개방하기 위하여 제1감광막(14)을 형성한 상태의 평면도이다. 이때 상기 제1감광막(14)은 소스접합영역(11A) 상의 절연막(13)을 제거하기 위하여 상기 소스접합영역(11A) 부분도 패터닝한다.

제4a도는 제3도에 도시한 바와 같이 접합영역(11A 및 11B)이 형성된 실리콘기판(11) 상에 적층구조를 갖는 게이트전극(12)을 형성한 후 그 전체 상부면에 상기 게이트전극(12) 및 후속공정의 콘트롤게이트(도시 안됨)간의 절연을 위한 절연막(13)을 형성하고, 그 전체 상부면에 고전압 트랜지스터 영역을 개방하기 위한 제1감광막(14)을 형성한 상태의 단면도이다. 이때 상기 소스접합영역(11A) 부분도 패터닝된 상태이다.

제4b도는 상기 제1감광막(14)을 마스크로 이용하여 상기 절연막(13)을 식각한 후 노출된 상기 소스접합영역(11A)의 표면에 접합영역 산화막(17)을 형성하고, 상기 제1감광막(14)을 제거한 후 상기 게이트전극(12)의 일측벽에 셀 스페이서(13A)를 형성하기 위해 상기 절연막(13) 상에 제2감광막(15)을 패터닝한 상태의 단면도이다. 상기 접합영역 산화막(17)은 고전압 트랜지스터 영역 상에 실리콘산화막을 형성할 때 동시에 형성되는데, 상기 고전압 트랜지스터 영역 상에 형성되는 실리콘산화막은 그 두께가 270 내지 310Å이고, 상기 접합영역 산화막(17)은 그 두께가 1500 내지 2500Å이 된다. 그리고, 상기 절연막(13)은 터널산화막 및 질화막으로 이루어진다.

제4c도는 상기 제2감광막(15)을 마스크로 이용하여 노출된 상기 절연막(13)을 제거한 상태의 단면도이다. 이때 상기 게이트전극(12)의 일측벽에는 셀 스페이서(13A)가 형성되는 동시에 상기 접합영역 산화막(17)도 소정두께 식각되는데, 상기 접합영역 산화막(17)은 상기 소스접합영역(11A)의 베리어 역할을 하므로 식각손상으로부터 보호받게 된다.

상술한 바와 같이 본 발명에 의하면 고전압 트랜지스터 영역을 형성시 소스접합영 역을 개방하고, 상기 소스접합영역의 표면을 산화시켜서 셀 스페이서 식각시 소스접합영역의 식각손상을 방지하여 누설전류 및 저항증가를 억제함으로써 소자의 수율을 향상시킬 수 있는 탁월한 효과가 있다.

Claims (5)

1. 반도체 소자의 제조방법에 있어서, 접합영역이 형성된 실리콘기판 상에 적층구조를 갖는 게이트전극을 형성한 후 그 전체 상부면에 절연막을 형성하는 단계와, 상기 단계로부터 제1감광막을 패터닝한 후 상기 접합영역 상에 형성된 절연막을 식각하는 단계와,

   상기 단계로부터 노출된 상기 소스접합영역의 표면에 산화공정으로 접합영역산화막을 형성하는 단계와, 상기 단계로부터 제2감광막을 패터닝한 후 상기 절연막을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제1항에 있어서, 상기 접합영역 산화막은 고전압 트랜지스터 영역 상에 실리콘산화막을 형성할 때 동시에 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제2항에 있어서, 상기 실리콘산화막은 두께가 270 내지 310Å인 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제1항 또는 제2항에 있어서, 상기 접합영역 산화막은 두께가 1500 내지 2500Å인 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제1항에 있어서, 상기 접합영역 산화막은 소스접합영역의 표면에 형성하여 절연막 식각시 베리어 역할을 하는 것을 특징으로 하는 반도체 소자의 제조방법.