JPS6212125A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS6212125A
JPS6212125A JP60151535A JP15153585A JPS6212125A JP S6212125 A JPS6212125 A JP S6212125A JP 60151535 A JP60151535 A JP 60151535A JP 15153585 A JP15153585 A JP 15153585A JP S6212125 A JPS6212125 A JP S6212125A
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JP
Japan
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substrate
poly
gate insulating
gate
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JP60151535A
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Yasuji Ema
泰示 江間
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体集積回路においては、ゲート電極・配線を延長し
て基板上に、例えば素子分離用フィールド絶縁層を隔て
て隣のトランジスタのソースにコンタクトをとる必要が
多い。
この場合、ゲート部とコンタクト孔部を第１Ｎ目導電層
で覆ってからコンタクト孔を形成した後、コンタクト孔
内の基板表面に生成した自然酸化膜を除去するエツチン
グをするとき、ゲート部のゲート絶縁層は第１層目導電
層で保護され、ゲート絶縁層の薄層化と、欠陥数の増加
が防止できる。
この後、第２層目導電層を成長してコンタクトをとり、
パターニングしてゲート配線を行う。
〔産業上の利用分野〕
本発明はゲート電極・配線を延長して基板上にコンタク
トをとる構成の半導体装置の製造方法に関する。
半導体集積回路においては、ゲート電極・配線（導電層
）を延長して素子分離用フィールド絶縁層を隔てて隣の
トランジスタのソース（基板）にコンタクトをとる場合
の例として、スタテイ、２クランダムアクセスメモリ（
ＳＲＡＭ）のメモリセル等があげられる。
導電層と基板のコンタクトを確実にするためには、基板
上に生成した自然酸化膜の除去を、導電層の成長前に行
わねばならない。このとき、ゲート絶縁層もその一部が
除去され、損傷を受けてゲート絶縁耐圧が劣化する。
このため、プロセス上の適切な改善が要望されている。
〔従来の技術〕
第２図（１）、（２）はそれぞれゲート電極・配線を延
長して基板上にコンタクトをとる構成の半導体装置の従
来例による製造方法を説明する平面図と断面図である。
図において、１は半導体基板で珪素（Ｓｔ）基板を用い
、素子形成領域にパターニングして形成された耐酸化膜
をマスクにして基板を熱酸化して素子分離用絶縁層とし
て二酸化珪素（ＳｉＯｚ）層２を形成する。
つぎに、素子形成領域の基板１の表面に薄いゲート絶縁
層としてＳｉＯ□層３１．３２を形成する。
つぎに、通常のりソゲラフイエ程によりＳｉＯ□層３１
のコンタクト部をエツチングして開口し、コンタクト孔
５を形成する。
このエツチング時においては、ＳｉＯ□層３２はフォト
レジストで覆われ、保護されている。
つぎに、コンタクト孔５内に露出されたＳｉ基板１の表
面に生成した自然酸化膜除去のエツチングを行う。
このときに、Ｓｉ０２層３２はその表面よりエッチオフ
されて薄くなり、かつ損傷を受けて絶縁耐圧が劣化する
。
つぎに、導電層６をコンタクト孔５を覆って成長し、パ
ターニングしてゲート電極・配線とする。
〔発明が解決しようとする問題点〕
従来例による製造工程では、コンタクト孔内に露出した
基板の表面に生成した自然酸化膜の除去エツチングによ
り、ゲート絶縁層が損傷を受けて絶縁耐圧が劣化する。
〔問題点を解決するための手段〕
上記９問題点の解決は、半導体基板（１）上に、素子分
離用絶縁Ｎ（２）と少なくとも２個所にゲート絶縁層（
３１）、（３２）とを形成し、該素子分離用絶縁層（２
）と該ゲート絶縁層（３１）、（３２）とを覆って第１
層目導電層（４）を成長し、該第１Ｎ目導電層（４）と
一方の該ゲート絶縁層（３１）とをパターニングしてコ
ンタクト孔（５）を開口して該半導体基板（１）の表面
を露出し、該コンタクト孔（５）を覆って第２層目導電
層（６）を成長し、該第１層目導電層（４）と該第２層
目導電層（６）とをパターニングして他方の該ゲート絶
縁層（３２）上にゲート電極・配線を形成する工程を含
む本発明による半導体装置の製造方法により達成される
。
〔作用〕
本発明によれば、ゲート電極・配線を延長して基板上に
コンタクトをとる場合、ゲート部とコンタクト孔部を第
１層目導電層で覆ってからコンタクト孔を形成し、その
後自然酸化膜除去のエツチングをすることにより、ゲー
ト部のゲート客色縁層を第１層目導電層により保護して
、ゲート絶縁層が損傷を受けて欠陥数が増加することを
防止することができる。
従って、ゲート絶縁耐圧の劣化を阻止することができる
。
〔実施例〕
第１図（１１〜（４）はゲート電極・配線を延長して基
板上にコンタクトをとる構成の半導体装置の本発明によ
る製造方法を工程順に説明する断面図である。
この場合の平面図は従来例の第２図（１１と全く同様で
ある。
第１図（１）において、ｌは半導体基板でＳｉ基板を用
い、素子形成領域にパターニングして形成された耐酸化
膜をマスクにして基板を熱酸化して、素子分離用絶縁層
として５ｉＯＪ！ｉ２を形成する。
つぎに、素子形成領域の基板１の表面に、ゲート絶縁層
として厚さ２００人のＳｉＯ□層３１．３２を形成する
。
つぎに、第１層目導電層として多結晶珪素（ポ’ＪＳｉ
）層４を基板全面に成長する。
第１図（２）において、コンタクト部のポリＳｉ層４と
ＳｉＯ□層３１とを開口し、コンタクト孔５を形成する
。
つぎに、弗酸（ＩＩＦ）系のエッチャントを用いて、コ
ンタクト孔５内に露出されたＳｉ基ｖｉ１の表面に生成
した自然酸化膜除去のエツチングを行う。
このときに、ＳｉＯ□層３２層上２表面がポリＳｉ層４
で覆われているため損傷を受けることなく、絶縁耐圧は
劣化しない。
第１図（３）において、第２層目導電層としてポリＳｉ
［６を、ポリ５ｉＪｉｉ４の上に成長する。
第１図（４）において、ポリＳｉ層６とポリＳｉ層４を
バターニングしてゲート電極・配線とする。
以上の工程により、導電層と基板は確実にコンタクトを
とることができる。
（発明の効果〕 以上詳細に説明したようにゲート電極・配線を延長して
基板上にコンタクトをとる構成の半導体装置の本発明に
よる製造工程では、コンタクト孔内に露出した基板の表
面に構成した自然酸化膜の除去エツチングの際、ゲート
絶縁層が損傷を受けないため、ゲート絶縁耐圧が劣化し
ない。
【図面の簡単な説明】
第１図（１１〜（４）はゲート電極・配線を延長して基
板上にコンタクトをとる構成の半導体装置の本発明によ
る製造方法を工程順に説明する断面図、第２図（１）、
（２）はそれぞれゲート電極・配線を延長して基板上に
コンタクトをとる構成の半導体装置の従来例による製造
方法を説明する平面図と断面図である。 図において、 １は半導体基板でＳｉ基板、 ２は素子分離用絶縁層でＳｉＯ□層、 ３１．３２はゲート絶縁層でＳｉＯ□層、４は第１層目
導電層でポリＳｉ層、 ５はコンタクト孔、

Claims (1)

  1. 【特許請求の範囲】 半導体基板（１）上に、 素子分離用絶縁層（２）と、少なくとも２個所にゲート
    絶縁層（３１）、（３２）とを形成し、該素子分離用絶
    縁層（２）と該ゲート絶縁層（３１）、（３２）とを覆
    って第１層目導電層（４）を成長し、該第１層目導電層
    （４）と一方の該ゲート絶縁層（３１）とをパターニン
    グしてコンタクト孔（５）を開口して該半導体基板（１
    ）の表面を露出し、 該コンタクト孔（５）を覆って第２層目導電層（６）を
    成長し、 該第１層目導電層（４）と該第２層目導電層（６）とを
    パターニングして他方の該ゲート絶縁層（３２）上にゲ
    ート電極・配線を形成する 工程を含むことを特徴とする半導体装置の製造方法。
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FR2625608B1 (fr) * 1988-01-04 1990-06-15 Sgs Thomson Microelectronics Procede de fabrication d'un circuit integre comprenant des elements a deux niveaux de grille
EP0877420A3 (en) * 1991-07-31 1999-05-12 STMicroelectronics, Inc. Method of forming a polysilicon buried contact and a structure thereof

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