JPS6212125A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6212125A JPS6212125A JP60151535A JP15153585A JPS6212125A JP S6212125 A JPS6212125 A JP S6212125A JP 60151535 A JP60151535 A JP 60151535A JP 15153585 A JP15153585 A JP 15153585A JP S6212125 A JPS6212125 A JP S6212125A
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
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- H10B10/00—Static random access memory [SRAM] devices
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体集積回路においては、ゲート電極・配線を延長し
て基板上に、例えば素子分離用フィールド絶縁層を隔て
て隣のトランジスタのソースにコンタクトをとる必要が
多い。
て基板上に、例えば素子分離用フィールド絶縁層を隔て
て隣のトランジスタのソースにコンタクトをとる必要が
多い。
この場合、ゲート部とコンタクト孔部を第1N目導電層
で覆ってからコンタクト孔を形成した後、コンタクト孔
内の基板表面に生成した自然酸化膜を除去するエツチン
グをするとき、ゲート部のゲート絶縁層は第1層目導電
層で保護され、ゲート絶縁層の薄層化と、欠陥数の増加
が防止できる。
で覆ってからコンタクト孔を形成した後、コンタクト孔
内の基板表面に生成した自然酸化膜を除去するエツチン
グをするとき、ゲート部のゲート絶縁層は第1層目導電
層で保護され、ゲート絶縁層の薄層化と、欠陥数の増加
が防止できる。
この後、第2層目導電層を成長してコンタクトをとり、
パターニングしてゲート配線を行う。
パターニングしてゲート配線を行う。
本発明はゲート電極・配線を延長して基板上にコンタク
トをとる構成の半導体装置の製造方法に関する。
トをとる構成の半導体装置の製造方法に関する。
半導体集積回路においては、ゲート電極・配線(導電層
)を延長して素子分離用フィールド絶縁層を隔てて隣の
トランジスタのソース(基板)にコンタクトをとる場合
の例として、スタテイ、2クランダムアクセスメモリ(
SRAM)のメモリセル等があげられる。
)を延長して素子分離用フィールド絶縁層を隔てて隣の
トランジスタのソース(基板)にコンタクトをとる場合
の例として、スタテイ、2クランダムアクセスメモリ(
SRAM)のメモリセル等があげられる。
導電層と基板のコンタクトを確実にするためには、基板
上に生成した自然酸化膜の除去を、導電層の成長前に行
わねばならない。このとき、ゲート絶縁層もその一部が
除去され、損傷を受けてゲート絶縁耐圧が劣化する。
上に生成した自然酸化膜の除去を、導電層の成長前に行
わねばならない。このとき、ゲート絶縁層もその一部が
除去され、損傷を受けてゲート絶縁耐圧が劣化する。
このため、プロセス上の適切な改善が要望されている。
第2図(1)、(2)はそれぞれゲート電極・配線を延
長して基板上にコンタクトをとる構成の半導体装置の従
来例による製造方法を説明する平面図と断面図である。
長して基板上にコンタクトをとる構成の半導体装置の従
来例による製造方法を説明する平面図と断面図である。
図において、1は半導体基板で珪素(St)基板を用い
、素子形成領域にパターニングして形成された耐酸化膜
をマスクにして基板を熱酸化して素子分離用絶縁層とし
て二酸化珪素(SiOz)層2を形成する。
、素子形成領域にパターニングして形成された耐酸化膜
をマスクにして基板を熱酸化して素子分離用絶縁層とし
て二酸化珪素(SiOz)層2を形成する。
つぎに、素子形成領域の基板1の表面に薄いゲート絶縁
層としてSiO□層31.32を形成する。
層としてSiO□層31.32を形成する。
つぎに、通常のりソゲラフイエ程によりSiO□層31
のコンタクト部をエツチングして開口し、コンタクト孔
5を形成する。
のコンタクト部をエツチングして開口し、コンタクト孔
5を形成する。
このエツチング時においては、SiO□層32はフォト
レジストで覆われ、保護されている。
レジストで覆われ、保護されている。
つぎに、コンタクト孔5内に露出されたSi基板1の表
面に生成した自然酸化膜除去のエツチングを行う。
面に生成した自然酸化膜除去のエツチングを行う。
このときに、Si02層32はその表面よりエッチオフ
されて薄くなり、かつ損傷を受けて絶縁耐圧が劣化する
。
されて薄くなり、かつ損傷を受けて絶縁耐圧が劣化する
。
つぎに、導電層6をコンタクト孔5を覆って成長し、パ
ターニングしてゲート電極・配線とする。
ターニングしてゲート電極・配線とする。
従来例による製造工程では、コンタクト孔内に露出した
基板の表面に生成した自然酸化膜の除去エツチングによ
り、ゲート絶縁層が損傷を受けて絶縁耐圧が劣化する。
基板の表面に生成した自然酸化膜の除去エツチングによ
り、ゲート絶縁層が損傷を受けて絶縁耐圧が劣化する。
上記9問題点の解決は、半導体基板(1)上に、素子分
離用絶縁N(2)と少なくとも2個所にゲート絶縁層(
31)、(32)とを形成し、該素子分離用絶縁層(2
)と該ゲート絶縁層(31)、(32)とを覆って第1
層目導電層(4)を成長し、該第1N目導電層(4)と
一方の該ゲート絶縁層(31)とをパターニングしてコ
ンタクト孔(5)を開口して該半導体基板(1)の表面
を露出し、該コンタクト孔(5)を覆って第2層目導電
層(6)を成長し、該第1層目導電層(4)と該第2層
目導電層(6)とをパターニングして他方の該ゲート絶
縁層(32)上にゲート電極・配線を形成する工程を含
む本発明による半導体装置の製造方法により達成される
。
離用絶縁N(2)と少なくとも2個所にゲート絶縁層(
31)、(32)とを形成し、該素子分離用絶縁層(2
)と該ゲート絶縁層(31)、(32)とを覆って第1
層目導電層(4)を成長し、該第1N目導電層(4)と
一方の該ゲート絶縁層(31)とをパターニングしてコ
ンタクト孔(5)を開口して該半導体基板(1)の表面
を露出し、該コンタクト孔(5)を覆って第2層目導電
層(6)を成長し、該第1層目導電層(4)と該第2層
目導電層(6)とをパターニングして他方の該ゲート絶
縁層(32)上にゲート電極・配線を形成する工程を含
む本発明による半導体装置の製造方法により達成される
。
本発明によれば、ゲート電極・配線を延長して基板上に
コンタクトをとる場合、ゲート部とコンタクト孔部を第
1層目導電層で覆ってからコンタクト孔を形成し、その
後自然酸化膜除去のエツチングをすることにより、ゲー
ト部のゲート客色縁層を第1層目導電層により保護して
、ゲート絶縁層が損傷を受けて欠陥数が増加することを
防止することができる。
コンタクトをとる場合、ゲート部とコンタクト孔部を第
1層目導電層で覆ってからコンタクト孔を形成し、その
後自然酸化膜除去のエツチングをすることにより、ゲー
ト部のゲート客色縁層を第1層目導電層により保護して
、ゲート絶縁層が損傷を受けて欠陥数が増加することを
防止することができる。
従って、ゲート絶縁耐圧の劣化を阻止することができる
。
。
第1図(11〜(4)はゲート電極・配線を延長して基
板上にコンタクトをとる構成の半導体装置の本発明によ
る製造方法を工程順に説明する断面図である。
板上にコンタクトをとる構成の半導体装置の本発明によ
る製造方法を工程順に説明する断面図である。
この場合の平面図は従来例の第2図(11と全く同様で
ある。
ある。
第1図(1)において、lは半導体基板でSi基板を用
い、素子形成領域にパターニングして形成された耐酸化
膜をマスクにして基板を熱酸化して、素子分離用絶縁層
として5iOJ!i2を形成する。
い、素子形成領域にパターニングして形成された耐酸化
膜をマスクにして基板を熱酸化して、素子分離用絶縁層
として5iOJ!i2を形成する。
つぎに、素子形成領域の基板1の表面に、ゲート絶縁層
として厚さ200人のSiO□層31.32を形成する
。
として厚さ200人のSiO□層31.32を形成する
。
つぎに、第1層目導電層として多結晶珪素(ポ’JSi
)層4を基板全面に成長する。
)層4を基板全面に成長する。
第1図(2)において、コンタクト部のポリSi層4と
SiO□層31とを開口し、コンタクト孔5を形成する
。
SiO□層31とを開口し、コンタクト孔5を形成する
。
つぎに、弗酸(IIF)系のエッチャントを用いて、コ
ンタクト孔5内に露出されたSi基vi1の表面に生成
した自然酸化膜除去のエツチングを行う。
ンタクト孔5内に露出されたSi基vi1の表面に生成
した自然酸化膜除去のエツチングを行う。
このときに、SiO□層32層上2表面がポリSi層4
で覆われているため損傷を受けることなく、絶縁耐圧は
劣化しない。
で覆われているため損傷を受けることなく、絶縁耐圧は
劣化しない。
第1図(3)において、第2層目導電層としてポリSi
[6を、ポリ5iJii4の上に成長する。
[6を、ポリ5iJii4の上に成長する。
第1図(4)において、ポリSi層6とポリSi層4を
バターニングしてゲート電極・配線とする。
バターニングしてゲート電極・配線とする。
以上の工程により、導電層と基板は確実にコンタクトを
とることができる。
とることができる。
(発明の効果〕
以上詳細に説明したようにゲート電極・配線を延長して
基板上にコンタクトをとる構成の半導体装置の本発明に
よる製造工程では、コンタクト孔内に露出した基板の表
面に構成した自然酸化膜の除去エツチングの際、ゲート
絶縁層が損傷を受けないため、ゲート絶縁耐圧が劣化し
ない。
基板上にコンタクトをとる構成の半導体装置の本発明に
よる製造工程では、コンタクト孔内に露出した基板の表
面に構成した自然酸化膜の除去エツチングの際、ゲート
絶縁層が損傷を受けないため、ゲート絶縁耐圧が劣化し
ない。
第1図(11〜(4)はゲート電極・配線を延長して基
板上にコンタクトをとる構成の半導体装置の本発明によ
る製造方法を工程順に説明する断面図、第2図(1)、
(2)はそれぞれゲート電極・配線を延長して基板上に
コンタクトをとる構成の半導体装置の従来例による製造
方法を説明する平面図と断面図である。 図において、 1は半導体基板でSi基板、 2は素子分離用絶縁層でSiO□層、 31.32はゲート絶縁層でSiO□層、4は第1層目
導電層でポリSi層、 5はコンタクト孔、
板上にコンタクトをとる構成の半導体装置の本発明によ
る製造方法を工程順に説明する断面図、第2図(1)、
(2)はそれぞれゲート電極・配線を延長して基板上に
コンタクトをとる構成の半導体装置の従来例による製造
方法を説明する平面図と断面図である。 図において、 1は半導体基板でSi基板、 2は素子分離用絶縁層でSiO□層、 31.32はゲート絶縁層でSiO□層、4は第1層目
導電層でポリSi層、 5はコンタクト孔、
Claims (1)
- 【特許請求の範囲】 半導体基板(1)上に、 素子分離用絶縁層(2)と、少なくとも2個所にゲート
絶縁層(31)、(32)とを形成し、該素子分離用絶
縁層(2)と該ゲート絶縁層(31)、(32)とを覆
って第1層目導電層(4)を成長し、該第1層目導電層
(4)と一方の該ゲート絶縁層(31)とをパターニン
グしてコンタクト孔(5)を開口して該半導体基板(1
)の表面を露出し、 該コンタクト孔(5)を覆って第2層目導電層(6)を
成長し、 該第1層目導電層(4)と該第2層目導電層(6)とを
パターニングして他方の該ゲート絶縁層(32)上にゲ
ート電極・配線を形成する 工程を含むことを特徴とする半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60151535A JPS6212125A (ja) | 1985-07-10 | 1985-07-10 | 半導体装置の製造方法 |
KR1019860005388A KR870001655A (ko) | 1985-07-10 | 1986-07-03 | 반도체장치의 제조방법 |
EP86109353A EP0209794A2 (en) | 1985-07-10 | 1986-07-09 | Method for producing a contact for a semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60151535A JPS6212125A (ja) | 1985-07-10 | 1985-07-10 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6212125A true JPS6212125A (ja) | 1987-01-21 |
Family
ID=15520635
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60151535A Pending JPS6212125A (ja) | 1985-07-10 | 1985-07-10 | 半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0209794A2 (ja) |
JP (1) | JPS6212125A (ja) |
KR (1) | KR870001655A (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01147829A (ja) * | 1987-12-04 | 1989-06-09 | Toshiba Corp | 半導体装置の製造方法 |
FR2625608B1 (fr) * | 1988-01-04 | 1990-06-15 | Sgs Thomson Microelectronics | Procede de fabrication d'un circuit integre comprenant des elements a deux niveaux de grille |
EP0877420A3 (en) * | 1991-07-31 | 1999-05-12 | STMicroelectronics, Inc. | Method of forming a polysilicon buried contact and a structure thereof |
-
1985
- 1985-07-10 JP JP60151535A patent/JPS6212125A/ja active Pending
-
1986
- 1986-07-03 KR KR1019860005388A patent/KR870001655A/ko not_active IP Right Cessation
- 1986-07-09 EP EP86109353A patent/EP0209794A2/en not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
KR870001655A (ko) | 1987-03-17 |
EP0209794A2 (en) | 1987-01-28 |
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